JP3061969B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路（Ｉ
Ｃ）に係り、特にＣＭＯＳ型の大規模集積回路（ＬＳ
Ｉ）の入力回路に外部から入力するノイズがＬＳＩ内部
回路へ伝達されないように消去するためのノイズキャン
セラー回路に関する。
Ｃ）に係り、特にＣＭＯＳ型の大規模集積回路（ＬＳ
Ｉ）の入力回路に外部から入力するノイズがＬＳＩ内部
回路へ伝達されないように消去するためのノイズキャン
セラー回路に関する。
【０００２】
【従来の技術】図１２は、従来のＣＭＯＳ構造のＬＳＩ
のノイズキャンセラー回路を示している。
のノイズキャンセラー回路を示している。
【０００３】このＣＭＯＳ構造のＬＳＩでは、例えばＰ
型半導体基板が用いられており、Ｎチャネル絶縁ゲート
型トランジスタ（以下、ＮＭＯＳトランジスタと記す）
はＰ型半導体基板上に直接に形成され、Ｐチャネル型Ｍ
ＯＳトランジスタ（以下、ＰＭＯＳトランジスタと記
す）はＰ型半導体基板上に所定の深さをもたせて形成さ
れたＮ型ウェル領域の上に形成されている。また、Ｐ型
半導体基板には接地電位（以下、ＧＮＤと記す）が与え
られ、Ｎ型ウェル領域にはＧＮＤに対して正の電源電位
（以下、ＶＤＤと記す）が与えられているものとする。
型半導体基板が用いられており、Ｎチャネル絶縁ゲート
型トランジスタ（以下、ＮＭＯＳトランジスタと記す）
はＰ型半導体基板上に直接に形成され、Ｐチャネル型Ｍ
ＯＳトランジスタ（以下、ＰＭＯＳトランジスタと記
す）はＰ型半導体基板上に所定の深さをもたせて形成さ
れたＮ型ウェル領域の上に形成されている。また、Ｐ型
半導体基板には接地電位（以下、ＧＮＤと記す）が与え
られ、Ｎ型ウェル領域にはＧＮＤに対して正の電源電位
（以下、ＶＤＤと記す）が与えられているものとする。
【０００４】図１２において、ＡはＬＳＩの外部入力端
子、ＩＶ１は入力端子Ａからの信号のレベルを反転して
伝達するＣＭＯＳインバータ回路、Ｃ１はＩＶ１の出力
信号を電荷の充放電により遅延を与えるためのキャパシ
タ素子、ＩＶ２は前記ＣＭＯＳインバータ回路ＩＶ１の
出力信号を反転して伝達するＣＭＯＳインバータ回路、
１２１は論理回路、１２２は上記論理回路１２１の出力
信号を保持するラッチ回路、１２３はＬＳＩの内部回
路、Ｚは外部出力端子である。
子、ＩＶ１は入力端子Ａからの信号のレベルを反転して
伝達するＣＭＯＳインバータ回路、Ｃ１はＩＶ１の出力
信号を電荷の充放電により遅延を与えるためのキャパシ
タ素子、ＩＶ２は前記ＣＭＯＳインバータ回路ＩＶ１の
出力信号を反転して伝達するＣＭＯＳインバータ回路、
１２１は論理回路、１２２は上記論理回路１２１の出力
信号を保持するラッチ回路、１２３はＬＳＩの内部回
路、Ｚは外部出力端子である。
【０００５】上記論理回路１２１は、ＰＭＯＳトランジ
スタＰ１およびＰ２、ＮＭＯＳトランジスタＮ１および
Ｎ２がＶＤＤとＶＳＳとの間に直列に接続されており、
ＰＭＯＳトランジスタＰ１およびＮＭＯＳトランジスタ
Ｎ２は入力端子Ａからの信号がゲートに入力し、ＰＭＯ
ＳトランジスタＰ２およびＮＭＯＳトランジスタＮ１は
前記ＣＭＯＳインバータ回路ＩＶ２の出力信号が入力す
る。前記ラッチ回路１２２であり、ＣＭＯＳインバータ
回路ＩＶ３およびＩＶ４からなる。なお、上記回路にお
いて、信号の論理レベルの低レベルを“Ｌ”（ほぼＧＮ
Ｄ）で表し、論理レベルの高レベルを“Ｈ”（ほぼＶＤ
Ｄ）で表わす。
スタＰ１およびＰ２、ＮＭＯＳトランジスタＮ１および
Ｎ２がＶＤＤとＶＳＳとの間に直列に接続されており、
ＰＭＯＳトランジスタＰ１およびＮＭＯＳトランジスタ
Ｎ２は入力端子Ａからの信号がゲートに入力し、ＰＭＯ
ＳトランジスタＰ２およびＮＭＯＳトランジスタＮ１は
前記ＣＭＯＳインバータ回路ＩＶ２の出力信号が入力す
る。前記ラッチ回路１２２であり、ＣＭＯＳインバータ
回路ＩＶ３およびＩＶ４からなる。なお、上記回路にお
いて、信号の論理レベルの低レベルを“Ｌ”（ほぼＧＮ
Ｄ）で表し、論理レベルの高レベルを“Ｈ”（ほぼＶＤ
Ｄ）で表わす。
【０００６】また、上記回路において、前記ＣＭＯＳイ
ンバータ回路ＩＶ１の入力ノードをａ、ＣＭＯＳインバ
ータ回路ＩＶ１の出力ノードをｂ、ＣＭＯＳインバータ
回路ＩＶ２の出力ノードをｃ、論理回路１２１の出力ノ
ードをｄで表わす。図１３〜図１６は、それぞれ図１２
の回路の相異なる動作例における時間の経過に対する各
ノードａ、ｂ、ｃ、ｄの電位変化の一例を示している。
図１３は、図１２の回路の通常動作例を示している。図
１３中、Ｔ（１）、（５）の期間は外部から入力端子Ａ
（入力ノードａ）に与えられる入力信号が“Ｈ”の場合
を示している。
ンバータ回路ＩＶ１の入力ノードをａ、ＣＭＯＳインバ
ータ回路ＩＶ１の出力ノードをｂ、ＣＭＯＳインバータ
回路ＩＶ２の出力ノードをｃ、論理回路１２１の出力ノ
ードをｄで表わす。図１３〜図１６は、それぞれ図１２
の回路の相異なる動作例における時間の経過に対する各
ノードａ、ｂ、ｃ、ｄの電位変化の一例を示している。
図１３は、図１２の回路の通常動作例を示している。図
１３中、Ｔ（１）、（５）の期間は外部から入力端子Ａ
（入力ノードａ）に与えられる入力信号が“Ｈ”の場合
を示している。
【０００７】この場合には、インバータ回路ＩＶ１の出
力ノードｂは“Ｌ”、インバータ回路ＩＶ２の出力ノー
ドｃは“Ｈ”である。そして、論理回路１２１は、上記
ノードａ、ｃの信号が入力し、ＰＭＯＳトランジスタＰ
１、Ｐ２が共にオフ、ＮＭＯＳトランジスタＮ１、Ｎ２
が共にオンになり、その出力ノードｄが“Ｌ”になり、
この“Ｌ”出力が内部回路１２３へ伝えられる。図１３
中、Ｔ（２）の期間は入力信号が“Ｈ”から“Ｌ”へ変
化した場合を示している。
力ノードｂは“Ｌ”、インバータ回路ＩＶ２の出力ノー
ドｃは“Ｈ”である。そして、論理回路１２１は、上記
ノードａ、ｃの信号が入力し、ＰＭＯＳトランジスタＰ
１、Ｐ２が共にオフ、ＮＭＯＳトランジスタＮ１、Ｎ２
が共にオンになり、その出力ノードｄが“Ｌ”になり、
この“Ｌ”出力が内部回路１２３へ伝えられる。図１３
中、Ｔ（２）の期間は入力信号が“Ｈ”から“Ｌ”へ変
化した場合を示している。
【０００８】この場合には、インバータ回路ＩＶ１の出
力ノードｂには、キャパシタ素子Ｃ１の電荷量とインバ
ータ回路ＩＶ１のオン抵抗の時定数による遅れを伴い
“Ｌ”から“Ｈ”へ変化する信号が出力され、インバー
タ回路ＩＶ２の出力ノードｃには“Ｈ”から“Ｌ”へ変
化する信号が出力される。そして、論理回路１２１は、
最初は、ＰＭＯＳトランジスタＰ１がオン、ＮＭＯＳト
ランジスタＮ１がオフになり、出力ノードｄは高インピ
ーダンス状態になるが、次段のラッチ回路１２２によっ
てそれまでの状態（“Ｌ”）が保持される。
力ノードｂには、キャパシタ素子Ｃ１の電荷量とインバ
ータ回路ＩＶ１のオン抵抗の時定数による遅れを伴い
“Ｌ”から“Ｈ”へ変化する信号が出力され、インバー
タ回路ＩＶ２の出力ノードｃには“Ｈ”から“Ｌ”へ変
化する信号が出力される。そして、論理回路１２１は、
最初は、ＰＭＯＳトランジスタＰ１がオン、ＮＭＯＳト
ランジスタＮ１がオフになり、出力ノードｄは高インピ
ーダンス状態になるが、次段のラッチ回路１２２によっ
てそれまでの状態（“Ｌ”）が保持される。
【０００９】やがて、ノードｂの信号がインバータ回路
ＩＶ２の閾値に達すると、インバータ回路ＩＶ２の出力
ノードｃが“Ｌ”に反転し、論理回路１２１のＰＭＯＳ
トランジスタＰ２がオン、ＮＭＯＳトランジスタＮ１が
オフになり、出力ノードｄは“Ｈ”が出力される。つま
り、入力信号の変化よりも遅れて“Ｌ”から“Ｈ”へ変
化する信号が内部回路１２３へ伝えられる。図１３中、
Ｔ（３）の期間は入力信号が“Ｌ”の場合を示してい
る。
ＩＶ２の閾値に達すると、インバータ回路ＩＶ２の出力
ノードｃが“Ｌ”に反転し、論理回路１２１のＰＭＯＳ
トランジスタＰ２がオン、ＮＭＯＳトランジスタＮ１が
オフになり、出力ノードｄは“Ｈ”が出力される。つま
り、入力信号の変化よりも遅れて“Ｌ”から“Ｈ”へ変
化する信号が内部回路１２３へ伝えられる。図１３中、
Ｔ（３）の期間は入力信号が“Ｌ”の場合を示してい
る。
【００１０】この場合には、インバータ回路ＩＶ１の出
力ノードｂは“Ｈ”、インバータ回路ＩＶ２の出力ノー
ドｃは“Ｌ”になる。そして、論理回路１２１は、ＰＭ
ＯＳトランジスタＰ１、Ｐ２が共にオン、ＮＭＯＳトラ
ンジスタＮ１、Ｎ２が共にオフになり、その出力ノード
ｄには“Ｈ”が出力され、この“Ｈ”出力が内部回路１
２３へ伝えられる。図１３中、Ｔ（４）の期間は入力信
号が“Ｌ”から“Ｈ”へ変化する場合を示している。
力ノードｂは“Ｈ”、インバータ回路ＩＶ２の出力ノー
ドｃは“Ｌ”になる。そして、論理回路１２１は、ＰＭ
ＯＳトランジスタＰ１、Ｐ２が共にオン、ＮＭＯＳトラ
ンジスタＮ１、Ｎ２が共にオフになり、その出力ノード
ｄには“Ｈ”が出力され、この“Ｈ”出力が内部回路１
２３へ伝えられる。図１３中、Ｔ（４）の期間は入力信
号が“Ｌ”から“Ｈ”へ変化する場合を示している。
【００１１】この場合には、インバータ回路ＩＶ１の出
力ノードｂには、キャパシタ素子Ｃ１の電荷量とインバ
ータ回路ＩＶ１のオン抵抗の時定数による遅れを伴い
“Ｈ”から“Ｌ”へ変化する信号が出力され、インバー
タ回路ＩＶ２の出力ノードｃには“Ｌ”から“Ｈ”へ変
化する信号が出力される。そして、論理回路１２１は、
最初は、ＰＭＯＳトランジスタＰ１がオフ、ＮＭＯＳト
ランジスタＮ１がオンになり、出力ノードｄは高インピ
ーダンス状態になるが、次段のラッチ回路１２２によっ
てそれまでの状態（“Ｈ”）が保持される。やがて、ノ
ードｂの信号がインバータ回路ＩＶ２の閾値に達する
と、インバータ回路ＩＶ２の出力ノードｃが“Ｈ”に反
転し、論理回路１２１のＰＭＯＳトランジスタＰ２がオ
フ、ＮＭＯＳトランジスタＮ１がオンになり、出力ノー
ドノードｄは“Ｌ”が出力されるので、入力信号の変化
よりも遅れて“Ｈ”から“Ｌ”へ変化する信号が内部回
路１２３へ伝えられる。
力ノードｂには、キャパシタ素子Ｃ１の電荷量とインバ
ータ回路ＩＶ１のオン抵抗の時定数による遅れを伴い
“Ｈ”から“Ｌ”へ変化する信号が出力され、インバー
タ回路ＩＶ２の出力ノードｃには“Ｌ”から“Ｈ”へ変
化する信号が出力される。そして、論理回路１２１は、
最初は、ＰＭＯＳトランジスタＰ１がオフ、ＮＭＯＳト
ランジスタＮ１がオンになり、出力ノードｄは高インピ
ーダンス状態になるが、次段のラッチ回路１２２によっ
てそれまでの状態（“Ｈ”）が保持される。やがて、ノ
ードｂの信号がインバータ回路ＩＶ２の閾値に達する
と、インバータ回路ＩＶ２の出力ノードｃが“Ｈ”に反
転し、論理回路１２１のＰＭＯＳトランジスタＰ２がオ
フ、ＮＭＯＳトランジスタＮ１がオンになり、出力ノー
ドノードｄは“Ｌ”が出力されるので、入力信号の変化
よりも遅れて“Ｈ”から“Ｌ”へ変化する信号が内部回
路１２３へ伝えられる。
【００１２】図１４は、入力信号にキャパシタ素子Ｃ１
の電荷量とインバータ回路ＩＶ１のオン抵抗の時定数に
よる遅れよりも短い時間のレベル変化（ノイズ信号）が
発生した場合の動作例を示している。
の電荷量とインバータ回路ＩＶ１のオン抵抗の時定数に
よる遅れよりも短い時間のレベル変化（ノイズ信号）が
発生した場合の動作例を示している。
【００１３】図１４中、Ｔ（１）の期間は、入力信号に
“Ｈ”→“Ｌ”→“Ｈ”のレベル変化（下向きのノイ
ズ）が生じた場合の動作を示しており、論理回路１２１
の出力ノードｄには“Ｌ”だけが出力する。図１４中の
期間Ｔ（２）は、入力信号に“Ｌ”→“Ｈ”→“Ｌ”の
レベル変化（上向きのノイズ）が生じた場合の動作を示
しており、論理回路１２１の出力ノードｄには“Ｈ”だ
けが出力する。
“Ｈ”→“Ｌ”→“Ｈ”のレベル変化（下向きのノイ
ズ）が生じた場合の動作を示しており、論理回路１２１
の出力ノードｄには“Ｌ”だけが出力する。図１４中の
期間Ｔ（２）は、入力信号に“Ｌ”→“Ｈ”→“Ｌ”の
レベル変化（上向きのノイズ）が生じた場合の動作を示
しており、論理回路１２１の出力ノードｄには“Ｈ”だ
けが出力する。
【００１４】上記したように、図１２の回路は、入力信
号にキャパシタ素子Ｃ１の電荷量とインバータ回路ＩＶ
１のオン抵抗の時定数による遅れよりも短い時間のノイ
ズが生じても、このノイズが内部回路１２３へ伝達され
ないように消去するノイズキャンセラー回路として作用
することが分かる。
号にキャパシタ素子Ｃ１の電荷量とインバータ回路ＩＶ
１のオン抵抗の時定数による遅れよりも短い時間のノイ
ズが生じても、このノイズが内部回路１２３へ伝達され
ないように消去するノイズキャンセラー回路として作用
することが分かる。
【００１５】しかし、図１２の回路は、上記したような
短い時間のノイズ信号が連続で複数入力した場合には、
以下に述べるようにノイズキャンセラー回路としての機
能を果たさなくなるという問題がある。図１５は、入力
信号に下向きのノイズ信号が連続的に３回発生した場合
の動作例を示している。
短い時間のノイズ信号が連続で複数入力した場合には、
以下に述べるようにノイズキャンセラー回路としての機
能を果たさなくなるという問題がある。図１５は、入力
信号に下向きのノイズ信号が連続的に３回発生した場合
の動作例を示している。
【００１６】この場合には、１回目のノイズ信号に伴っ
て充電されたキャパシタ素子Ｃ１の電位がＧＮＤまで完
全に立ち下がる前に２回目のノイズ信号が入力される
と、ノードｂの信号レベルはインバータ回路ＩＶ２の閾
値を越えるまで徐々に上昇するので、インバータ回路Ｉ
Ｖ２の出力ノードｃが“Ｌ”に反転する。このノードｃ
の信号は論理回路１２１で反転され、上向きのノイズと
して内部回路１２３に伝わり、内部回路１２３の誤動作
を誘発してしまう。図１６は、入力信号に上向きのノイ
ズ信号が連続的に３回発生した場合の動作例を示してい
る。
て充電されたキャパシタ素子Ｃ１の電位がＧＮＤまで完
全に立ち下がる前に２回目のノイズ信号が入力される
と、ノードｂの信号レベルはインバータ回路ＩＶ２の閾
値を越えるまで徐々に上昇するので、インバータ回路Ｉ
Ｖ２の出力ノードｃが“Ｌ”に反転する。このノードｃ
の信号は論理回路１２１で反転され、上向きのノイズと
して内部回路１２３に伝わり、内部回路１２３の誤動作
を誘発してしまう。図１６は、入力信号に上向きのノイ
ズ信号が連続的に３回発生した場合の動作例を示してい
る。
【００１７】この場合には、１回目のノイズ信号に伴っ
て放電されたキャパシタ素子Ｃ１の電位がＶＤＤまで完
全に立ち上がる前に２回目のノイズ信号が入力される
と、ノードｂの信号レベルはインバータ回路ＩＶ２の閾
値を越えるまで徐々に低下するので、インバータ回路Ｉ
Ｖ２の出力ノードｃが“Ｈ”に反転する。このノードｃ
の信号は論理回路１２１で反転され、下向きのノイズと
して内部回路１２３に伝わり、内部回路１２３の誤動作
を誘発してしまう。
て放電されたキャパシタ素子Ｃ１の電位がＶＤＤまで完
全に立ち上がる前に２回目のノイズ信号が入力される
と、ノードｂの信号レベルはインバータ回路ＩＶ２の閾
値を越えるまで徐々に低下するので、インバータ回路Ｉ
Ｖ２の出力ノードｃが“Ｈ”に反転する。このノードｃ
の信号は論理回路１２１で反転され、下向きのノイズと
して内部回路１２３に伝わり、内部回路１２３の誤動作
を誘発してしまう。
【００１８】
【発明が解決しようとする課題】上記したように従来の
ノイズキャンセラー回路は、短い時間のノイズ信号が連
続で複数入力される際にキャパシタ素子の充放電が完全
に終わらないまま次のノイズ信号が入力された場合に
は、ノイズキャンセラー回路としての機能を果たさなく
なり、ノイズ信号を内部回路へ伝達してしまいＬＳＩ内
部の誤動作の原因となるという問題があった。
ノイズキャンセラー回路は、短い時間のノイズ信号が連
続で複数入力される際にキャパシタ素子の充放電が完全
に終わらないまま次のノイズ信号が入力された場合に
は、ノイズキャンセラー回路としての機能を果たさなく
なり、ノイズ信号を内部回路へ伝達してしまいＬＳＩ内
部の誤動作の原因となるという問題があった。
【００１９】本発明は上記の問題点を解決すべくなされ
たもので、短い時間のノイズ信号が単発的にあるいは連
続で複数入力された場合でも、ＬＳＩ内部の誤動作の原
因となるノイズ信号を伝達しないように打ち消すことが
可能なノイズキャンセラー回路を有する半導体集積回路
を提供することを目的とする。
たもので、短い時間のノイズ信号が単発的にあるいは連
続で複数入力された場合でも、ＬＳＩ内部の誤動作の原
因となるノイズ信号を伝達しないように打ち消すことが
可能なノイズキャンセラー回路を有する半導体集積回路
を提供することを目的とする。
【００２０】
【課題を解決するための手段】本発明の半導体集積回路
は、外部入力端子と、この外部入力端子からゲート入力
が与えられ、ソースが第１の電位ノードに接続された第
１のＰＭＯＳトランジスタと、この第１のＰＭＯＳトラ
ンジスタのドレインと前記外部入力端子との間に接続さ
れた第１のキャパシタ素子と、前記外部入力端子からゲ
ート入力が与えられ、ソースが第２の電位ノードに接続
された第１のＮＭＯＳトランジスタと、この第１のＮＭ
ＯＳトランジスタのドレインと前記外部入力端子との間
に接続された第２のキャパシタ素子と、前記外部入力端
子から入力が与えられる第１のＣＭＯＳインバータと、
この第１のＣＭＯＳインバータの出力がゲートに入力す
る第２のＰＭＯＳトランジスタと、この第２のＰＭＯＳ
トランジスタのソースにドレインが接続され、ソースが
第１の電位ノードに接続され、ゲートが前記第１のＮＭ
ＯＳトランジスタと第２のキャパシタ素子との接続ノー
ドに接続された第３のＰＭＯＳトランジスタと、前記第
２のＰＭＯＳトランジスタのドレインにドレインが接続
され、ゲートに前記第１のＣＭＯＳインバータの出力が
入力する第２のＮＭＯＳトランジスタと、この第２のＮ
ＭＯＳトランジスタのソースにドレインが接続され、ソ
ースが第２の電位ノードに接続され、ゲートが前記第１
のＰＭＯＳトランジスタと第１のキャパシタ素子との接
続ノードに接続された第３のＮＭＯＳトランジスタと、
前記第２のＰＭＯＳトランジスタと第２のＮＭＯＳトラ
ンジスタとのドレイン相互接続ノードの信号を出力する
回路とを具備することを特徴とする。
は、外部入力端子と、この外部入力端子からゲート入力
が与えられ、ソースが第１の電位ノードに接続された第
１のＰＭＯＳトランジスタと、この第１のＰＭＯＳトラ
ンジスタのドレインと前記外部入力端子との間に接続さ
れた第１のキャパシタ素子と、前記外部入力端子からゲ
ート入力が与えられ、ソースが第２の電位ノードに接続
された第１のＮＭＯＳトランジスタと、この第１のＮＭ
ＯＳトランジスタのドレインと前記外部入力端子との間
に接続された第２のキャパシタ素子と、前記外部入力端
子から入力が与えられる第１のＣＭＯＳインバータと、
この第１のＣＭＯＳインバータの出力がゲートに入力す
る第２のＰＭＯＳトランジスタと、この第２のＰＭＯＳ
トランジスタのソースにドレインが接続され、ソースが
第１の電位ノードに接続され、ゲートが前記第１のＮＭ
ＯＳトランジスタと第２のキャパシタ素子との接続ノー
ドに接続された第３のＰＭＯＳトランジスタと、前記第
２のＰＭＯＳトランジスタのドレインにドレインが接続
され、ゲートに前記第１のＣＭＯＳインバータの出力が
入力する第２のＮＭＯＳトランジスタと、この第２のＮ
ＭＯＳトランジスタのソースにドレインが接続され、ソ
ースが第２の電位ノードに接続され、ゲートが前記第１
のＰＭＯＳトランジスタと第１のキャパシタ素子との接
続ノードに接続された第３のＮＭＯＳトランジスタと、
前記第２のＰＭＯＳトランジスタと第２のＮＭＯＳトラ
ンジスタとのドレイン相互接続ノードの信号を出力する
回路とを具備することを特徴とする。
【００２１】
【作用】第１の電位ノードと外部入力端子との間に直列
に接続された第１のＰＭＯＳトランジスタと第１のキャ
パシタ素子とを有し、これらの接続ノードの信号を後段
の論理入力として用いることにより、入力信号に短い時
間の下向きノイズが単発的あるいは連続的に生じた場合
でも、ノイズが内部回路へ伝達されないように消去する
ことができる。
に接続された第１のＰＭＯＳトランジスタと第１のキャ
パシタ素子とを有し、これらの接続ノードの信号を後段
の論理入力として用いることにより、入力信号に短い時
間の下向きノイズが単発的あるいは連続的に生じた場合
でも、ノイズが内部回路へ伝達されないように消去する
ことができる。
【００２２】また、外部入力端子と第２の電位ノードの
間に直列に接続された第２のキャパシタ素子と第１のＮ
ＭＯＳトランジスタとを有し、これらの接続ノードの信
号を後段の論理入力として用いることにより、入力信号
に短い時間の上向きノイズが単発的あるいは連続的に生
じた場合でも、ノイズが内部回路へ伝達されないように
消去することができる。
間に直列に接続された第２のキャパシタ素子と第１のＮ
ＭＯＳトランジスタとを有し、これらの接続ノードの信
号を後段の論理入力として用いることにより、入力信号
に短い時間の上向きノイズが単発的あるいは連続的に生
じた場合でも、ノイズが内部回路へ伝達されないように
消去することができる。
【００２３】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。図１は、本発明の第１実施例に係るＣＭＯ
Ｓ構造のＬＳＩのノイズキャンセラー回路を示してい
る。
に説明する。図１は、本発明の第１実施例に係るＣＭＯ
Ｓ構造のＬＳＩのノイズキャンセラー回路を示してい
る。
【００２４】このＣＭＯＳ構造のＬＳＩでは、例えばＰ
型半導体基板が用いられており、ＮＭＯＳトランジスタ
はＰ型半導体基板上に直接に形成し、ＰＭＯＳトランジ
スタはＰ型半導体基板上に所定の深さをもたせて形成さ
れたＮ型ウェル領域の上に形成されている。また、Ｐ型
半導体基板には接地電位ＧＮＤが与えられ、Ｎ型ウェル
領域には正の電源電位ＶＤＤが与えられているものとす
る。図１の回路において、Ａは外部入力端子、１１は論
理回路、１２はラッチ回路、１３は内部回路、Ｚは外部
出力端子である。
型半導体基板が用いられており、ＮＭＯＳトランジスタ
はＰ型半導体基板上に直接に形成し、ＰＭＯＳトランジ
スタはＰ型半導体基板上に所定の深さをもたせて形成さ
れたＮ型ウェル領域の上に形成されている。また、Ｐ型
半導体基板には接地電位ＧＮＤが与えられ、Ｎ型ウェル
領域には正の電源電位ＶＤＤが与えられているものとす
る。図１の回路において、Ａは外部入力端子、１１は論
理回路、１２はラッチ回路、１３は内部回路、Ｚは外部
出力端子である。
【００２５】上記論理回路１１において、ノードｅは前
記入力端子Ａに接続されており、ＶＤＤと上記ノードｅ
との間には、入力端子Ａからの信号が入力するＰＭＯＳ
トランジスタＰ３およびキャパシタ素子Ｃ２が直列に接
続されている。また、上記ノードｅとＧＮＤとの間に
は、キャパシタ素子Ｃ３と上記入力端子Ａからの信号が
入力するＮＭＯＳトランジスタＮ３とが直列に接続され
ている。ＩＶ５は前記入力端子Ａからの信号が入力する
ＣＭＯＳインバータ回路である。
記入力端子Ａに接続されており、ＶＤＤと上記ノードｅ
との間には、入力端子Ａからの信号が入力するＰＭＯＳ
トランジスタＰ３およびキャパシタ素子Ｃ２が直列に接
続されている。また、上記ノードｅとＧＮＤとの間に
は、キャパシタ素子Ｃ３と上記入力端子Ａからの信号が
入力するＮＭＯＳトランジスタＮ３とが直列に接続され
ている。ＩＶ５は前記入力端子Ａからの信号が入力する
ＣＭＯＳインバータ回路である。
【００２６】さらに、ＶＤＤとＧＮＤとの間には、前記
キャパシタ素子Ｃ３とＮＭＯＳトランジスタＮ３との接
続ノードｇの信号がゲートに入力するＰＭＯＳトランジ
スタＰ４と、前記ＣＭＯＳインバータ回路ＩＶ５の出力
ノードｈの信号がそれぞれ入力とするＰＭＯＳトランジ
スタＰ５およびＮＭＯＳトランジスタＮ５と、前記ＰＭ
ＯＳトランジスタＰ３とキャパシタ素子Ｃ２との接続ノ
ードｆの信号がゲートに入力するＮＭＯＳトランジスタ
Ｎ４とが直列に接続されている。
キャパシタ素子Ｃ３とＮＭＯＳトランジスタＮ３との接
続ノードｇの信号がゲートに入力するＰＭＯＳトランジ
スタＰ４と、前記ＣＭＯＳインバータ回路ＩＶ５の出力
ノードｈの信号がそれぞれ入力とするＰＭＯＳトランジ
スタＰ５およびＮＭＯＳトランジスタＮ５と、前記ＰＭ
ＯＳトランジスタＰ３とキャパシタ素子Ｃ２との接続ノ
ードｆの信号がゲートに入力するＮＭＯＳトランジスタ
Ｎ４とが直列に接続されている。
【００２７】前記ラッチ回路１２は、上記ＰＭＯＳトラ
ンジスタＰ５とＮＭＯＳトランジスタＮ５の接続ノード
ｉの出力信号が入力するＣＭＯＳインバータ回路ＩＶ６
およびこのＣＭＯＳインバータ回路ＩＶ６の出力ノード
ｊ・入力ノードｉ間に帰還接続されたＣＭＯＳインバー
タ回路ＩＶ７とからなる。このラッチ回路１２のラッチ
信号は前記内部回路１３に入力し、この内部回路１３の
出力信号は前記出力端子ＺからＬＳＩ外部に出力する。
図２〜図５は、それぞれ図１の回路の相異なる動作例に
おける各ノードｅ、ｆ、ｇ、ｈ、ｉの電位変化の一例を
示している。図２は、入力信号にノイズが含まれない場
合の動作例を示している。図２において、Ｔ（１）、
（５）の期間は入力端子Ａ（入力ノードｅ）の入力信号
が“Ｈ”の場合を示している。
ンジスタＰ５とＮＭＯＳトランジスタＮ５の接続ノード
ｉの出力信号が入力するＣＭＯＳインバータ回路ＩＶ６
およびこのＣＭＯＳインバータ回路ＩＶ６の出力ノード
ｊ・入力ノードｉ間に帰還接続されたＣＭＯＳインバー
タ回路ＩＶ７とからなる。このラッチ回路１２のラッチ
信号は前記内部回路１３に入力し、この内部回路１３の
出力信号は前記出力端子ＺからＬＳＩ外部に出力する。
図２〜図５は、それぞれ図１の回路の相異なる動作例に
おける各ノードｅ、ｆ、ｇ、ｈ、ｉの電位変化の一例を
示している。図２は、入力信号にノイズが含まれない場
合の動作例を示している。図２において、Ｔ（１）、
（５）の期間は入力端子Ａ（入力ノードｅ）の入力信号
が“Ｈ”の場合を示している。
【００２８】この場合には、ＰＭＯＳトランジスタＰ３
がオフ、ＮＭＯＳトランジスタＮ３がオンになる。そし
て、キャパシタ素子Ｃ２の電荷保存により接続ノードｆ
のレベルは“Ｈ”レベルを保持しようとする。また、キ
ャパシタ素子Ｃ３の両端の電位差は（ＶＤＤ−ＧＮＤ）
となり、キャパシタ素子Ｃ３は電荷を充電したまま接続
ノードｇの“Ｌ”状態を保持しようとする。
がオフ、ＮＭＯＳトランジスタＮ３がオンになる。そし
て、キャパシタ素子Ｃ２の電荷保存により接続ノードｆ
のレベルは“Ｈ”レベルを保持しようとする。また、キ
ャパシタ素子Ｃ３の両端の電位差は（ＶＤＤ−ＧＮＤ）
となり、キャパシタ素子Ｃ３は電荷を充電したまま接続
ノードｇの“Ｌ”状態を保持しようとする。
【００２９】一方、前記接続ノードｆの信号が入力する
ＮＭＯＳトランジスタＮ４はオン、前記接続ノードｇの
信号が入力するＰＭＯＳトランジスタＰ４はオンにな
り、インバータ回路ＩＶ５の出力ノードｈは“Ｌ”であ
り、ＰＭＯＳトランジスタＰ５はオン、ＮＭＯＳトラン
ジスタＮ５はオフになる。したがって、出力ノードｉが
“Ｈ”になり、この“Ｈ”出力が内部回路１３へ伝えら
れる。図２中、Ｔ（２）の期間は入力信号が“Ｈ”から
“Ｌ”へ変化した場合を示している。
ＮＭＯＳトランジスタＮ４はオン、前記接続ノードｇの
信号が入力するＰＭＯＳトランジスタＰ４はオンにな
り、インバータ回路ＩＶ５の出力ノードｈは“Ｌ”であ
り、ＰＭＯＳトランジスタＰ５はオン、ＮＭＯＳトラン
ジスタＮ５はオフになる。したがって、出力ノードｉが
“Ｈ”になり、この“Ｈ”出力が内部回路１３へ伝えら
れる。図２中、Ｔ（２）の期間は入力信号が“Ｈ”から
“Ｌ”へ変化した場合を示している。
【００３０】この場合には、キャパシタ素子Ｃ２、Ｃ３
にカップリング作用が働き、接続ノードｆの電位は
“Ｌ”に近付く。また、接続ノードｇは、キャパシタ素
子Ｃ３のカップリング作用によりＧＮＤより低い電位と
なるが、ＮＭＯＳトランジスタＮ３の基板領域とドレイ
ン間に順方向のダイオードができるので、ＧＮＤ−Ｖｆ
（ダイオードの順方向電圧）の電位となり、“Ｌ”を保
つ。
にカップリング作用が働き、接続ノードｆの電位は
“Ｌ”に近付く。また、接続ノードｇは、キャパシタ素
子Ｃ３のカップリング作用によりＧＮＤより低い電位と
なるが、ＮＭＯＳトランジスタＮ３の基板領域とドレイ
ン間に順方向のダイオードができるので、ＧＮＤ−Ｖｆ
（ダイオードの順方向電圧）の電位となり、“Ｌ”を保
つ。
【００３１】この時、接続ノードｆの信号が入力するＮ
ＭＯＳトランジスタＮ４はオフ、接続ノードｇの信号が
入力するＰＭＯＳトランジスタＰ４はオンになる。ま
た、インバータ回路ＩＶ５の出力ノードｈは“Ｈ”にな
り、ＰＭＯＳトランジスタＰ５はオフ、ＮＭＯＳトラン
ジスタＮ５はオン状態となる。これにより、出力ノード
ｉは高インピーダンス状態になるが、次段のラッチ回路
１２によってそれまでの状態（“Ｈ”）が保持される。
ＭＯＳトランジスタＮ４はオフ、接続ノードｇの信号が
入力するＰＭＯＳトランジスタＰ４はオンになる。ま
た、インバータ回路ＩＶ５の出力ノードｈは“Ｈ”にな
り、ＰＭＯＳトランジスタＰ５はオフ、ＮＭＯＳトラン
ジスタＮ５はオン状態となる。これにより、出力ノード
ｉは高インピーダンス状態になるが、次段のラッチ回路
１２によってそれまでの状態（“Ｈ”）が保持される。
【００３２】そして、入力信号の“Ｌ”状態がしばらく
続くと、図２中、Ｔ（３）の期間に示すように、ＰＭＯ
ＳトランジスタＰ３はオンし始め、キャパシタ素子Ｃ２
の充電が始まり、接続ノードｆの電位が徐々に“Ｈ”へ
近付く。この接続ノードｆのレベルがＮＭＯＳトランジ
スタＮ４の閾値を越えた時にＮＭＯＳトランジスタＮ４
がオンし、出力ノードｉには“Ｌ”が出力される。つま
り、入力信号の変化よりも遅れて“Ｈ”から“Ｌ”へ変
化する信号が内部回路１３へ伝えられる。
続くと、図２中、Ｔ（３）の期間に示すように、ＰＭＯ
ＳトランジスタＰ３はオンし始め、キャパシタ素子Ｃ２
の充電が始まり、接続ノードｆの電位が徐々に“Ｈ”へ
近付く。この接続ノードｆのレベルがＮＭＯＳトランジ
スタＮ４の閾値を越えた時にＮＭＯＳトランジスタＮ４
がオンし、出力ノードｉには“Ｌ”が出力される。つま
り、入力信号の変化よりも遅れて“Ｈ”から“Ｌ”へ変
化する信号が内部回路１３へ伝えられる。
【００３３】また、上記したように入力信号の“Ｌ”が
続いている場合には、ＰＭＯＳトランジスタＰ３はオ
ン、ＮＭＯＳトランジスタＮ３はオフであり、キャパシ
タ素子Ｃ２の両端の電位差は（ＶＤＤ−ＧＮＤ）とな
り、キャパシタ素子Ｃ２は電荷を充電したまま接続ノー
ドｆの“Ｈ”状態を保持しようとする。また、キャパシ
タ素子Ｃ３の電荷保存により接続ノードｇは“Ｌ”状態
を保持しようとする。
続いている場合には、ＰＭＯＳトランジスタＰ３はオ
ン、ＮＭＯＳトランジスタＮ３はオフであり、キャパシ
タ素子Ｃ２の両端の電位差は（ＶＤＤ−ＧＮＤ）とな
り、キャパシタ素子Ｃ２は電荷を充電したまま接続ノー
ドｆの“Ｈ”状態を保持しようとする。また、キャパシ
タ素子Ｃ３の電荷保存により接続ノードｇは“Ｌ”状態
を保持しようとする。
【００３４】一方、前記接続ノードｆの信号が入力する
ＮＭＯＳトランジスタＮ４はオン、前記接続ノードｇの
信号が入力するＰＭＯＳトランジスタＰ４はオンにな
り、ＣＭＯＳインバータ回路ＩＶ５の出力ノードｈは
“Ｈ”となり、ＰＭＯＳトランジスタＰ５はオフ、ＮＭ
ＯＳトランジスタＮ５はオンになる。したがって、出力
ノードｉが“Ｌ”になり、この“Ｌ”出力が内部回路１
３へ伝えられる。図２中、Ｔ（４）の期間は入力信号が
“Ｌ”から“Ｈ”へ変化した場合を示している。
ＮＭＯＳトランジスタＮ４はオン、前記接続ノードｇの
信号が入力するＰＭＯＳトランジスタＰ４はオンにな
り、ＣＭＯＳインバータ回路ＩＶ５の出力ノードｈは
“Ｈ”となり、ＰＭＯＳトランジスタＰ５はオフ、ＮＭ
ＯＳトランジスタＮ５はオンになる。したがって、出力
ノードｉが“Ｌ”になり、この“Ｌ”出力が内部回路１
３へ伝えられる。図２中、Ｔ（４）の期間は入力信号が
“Ｌ”から“Ｈ”へ変化した場合を示している。
【００３５】この場合には、キャパシタ素子Ｃ２、Ｃ３
にカップリング作用が働き、接続ノードｇの電位は
“Ｈ”に近付く。また、接続ノードｆは、キャパシタ素
子Ｃ２のカップリング作用によりＶＤＤより高い電位と
なるが、ＰＭＯＳトランジスタＰ３の基板領域とドレイ
ン間に順方向のダイオードができるので、ＶＤＤ＋Ｖｆ
（ダイオードの順方向電圧）の電位となり、“Ｈ”を保
つ。
にカップリング作用が働き、接続ノードｇの電位は
“Ｈ”に近付く。また、接続ノードｆは、キャパシタ素
子Ｃ２のカップリング作用によりＶＤＤより高い電位と
なるが、ＰＭＯＳトランジスタＰ３の基板領域とドレイ
ン間に順方向のダイオードができるので、ＶＤＤ＋Ｖｆ
（ダイオードの順方向電圧）の電位となり、“Ｈ”を保
つ。
【００３６】この時、接続ノードｇの信号が入力するＰ
ＭＯＳトランジスタＰ４はオフ、接続ノードｆの信号が
入力するＮＭＯＳトランジスタＮ４はオンになる。ま
た、インバータ回路ＩＶ５の出力ノードｈは“Ｌ”にな
り、ＰＭＯＳトランジスタＰ５はオン、ＮＭＯＳトラン
ジスタＮ５はオフ状態となる。これにより、出力ノード
ｉは高インピーダンス状態になるが、次段のラッチ回路
１２によってそれまでの状態（“Ｌ”）が保持される。
ＭＯＳトランジスタＰ４はオフ、接続ノードｆの信号が
入力するＮＭＯＳトランジスタＮ４はオンになる。ま
た、インバータ回路ＩＶ５の出力ノードｈは“Ｌ”にな
り、ＰＭＯＳトランジスタＰ５はオン、ＮＭＯＳトラン
ジスタＮ５はオフ状態となる。これにより、出力ノード
ｉは高インピーダンス状態になるが、次段のラッチ回路
１２によってそれまでの状態（“Ｌ”）が保持される。
【００３７】そして、入力信号の“Ｌ”状態がしばらく
続くと、図２中、Ｔ（３）の期間に示すように、ＮＭＯ
ＳトランジスタＮ３はオンし始め、キャパシタ素子Ｃ３
の放電が始まり、接続ノードｇの電位が徐々に“Ｌ”へ
近付く。この接続ノードｇのレベルがＰＭＯＳトランジ
スタＰ４の閾値を越えた時にＰＭＯＳトランジスタＰ４
がオンし、出力ノードｉには“Ｈ”が出力される。つま
り、入力信号の変化よりも遅れて“Ｌ”から“Ｈ”へ変
化する信号が内部回路１３へ伝えられる。
続くと、図２中、Ｔ（３）の期間に示すように、ＮＭＯ
ＳトランジスタＮ３はオンし始め、キャパシタ素子Ｃ３
の放電が始まり、接続ノードｇの電位が徐々に“Ｌ”へ
近付く。この接続ノードｇのレベルがＰＭＯＳトランジ
スタＰ４の閾値を越えた時にＰＭＯＳトランジスタＰ４
がオンし、出力ノードｉには“Ｈ”が出力される。つま
り、入力信号の変化よりも遅れて“Ｌ”から“Ｈ”へ変
化する信号が内部回路１３へ伝えられる。
【００３８】また、上記したように入力信号の“Ｈ”が
続いている場合には、ＰＭＯＳトランジスタＰ３はオ
フ、ＮＭＯＳトランジスタＮ３はオンであり、キャパシ
タ素子Ｃ３の両端の電位差は（ＶＤＤ−ＧＮＤ）とな
り、キャパシタ素子Ｃ３は電荷を充電したまま接続ノー
ドｇの“Ｌ”状態を保持しようとする。また、キャパシ
タ素子Ｃ２の電荷保存により接続ノードｆは“Ｈ”状態
を保持しようとする。図３は、入力信号に短い時間のノ
イズ信号が発生した場合の動作例を示している。
続いている場合には、ＰＭＯＳトランジスタＰ３はオ
フ、ＮＭＯＳトランジスタＮ３はオンであり、キャパシ
タ素子Ｃ３の両端の電位差は（ＶＤＤ−ＧＮＤ）とな
り、キャパシタ素子Ｃ３は電荷を充電したまま接続ノー
ドｇの“Ｌ”状態を保持しようとする。また、キャパシ
タ素子Ｃ２の電荷保存により接続ノードｆは“Ｈ”状態
を保持しようとする。図３は、入力信号に短い時間のノ
イズ信号が発生した場合の動作例を示している。
【００３９】図３中、Ｔ（１）の期間は、入力信号に
“Ｈ”→“Ｌ”→“Ｈ”のレベル変化（下向きのノイ
ズ）が生じた場合の動作を示しており、出力ノードｄに
は“Ｈ”だけが出力する。図３中の期間Ｔ（２）は、入
力信号に“Ｌ”→“Ｈ”→“Ｌ”のレベル変化（上向き
のノイズ）が生じた場合の動作を示しており、出力ノー
ドｄには“Ｌ”だけが出力する。
“Ｈ”→“Ｌ”→“Ｈ”のレベル変化（下向きのノイ
ズ）が生じた場合の動作を示しており、出力ノードｄに
は“Ｈ”だけが出力する。図３中の期間Ｔ（２）は、入
力信号に“Ｌ”→“Ｈ”→“Ｌ”のレベル変化（上向き
のノイズ）が生じた場合の動作を示しており、出力ノー
ドｄには“Ｌ”だけが出力する。
【００４０】上記したように、図１の回路は、入力信号
に下向きのノイズが生じても、ＮＭＯＳトランジスタＮ
４がオンする前に“Ｈ”に戻るような短い時間のノイズ
であるならば、このノイズが内部回路１３へ伝達されな
いように消去するノイズキャンセラー回路として作用す
ることが分かる。
に下向きのノイズが生じても、ＮＭＯＳトランジスタＮ
４がオンする前に“Ｈ”に戻るような短い時間のノイズ
であるならば、このノイズが内部回路１３へ伝達されな
いように消去するノイズキャンセラー回路として作用す
ることが分かる。
【００４１】また、入力信号に上向きのノイズが生じて
も、ＰＭＯＳトランジスタＰ４がオンする前に“Ｈ”に
戻るような短い時間のノイズであるならば、このノイズ
が内部回路１３へ伝達されないように消去することがで
きる。
も、ＰＭＯＳトランジスタＰ４がオンする前に“Ｈ”に
戻るような短い時間のノイズであるならば、このノイズ
が内部回路１３へ伝達されないように消去することがで
きる。
【００４２】この場合、キャンセルできるノイズ信号の
パルス幅は、ＰＭＯＳトランジスタＰ３およびＮＭＯＳ
トランジスタＮ３のオン抵抗とキャパシタ素子Ｃ２およ
びＣ３の容量値を変えることによって決定することがで
き、また、ＰＭＯＳトランジスタＰ４およびＮＭＯＳト
ランジスタＮ４の閾値を変えることによっても決定でき
る。
パルス幅は、ＰＭＯＳトランジスタＰ３およびＮＭＯＳ
トランジスタＮ３のオン抵抗とキャパシタ素子Ｃ２およ
びＣ３の容量値を変えることによって決定することがで
き、また、ＰＭＯＳトランジスタＰ４およびＮＭＯＳト
ランジスタＮ４の閾値を変えることによっても決定でき
る。
【００４３】さらに、図１の回路は、前記したようなノ
イズ信号が連続で複数入力した場合でも、以下に述べる
ようにノイズキャンセラー回路としての機能を果たすこ
とが可能である。図４は、入力信号に下向きのノイズ信
号が連続的に複数回発生した場合の動作例を示してい
る。１回目のノイズ信号が入力した期間Ｔ（２）の動作
は、図３のＴ（１）の期間を参照して前述した動作と同
様である。
イズ信号が連続で複数入力した場合でも、以下に述べる
ようにノイズキャンセラー回路としての機能を果たすこ
とが可能である。図４は、入力信号に下向きのノイズ信
号が連続的に複数回発生した場合の動作例を示してい
る。１回目のノイズ信号が入力した期間Ｔ（２）の動作
は、図３のＴ（１）の期間を参照して前述した動作と同
様である。
【００４４】２回目以降のノイズ信号が入力した期間Ｔ
（３）の動作は、ノイズ信号が入力時、接続ノードｆの
電位は、前回のノイズ信号入力により（ＶＤＤ＋ｖｆ）
と引き上げられているので、キャパシタ素子Ｃ２のＣ２
のカップリング作用によりＧＮＤレベルへ近づくが完全
には下がらない。また、接続ノードｆの電位は、ＮＭＯ
ＳトランジスタＮ４の閾値までは到達しない。したがっ
て、ＮＭＯＳトランジスタＮ４はオフし、図３のＴ
（１）の期間を参照して前述した動作と同様であるの
で、ノイズが内部回路１３へ伝達されないように消去す
ることができる。図５は、入力信号に上向きのノイズ信
号が連続的に複数回発生した場合の動作例を示してい
る。
（３）の動作は、ノイズ信号が入力時、接続ノードｆの
電位は、前回のノイズ信号入力により（ＶＤＤ＋ｖｆ）
と引き上げられているので、キャパシタ素子Ｃ２のＣ２
のカップリング作用によりＧＮＤレベルへ近づくが完全
には下がらない。また、接続ノードｆの電位は、ＮＭＯ
ＳトランジスタＮ４の閾値までは到達しない。したがっ
て、ＮＭＯＳトランジスタＮ４はオフし、図３のＴ
（１）の期間を参照して前述した動作と同様であるの
で、ノイズが内部回路１３へ伝達されないように消去す
ることができる。図５は、入力信号に上向きのノイズ信
号が連続的に複数回発生した場合の動作例を示してい
る。
【００４５】１回目のノイズ信号が入力した時および２
回目以降のノイズ信号が入力した時の動作は、図３のＴ
（２）の期間を参照して前述した動作と同様であるの
で、ノイズが内部回路１３へ伝達されないように消去す
ることができる。
回目以降のノイズ信号が入力した時の動作は、図３のＴ
（２）の期間を参照して前述した動作と同様であるの
で、ノイズが内部回路１３へ伝達されないように消去す
ることができる。
【００４６】即ち、上記したような第１実施例のノイズ
キャンセラー回路によれば、入力信号に短い時間のノイ
ズが単発的あるいは連続的に生じた場合でも、ノイズが
内部回路１３へ伝達されないように消去することがで
き、ノイズによる内部回路１３の誤動作を防止できる。
キャンセラー回路によれば、入力信号に短い時間のノイ
ズが単発的あるいは連続的に生じた場合でも、ノイズが
内部回路１３へ伝達されないように消去することがで
き、ノイズによる内部回路１３の誤動作を防止できる。
【００４７】そして、通常動作時は、従来の入力バッフ
ァ回路と等価な動作により同じ特性を得ることができ、
しかも、図１２に示した従来例の回路と比べて、使用素
子数が少なくて済む。図６は、本発明の第２実施例に係
るノイズキャンセラー回路を示している。
ァ回路と等価な動作により同じ特性を得ることができ、
しかも、図１２に示した従来例の回路と比べて、使用素
子数が少なくて済む。図６は、本発明の第２実施例に係
るノイズキャンセラー回路を示している。
【００４８】図６のノイズキャンセラー回路は、論理回
路６１が、図１中の論理回路１１と比べて、ＮＭＯＳト
ランジスタＮ３、キャパシタ素子Ｃ３、ＰＭＯＳトラン
ジスタＰ４が省略されている点が異なり、その他は同じ
であるので図１中と同一符号を付している。図７、図８
は、それぞれ図６の回路の相異なる動作例における各ノ
ードｅ、ｆ、ｈ、ｉの電位変化の一例を示している。図
７は、入力信号にノイズが含まれない場合の動作例を示
している。この場合の図６の回路の動作は、図１のノイ
ズキャンセラー回路における対応する回路部分について
図２を参照して前述した動作と同様である。図８は、入
力信号に下向きの短いノイズ信号が単発的に生じた場合
の動作例を示している。この場合の図６の回路の動作
は、図１のノイズキャンセラー回路における対応する回
路部分について図３を参照して前述した動作と同様であ
る。
路６１が、図１中の論理回路１１と比べて、ＮＭＯＳト
ランジスタＮ３、キャパシタ素子Ｃ３、ＰＭＯＳトラン
ジスタＰ４が省略されている点が異なり、その他は同じ
であるので図１中と同一符号を付している。図７、図８
は、それぞれ図６の回路の相異なる動作例における各ノ
ードｅ、ｆ、ｈ、ｉの電位変化の一例を示している。図
７は、入力信号にノイズが含まれない場合の動作例を示
している。この場合の図６の回路の動作は、図１のノイ
ズキャンセラー回路における対応する回路部分について
図２を参照して前述した動作と同様である。図８は、入
力信号に下向きの短いノイズ信号が単発的に生じた場合
の動作例を示している。この場合の図６の回路の動作
は、図１のノイズキャンセラー回路における対応する回
路部分について図３を参照して前述した動作と同様であ
る。
【００４９】上記したような図６のノイズキャンセラー
回路でキャンセルできるノイズ信号のパルス幅は、ＰＭ
ＯＳトランジスタＰ３のオン抵抗とキャパシタ素子Ｃ２
の容量値を可変することによって決定することができ、
ＮＭＯＳトランジスタＮ４の閾値を変えることによって
も決定できる。
回路でキャンセルできるノイズ信号のパルス幅は、ＰＭ
ＯＳトランジスタＰ３のオン抵抗とキャパシタ素子Ｃ２
の容量値を可変することによって決定することができ、
ＮＭＯＳトランジスタＮ４の閾値を変えることによって
も決定できる。
【００５０】さらに、図６の回路は、前記したような下
向きの短いノイズ信号が連続で複数入力した場合でも、
ノイズが内部回路１３へ伝達されないように消去するこ
とができる。図９は、本発明の第３実施例に係るノイズ
キャンセラー回路を示している。
向きの短いノイズ信号が連続で複数入力した場合でも、
ノイズが内部回路１３へ伝達されないように消去するこ
とができる。図９は、本発明の第３実施例に係るノイズ
キャンセラー回路を示している。
【００５１】図９のノイズキャンセラー回路は、論理回
路９１が、図１中の論理回路１１と比べて、ＰＭＯＳト
ランジスタＰ３、キャパシタ素子Ｃ２、ＮＭＯＳトラン
ジスタＮ４が省略されている点が異なり、その他は同じ
であるので図１中と同一符号を付している。図１０、図
１１は、それぞれ図９の回路の相異なる動作例における
各ノードｅ、ｇ、ｈ、ｉの電位変化の一例を示してい
る。図１０は、入力信号にノイズが含まれない場合の動
作例を示している。この場合の図９の回路の動作は、図
１のノイズキャンセラー回路における対応する回路部分
について図２を参照して前述した動作と同様である。図
１１は、入力信号に上向きの短いノイズ信号が単発的に
生じた場合の動作例を示している。この場合の図９の回
路の動作は、図１のノイズキャンセラー回路における対
応する回路部分について図３を参照して前述した動作と
同様である。
路９１が、図１中の論理回路１１と比べて、ＰＭＯＳト
ランジスタＰ３、キャパシタ素子Ｃ２、ＮＭＯＳトラン
ジスタＮ４が省略されている点が異なり、その他は同じ
であるので図１中と同一符号を付している。図１０、図
１１は、それぞれ図９の回路の相異なる動作例における
各ノードｅ、ｇ、ｈ、ｉの電位変化の一例を示してい
る。図１０は、入力信号にノイズが含まれない場合の動
作例を示している。この場合の図９の回路の動作は、図
１のノイズキャンセラー回路における対応する回路部分
について図２を参照して前述した動作と同様である。図
１１は、入力信号に上向きの短いノイズ信号が単発的に
生じた場合の動作例を示している。この場合の図９の回
路の動作は、図１のノイズキャンセラー回路における対
応する回路部分について図３を参照して前述した動作と
同様である。
【００５２】上記したような図９のノイズキャンセラー
回路でキャンセルできるノイズ信号のパルス幅は、ＮＭ
ＯＳトランジスタＮ３のオン抵抗とキャパシタ素子Ｃ３
の容量値を可変することによって決定することができ、
ＰＭＯＳトランジスタＰ４の閾値を変えることによって
も決定できる。
回路でキャンセルできるノイズ信号のパルス幅は、ＮＭ
ＯＳトランジスタＮ３のオン抵抗とキャパシタ素子Ｃ３
の容量値を可変することによって決定することができ、
ＰＭＯＳトランジスタＰ４の閾値を変えることによって
も決定できる。
【００５３】さらに、上記第３実施例のノイズキャンセ
ラー回路では、前記したような下向きの短いノイズ信号
が連続で複数入力した場合でも、ノイズが内部回路１３
へ伝達されないように消去することができる。
ラー回路では、前記したような下向きの短いノイズ信号
が連続で複数入力した場合でも、ノイズが内部回路１３
へ伝達されないように消去することができる。
【００５４】なお、上記各実施例では、ＧＮＤおよびＶ
ＤＤを使用した場合を示したが、ＧＮＤおよび負の電源
電位を使用する場合でもそれに応じて回路を構成するこ
とにより上記各実施例と同様の効果が得られる。
ＤＤを使用した場合を示したが、ＧＮＤおよび負の電源
電位を使用する場合でもそれに応じて回路を構成するこ
とにより上記各実施例と同様の効果が得られる。
【００５５】
【発明の効果】上述したように本発明のＩＣにけるノイ
ズキャンセラー回路によれば、入力信号に短い時間のノ
イズが単発的あるいは連続的に生じた場合でも、ノイズ
が内部回路へ伝達されないように消去することができ、
ノイズによるＬＳＩ内部回路の誤動作を防止できる。
ズキャンセラー回路によれば、入力信号に短い時間のノ
イズが単発的あるいは連続的に生じた場合でも、ノイズ
が内部回路へ伝達されないように消去することができ、
ノイズによるＬＳＩ内部回路の誤動作を防止できる。
【図１】本発明の第１実施例に係るＩＣのノイズキャン
セラー回路を示す回路図。
セラー回路を示す回路図。
【図２】図１の回路の入力信号にノイズが含まれない場
合の動作例を示すタイミング波形図。
合の動作例を示すタイミング波形図。
【図３】図１の回路の入力信号に短いノイズ信号が単発
的に生じた場合の動作例を示すタイミング波形図。
的に生じた場合の動作例を示すタイミング波形図。
【図４】図１の回路の入力信号に下向きの短いノイズ信
号が連続で複数回生じた場合の動作例を示すタイミング
波形図。
号が連続で複数回生じた場合の動作例を示すタイミング
波形図。
【図５】図１の回路の入力信号に上向きの短いノイズ信
号が連続で複数回生じた場合の動作例を示すタイミング
波形図。
号が連続で複数回生じた場合の動作例を示すタイミング
波形図。
【図６】本発明の第２実施例に係るＩＣのノイズキャン
セラー回路を示す回路図。
セラー回路を示す回路図。
【図７】図６の回路の入力信号にノイズが含まれない場
合の動作例を示すタイミング波形図。
合の動作例を示すタイミング波形図。
【図８】図６の回路の入力信号に下向きの短いノイズ信
号が連続で複数回生じた場合の動作例を示すタイミング
波形図。
号が連続で複数回生じた場合の動作例を示すタイミング
波形図。
【図９】本発明の第３実施例に係るＩＣのノイズキャン
セラー回路を示す回路図。
セラー回路を示す回路図。
【図１０】図９の回路の入力信号にノイズが含まれない
場合の動作例を示すタイミング波形図。
場合の動作例を示すタイミング波形図。
【図１１】図９の回路の入力信号に上向きの短いノイズ
信号が連続で複数回生じた場合の動作例を示すタイミン
グ波形図。
信号が連続で複数回生じた場合の動作例を示すタイミン
グ波形図。
【図１２】従来のＩＣのノイズキャンセラー回路を示す
回路図。
回路図。
【図１３】図１２の回路の入力信号にノイズが含まれな
い場合の動作例を示すタイミング波形図。
い場合の動作例を示すタイミング波形図。
【図１４】図１２の回路の入力信号に短いノイズ信号が
単発的に生じた場合の動作例を示すタイミング波形図。
単発的に生じた場合の動作例を示すタイミング波形図。
【図１５】図１２の回路の入力信号に下向きの短いノイ
ズ信号が連続で複数回生じた場合の動作例を示すタイミ
ング波形図。
ズ信号が連続で複数回生じた場合の動作例を示すタイミ
ング波形図。
【図１６】図１２の回路の入力信号に上向きの短いノイ
ズ信号が連続で複数回生じた場合の動作例を示すタイミ
ング波形図。
ズ信号が連続で複数回生じた場合の動作例を示すタイミ
ング波形図。
Ａ…入力端子、１１、６１、９１…論理回路、１２…ラ
ッチ回路、１３…内部回路、Ｐ３、Ｐ４、Ｐ５…ＰＭＯ
Ｓトランジスタ、Ｎ３、Ｎ４、Ｎ５…ＮＭＯＳトランジ
スタ、ＩＶ５、ＩＶ６、ＩＶ７…インバータ回路、Ｃ
２、Ｃ３…キャパシタ素子、ｅ、ｆ、ｇ、ｈ、ｉ、ｊ…
ノード、ＶＤＤ…電源電位、ＧＮＤ…接地電位。
ッチ回路、１３…内部回路、Ｐ３、Ｐ４、Ｐ５…ＰＭＯ
Ｓトランジスタ、Ｎ３、Ｎ４、Ｎ５…ＮＭＯＳトランジ
スタ、ＩＶ５、ＩＶ６、ＩＶ７…インバータ回路、Ｃ
２、Ｃ３…キャパシタ素子、ｅ、ｆ、ｇ、ｈ、ｉ、ｊ…
ノード、ＶＤＤ…電源電位、ＧＮＤ…接地電位。
Claims (3)
- 【請求項１】 外部入力端子と、 この外部入力端子からゲート入力が与えられ、ソースが
第１の電位ノードに接続された第１のＰＭＯＳトランジ
スタと、 この第１のＰＭＯＳトランジスタのドレインと前記外部
入力端子との間に接続された第１のキャパシタ素子と、 前記外部入力端子からゲート入力が与えられ、ソースが
第２の電位ノードに接続された第１のＮＭＯＳトランジ
スタと、 この第１のＮＭＯＳトランジスタのドレインと前記外部
入力端子との間に接続された第２のキャパシタ素子と、 前記外部入力端子から入力が与えられる第１のＣＭＯＳ
インバータと、 この第１のＣＭＯＳインバータの出力がゲートに入力す
る第２のＰＭＯＳトランジスタと、 この第２のＰＭＯＳトランジスタのソースにドレインが
接続され、ソースが第１の電位ノードに接続され、ゲー
トが前記第１のＮＭＯＳトランジスタと第２のキャパシ
タ素子との接続ノードに接続された第３のＰＭＯＳトラ
ンジスタと、 前記第２のＰＭＯＳトランジスタのドレインにドレイン
が接続され、ゲートに前記第１のＣＭＯＳインバータの
出力が入力する第２のＮＭＯＳトランジスタと、 この第２のＮＭＯＳトランジスタのソースにドレインが
接続され、ソースが第２の電位ノードに接続され、ゲー
トが前記第１のＰＭＯＳトランジスタと第１のキャパシ
タ素子との接続ノードに接続された第３のＮＭＯＳトラ
ンジスタと、 前記第２のＰＭＯＳトランジスタと第２のＮＭＯＳトラ
ンジスタとのドレイン相互接続ノードの信号を出力する
回路とを具備することを特徴とする半導体集積回路。 - 【請求項２】 外部入力端子と、 この外部入力端子からゲート入力が与えられ、ソースが
第１の電位ノードに接続された第１のＰＭＯＳトランジ
スタと、 この第１のＰＭＯＳトランジスタのドレインと前記外部
入力端子との間に接続されたキャパシタ素子と、 前記外部入力端子から入力が与えられる第１のＣＭＯＳ
インバータと、 この第１のＣＭＯＳインバータの出力がゲートに入力
し、ソースが第１の電位ノードに接続された第２のＰＭ
ＯＳトランジスタと、 この第２のＰＭＯＳトランジスタのドレインにドレイン
が接続され、ゲートに前記第１のＣＭＯＳインバータの
出力が入力する第１のＮＭＯＳトランジスタと、 この第１のＮＭＯＳトランジスタのソースにドレインが
接続され、ソースが第２の電位ノードに接続され、ゲー
トが前記第１のＰＭＯＳトランジスタとキャパシタ素子
との接続ノードに接続された第２のＮＭＯＳトランジス
タと、 前記第２のＰＭＯＳトランジスタと第１のＮＭＯＳトラ
ンジスタとのドレイン相互接続ノードの信号を出力する
回路とを具備することを特徴とする半導体集積回路。 - 【請求項３】 外部入力端子と、 この外部入力端子からゲート入力が与えられ、ソースが
第２の電位ノードに接続された第１のＮＭＯＳトランジ
スタと、 この第１のＮＭＯＳトランジスタのドレインと前記外部
入力端子との間に接続されたキャパシタ素子と、 前記外部入力端子から入力が与えられる第１のＣＭＯＳ
インバータと、 この第１のＣＭＯＳインバータの出力がゲートに入力
し、ソースが第１の電位ノードに接続された第１のＰＭ
ＯＳトランジスタと、 この第１のＰＭＯＳトランジスタのソースにドレインが
接続され、ソースが第１の電位ノードに接続され、ゲー
トが前記第１のＮＭＯＳトランジスタとキャパシタ素子
との接続ノードに接続された第２のＰＭＯＳトランジス
タと、 この第２のＰＭＯＳトランジスタのドレインにドレイン
が接続され、ソースが第２の電位ノードに接続され、ゲ
ートに前記第１のＣＭＯＳインバータの出力が入力する
第２のＮＭＯＳトランジスタと、 前記第２のＰＭＯＳトランジスタと第２のＮＭＯＳトラ
ンジスタとのドレイン相互接続ノードの信号を出力する
回路とを具備することを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5004877A JP3061969B2 (ja) | 1993-01-14 | 1993-01-14 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5004877A JP3061969B2 (ja) | 1993-01-14 | 1993-01-14 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06216723A JPH06216723A (ja) | 1994-08-05 |
| JP3061969B2 true JP3061969B2 (ja) | 2000-07-10 |
Family
ID=11595905
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5004877A Expired - Fee Related JP3061969B2 (ja) | 1993-01-14 | 1993-01-14 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3061969B2 (ja) |
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| US7656212B1 (en) | 2004-06-08 | 2010-02-02 | Robert Paul Masleid | Configurable delay chain with switching control for tail delay elements |
| US7498846B1 (en) | 2004-06-08 | 2009-03-03 | Transmeta Corporation | Power efficient multiplexer |
| JP5698624B2 (ja) * | 2011-08-22 | 2015-04-08 | 学校法人慶應義塾 | 小振幅差動パルス送信回路 |
-
1993
- 1993-01-14 JP JP5004877A patent/JP3061969B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH06216723A (ja) | 1994-08-05 |
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