JPH10504434A - Ｖｌｓｉメモリ回路における改善 - Google Patents

Abstract

(57)【要約】 読出専用メモリにおける出力ドライバの立ち上がりエッジと立ち下がりエッジの各々の増加又は減少のレートは、ゲート制御信号によってＣＭＯＳ出力増幅器を駆動することによって提供され、上記ゲート制御信号の増加又は減少のレートは、制御信号ＳＬＯＷによって制御される。信号ＳＬＯＷは、ＲＯＭの動作の速度に基づいて発生され、２値であって、１つの状態は動作の通常の速度を示し、第２の状態はＲＯＭの動作の低速を示す。信号ＳＬＯＷがハイであるときは、相補型ゲート駆動信号がＣＭＯＳ増幅器に印加されるときのレートが第１のレート又は通常のレートで発生される。しかしながら、信号ＳＬＯＷがローであるときは、これらのゲート駆動信号の発生のレートはまた、対応してＣＭＯＳ増幅器のスイッチング速度を減少させるように減少される。伝達プリチャージ信号ＶＰＣはまた、製造パラメータ、電圧変動、及び温度変動を示すプリチャージ電圧における変動が直接的にゲート駆動信号が発生されたときのレートに対して作用し、それ故、ＣＭＯＳ増幅器のスイッチング速度に対して作用するように、レート制御回路に印加される。

Description

【発明の詳細な説明】 ＶＬＳＩメモリ回路における改善 発明の背景 １．発明の分野 本発明は、非常に大きな大規模集積ＣＭＯＳメモリ回路において用いられる回 路に対する改善に関する。 ２．従来技術の説明 スイッチング雑音に対する改善された出力ドライバ “高められたメモリアクセス速度と、増大されたメモリセル密度と、減少され た寄生容量とを有するＶＬＳＩメモリ”と題され、当該米国出願の継続出願は係 属中であって参照してここに含まれる米国特許出願第５，２４１，４９７号（１ ９９３年）において、出力ドライバが図１４、図１５、図２９及び図３１を参照 して説明されており、ここで、出力ドライバのスイッチング速度はＲＣ遅延及び ゲート遅延と比較されたバイアス回路を用いて制御されていた。上記制御の仮定 は、読出専用メモリ（ＲＯＭ）の読出サイクルの遅延が実質的に変化すると仮定 されている。この変化は、製造における変数、温度変化、動作電圧の変化によっ て生じる。上記ＲＯＭにおける出力ドライバは、スイッチング雑音が上記ＲＯＭ の最低速の読出サイクルに対して許容されるような速い速度で設計される。従っ て、より高速の読出サイクルに対して、出力ドライバのスイッチング速度は、読 出サイクル速度よりも遅いので、スイッチング雑音が低減される。 ＲＯＭは最大のアクセス時間を実行できるように設計されている。高速読出サ イクルを有するように設計された複数のＲＯＭの場合においては、出力ドライバ のスイッチング速度は、全体の読出サイクルの遅延が最大のアクセス時間よりも 短い場合においては、ペナルティなしに遅延される。 しかしながら、必要とされることは、上述された利点を含み、ＣＭＯＳ設計に おいて実現化することができる出力ドライバである。出力ドライバのスイッチン グ速度はまた、立ち上がりエッジと立ち下がりエッジの両方に対して制御する必 要がある。上述されたＮＭＯＳのバージョンにおいては、出力ドライバのスイッ チング速度は、ドライバの立ち下がりエッジに対してのみ制御されていた。また 、出力ドライバのスイッチング速度を制御するために、電圧プリチャージ信号を 使用することは有利となるであろう。通常及び低速のスイッチング速度の独立し た制御は、所望されないであろう。電源雑音及び接地雑音の軽減は利点となるで あろう。 出力バッファのスイッチング雑音の制御のためのバイアス発生器 上記で参照した係属中の出願であって米国特許出願５，２４１，４９７号とし て発行された出願は、図２５乃至図３０を参照して、出力ドライバのスイッチン グ速度を制御するためのバイアス制御信号を発生するために、ＲＣ遅延とゲート 遅延の両方を用いた回路の説明を含む。しかしながら、ここで記述された設計は 、ＮＭＯＳ設計のためのみに適用可能であり、比較的固定されたＲＣ遅延時間を 有し、チップにおけるプロセス変化をいくらか受け、いくつかのシナリオにおい て改善可能である回路速度性能を有する。 ＣＭＯＳ ＲＯＭのためのメモリコア供給電圧及びビットライン制御電圧 読出専用メモリ回路は、特に、メモリにおける複数のビットラインをプリチャ ージするための回路中において、プリチャージ電圧を使用する。プリチャージさ れた電圧ＶＰＣは電源回路によって読出専用メモリにおいて供給された低い供給 電圧である。例えば、上記係属中の出願であって、いま米国特許出願第５，２４ １，４９７号として発行された出願においては、電圧ＶＰＣはＮＭＯＳ回路によ って発生され、高電源電圧ＶＤＤが高くなるにつれて若干変化する出力を有する 。当該回路は、負電圧の過渡現象がその出力において生じるときに回復時間を減 少させるために帰還増幅器を用いる。しかしながら、ＲＯＭのＮＭＯＳ部分は必 ずしもアクセスされず、従って、電力降下モードを有する。電力降下モード中に おいて、ＲＯＭは減少された電力のもとで、典型的には、最大のスタンバイ電力 レベルで動作する必要がある。 従って、必要とすることは、ＣＭＯＳ設計に適用できうる読出専用メモリにお いて用いられるプリチャージ電圧ＶＰＣを発生するための回路であって、上記Ｃ ＭＯＳ設計は、スタンバイ動作中において電力を降下することができ、もしくは 、 最大のスタンバイ電源電流に対して指定されたより低いレベルに電力降下するこ とができるが、スタンバイ動作中であっても保持される必要がある適当な動作電 源電圧を供給するための能力を犠牲にすることはできない。 改善されたＮＭＯＳの入力受信機回路 読出専用メモリにおいては、メモリは、アドレス入力によりアクセスされる。 読出専用メモリの内部からのスイッチング雑音は、入力受信機回路に対して帰還 することができ、ＴＴＬ電圧の入力レベルの検出に影響を与える。この雑音は、 入力受信機のスイッチングレベルを変化させ、その結果、誤ったアドレス入力を もたらす。このことは、例えば、雑音が誤ってアドレス遷移として検出され、新 しい読出サイクルが誤って開始されるときに、非常に低速で移動し雑音のある入 力の場合において生じる。 必要であることは、読出専用メモリからの帰還雑音から免疫がある読出専用メ モリにおいて用いるための改善された入力受信機のための設計である。 ＲＯＭ及びＲＡＭデバイスのための出力ドライバ制御 読出専用メモリとランダムアクセスメモリは、典型的には、データが緩衝され てバス上にオフチップで駆動されるときに用いる出力ドライバを有する。典型的 には、そのような出力ドライバはトライステートにされ、ハイの論理レベルと、 ローの論理レベルと、フローティング電圧又は開放電圧を有し、その結果、接続 されたバスラインはバス上の他のデバイスによって他の論理レベルでセットする ことができる。しかしながら、出力ドライバのタイミングに依存して、緩衝の問 題は、出力ドライバ及びシステムのデータバスのコンテンション衝突においてシ ステム雑音及び電力消失の結果として生じる。 必要であることは、システム雑音に対してより免疫があり、出力ドライバにお けるより小さい電力消失に対して援助を与え、システムのデータバス上のコンテ ンション衝突を回避することができる改善された出力ドライバの浮動的なタイミ ング制御である。 読出サイクルの割込のための動的なＲＯＭ設計 動的な回路と、ラッチと、クロック同期された論理ゲートと、アドレス遷移検 出回路とを含むメモリにおいて、新しい読出サイクルを確立するための試行にお いて読出サイクルがメモリサイクルに対して割込を掛けるときに欠陥が生じ、こ のときに、アドレスのスキューエラーが生じる。非常に簡単な従来技術のメモリ において、アドレスのスキューエラーは非常にまれに生じる。しかしながら、多 数の動的な回路と、ラッチと、アドレス遷移回路と、クロックと、クロック同期 された論理ゲートを有するより従来技術的な設計においては、より大きなメモリ を用いる場合において、重大な問題となるアドレススキューの確率は実質的に増 大する。 従って、必要とすることは、割り込まれたサイクルにおいてクロックのタイミ ングを制御するための設計と、アドレスのスキューエラーを回避するために、こ れらのクロックに適当に対応するためのメモリにおける回路のための設計である 。 ＲＯＭコードマスクプログラマブルＣＭＯＳラッチ 図２３に図示されたＮＭＯＳ ＲＯＭモードの制御回路は、本出願人の譲受人 によって考案された従来技術の回路であって、２個のＲＯＭのコアＦＥＴを用い ることによって特徴付けられ、各ＦＥＴは、参照番号５４６及び５４８によって 示されている。出力ノード５４４の論理レベルは、回路５４０内のＦＥＴ５４６ 又は５４８に対するしきい値電圧の挿入を制御することによって、ハイ又はロー にプログラムされる。この制御は、ＶＬＳＩメモリの製造における従来のエンコ ードのステップ中において、ＲＯＭメモリにおける種々のタイプの回路動作モー ドの中で変化させる容易な手段を提供する。 図２３の回路はまた、コアＦＥＴ５４６及び５４８間のソースからドレインへ の電圧を制限する手段を提供する。このことは、ＦＥＴ５５０のカスケード接続 及びＦＥＴ５５０のゲート上におけるロー電圧信号ＧＶＰＣの使用により達成さ れる。この手段によって、ノード５５２における電圧は３Ｖよりも低い。ＧＶＰ Ｃは、示された実施例においては、約３．５Ｖである内部電源電圧である。 必要とされることは、図２３において図示されたそれの機能を置き換えるが、 ＣＭＯＳ処理のために適用することができる回路である。当該回路は、電源が印 加された後に、非常に小さい電力消失を有し、しきい値電圧における小さい差を 用いて適当な論理状態にラッチすることができる必要がある。ラッチが完了した 後に、ラッチにおけるデータは電力バスの遷移現象に対して免疫を有する必要が ある。ラッチの出力は回路の論理レベルである必要があり、回路内の論理ゲート に対して直接に接続可能である必要がある。 発明の簡単な概要 スイッチング雑音を制御するための改善された出力ドライバ 本発明は、対応する複数の出力ドライバによって駆動された複数の出力を有す る最大のアクセス時間の限界値を有する回路における改善である。当該改善は、 出力ドライバにおけるものであって、相補型の１対のゲート入力信号ＮＱＩＰ及 びＮＱＩＮに応答して出力信号を発生するＣＭＯＳ出力回路を備える。第１の制 御回路は、制御信号ＳＬＯＷに応答して、上記ゲート信号ＮＱＩＰ及びＮＱＩＮ が上記ＣＭＯＳ出力回路に印加されるときのレートを変化する。上記制御信号Ｓ ＬＯＷは少なくとも２個の状態を有し、１つの状態は上記ＣＭＯＳ出力回路の第 １のスイッチング速度を決定するために用いられ、第２の状態は上記ＣＭＯＳ出 力回路の第２の実質的により低速の速度を決定するために用いられる。結果とし て、上記出力ドライバのスイッチング速度がスイッチング雑音を減少させるよう に制御される。 上記改善は、製造パラメータにおける変動、電源電圧の変動、及び温度の変動 に応答して上記ＣＭＯＳ出力回路のスイッチング速度を変化する第２の制御回路 をさらに備える。上記第２の制御回路は、１個の電圧プリチャージ信号ＶＰＣに よって制御される。 上記ＣＭＯＳ出力回路によって発生された上記出力は、立ち上がりエッジと立 ち下がりエッジとを有し、上記第１の制御回路は、上記読出専用メモリにおける 上記電源の高圧側及び接地側の両方におけるスイッチング雑音が減少するように 、上記立ち上がりエッジと立ち下がりエッジの両方のスイッチング速度を変化さ せる。 上記第１の制御回路は複数のＦＥＴを備える。上記複数のＦＥＴのそれぞれは デバイス幅を有する。上記立ち上がりエッジと立ち下がりエッジの制御は、上記 複数のＦＥＴの上記幅を選択的に変化することによって独立に制御される。 上記スイッチング速度はあらかじめ決められた数のＦＥＴによって制御される 。あらかじめ決められた数のＦＥＴは上記第１の制御回路内に含まれるＦＥＴの サブセットである。上記第１の制御回路の残りのＦＥＴは、上記出力の上記立ち 上がりエッジと立ち下がりエッジのスイッチング速度に対して依存しない幅を有 する上記サブセット内に含まれない。 本発明はまた、最大のアクセス時間の限界値を有する回路をスイッチングする 方法における改善として特徴付けられる。上記方法は、上記回路の実際に決めら れた応答に応答して、制御信号ＳＬＯＷを発生するステップを含む。上記信号Ｓ ＬＯＷは上記回路の応答が通常状態である時に第１の値を有し、上記信号ＳＬＯ Ｗは上記回路の応答が低速である時に第２の値を有する。ゲート駆動信号ＮＱＩ Ｐ，ＮＱＩＮは、上記制御信号ＳＬＯＷの上記値に応答して発生される。上記ゲ ート駆動信号ＮＱＩＰ，ＮＱＩＮの発生のレートは上記制御信号ＳＬＯＷに従っ て決められる。上記ゲート駆動信号ＮＱＩＰ及びＮＱＩＮはＣＭＯＳ出力回路の ゲートに印加される。上記ＣＭＯＳ出力信号からの出力信号は、上記制御信号Ｓ ＬＯＷの上記値に依存した上記信号の上記値に依存したレートで発生される。そ の結果として、上記回路内のスイッチング雑音が減少される。 上記方法はさらに、製造パラメータと電圧変動と温度変動とを示す上記回路に おける信号を提供するステップと、上記回路状態信号ＶＰＣに応答して上記ゲー ト駆動信号ＮＱＩＰ，ＮＱＩＮの少なくとも１つの発生を変化するステップとを さらに含む。 上記改善は、上記ゲート駆動信号を発生するために用いられたＦＥＴの内の選 択されたのＦＥＴの幅を選択的に変化することによって上記ゲート駆動信号ＮＱ ＩＰ及びＮＱＩＮの発生のレートを変化するステップをさらに含む。上記複数の ＦＥＴのうちの選択されたＦＥＴは上記ゲート駆動信号ＮＱＩＰ及びＮＱＩＮの 増加及び減少のレートを制御するために用いられる。 出力バッファのスイッチングデバイスの制御のためのバイアス発生器 本発明は、読出専用メモリ内のゲート遅延に比較してＲＣ遅延の相対的な速度 を示す制御信号を発生するバイアス発生器である。上記バイアス発生器回路は、 ＲＣ遅延された信号を発生するＲＣ遅延回路と、ゲート遅延制御信号を発生する ゲート遅延回路と、上記ＲＣ遅延された制御信号と上記ゲート遅延された制御信 号とを比較して、上記制御信号ＳＬＯＷを発生する比較器とを備える。その結果 として、上記読出専用メモリ内の回路は、上記読出専用メモリ内のＲＣ遅延及び ゲート遅延によって代表される上記読出専用メモリの特性を制御するに従って、 上記制御信号ＳＬＯＷによって制御される。 上記バイアス発生器は、上記比較器回路が上記制御信号ＳＬＯＷを発生すると すぐに、上記制御信号ＳＬＯＷを記憶するラッチをさらに備える。上記ＲＣ遅延 回路は、上記ＲＣ遅延回路を素早くプリチャージする回路を備える。 本発明はまた、読出専用メモリ回路におけるバイアス制御信号を発生する方法 における改善である。上記バイアス制御信号は上記読出専用メモリ回路がＲＣ遅 延又はゲート遅延によって特徴付けられるか否かを示す。上記方法は、ＲＣ遅延 回路を素早くプリチャージするステップと、ゲート遅延回路を素早くリセットす るステップと、上記読出専用メモリ回路において存在するＲＣ遅延を示すＲＣ遅 延制御信号を発生するステップと、上記読出専用メモリ回路において典型的に存 在するゲート遅延を示すゲート遅延制御信号を発生するステップと、上記ゲート 遅延回路とＲＣ遅延回路とを比較してどの遅延回路が最初に発生したかを決定す るステップと、上記読出専用メモリ回路がＲＣ遅延又はゲート遅延によって特徴 付けられたか否かを示す制御信号ＳＬＯＷを発生するステップとを含む。その結 果、読出専用メモリ内の回路は上記制御信号ＳＬＯＷに結合され、上記読出専用 メモリ回路の動作の性質に従って動作するように適当に構成される。 上記改善はさらに、各メモリアドレスサイクルの少なくとも一部分において、 上記制御信号ＳＬＯＷを記憶するステップをさらに含む。 上記ゲート遅延回路は結合されたゲートの直列回路で構成され、上記ゲート遅 延回路を素早くリセットするステップは、上記直列に接続されたゲートの複数の サブシーケンスをリセットするステップを含む。上記サブシーケンスのそれぞれ は、パラレルに同時にリセットされる。 上記ＲＣ遅延回路は容量性回路部分に接続された抵抗性回路部分を備える。上 記抵抗性回路部分は入力端子と出力端子を有し、上記ＲＣ遅延回路を素早くプリ チャージするステップは、上記抵抗性回路部分の上記入力端子と出力端子に同時 にプリチャージ信号を印加するステップを含む。 上記比較するステップは、伝送窓を受信するラッチに対して発生するステップ を含み、ここで、上記ＲＣ遅延制御信号は活性化され、上記ゲート遅延制御信号 は上記伝送窓又はその後の信号中において活性化されたか否かに従って上記ラッ チをセットし又はリセットする。 ＣＭＯＳ ＲＯＭのためのメモリコア供給電圧及びビットライン制御電圧 本発明は、読出専用メモリにおいて用いるための内部供給電圧を発生する回路 であって、読出サイクルの後の上記ＲＯＭのメモリコアをプリチャージするため の電圧プリチャージ信号ＶＰＣを発生し、上記ＲＯＭ内の高い電源電圧ＶＤＤに おける変化にかかわらす予め決められたレベルで近似的に上記電圧ＶＰＣを保持 するＶＰＣ回路を備える。電力降下回路は、上記ＶＰＣ回路に接続され、上記Ｖ ＰＣ回路内の電力消費を減少させる一方、上記予め決められたレベルで近似的に 上記ＶＰＣ電源レベルを保持する。その結果、上記ＶＰＣ電圧レベルは上記読出 専用メモリの電力降下中であっても信頼性のある供給電圧として利用できる。 上記回路は、上記ＶＰＣ信号の電圧レベルを超える少なくとも１つのしきい値 電圧に対して、動作状態を変化するためのＶＰＣ電圧レベルを追跡する内部制御 電圧を発生するＭＬＣ回路をさらに備える。上記ＭＬＣ回路は、上記ＶＰＣ電圧 レベルを超える１つのＮＦＥＴのしきい値電圧に近似的に等しい電圧レベルでＭ ＬＣ信号を発生し、上記高電圧供給レベルＶＤＤにおける変動を同時に追跡する 。 上記読出専用メモリはＦＥＴデバイスからなり、上記ＶＰＣ回路は上記ＦＥＴ の変化電圧としきい値電圧を追跡して上記読出専用メモリ内の上記ＦＥＴのしき い値電圧に従って上記ＶＰＣ信号を発生する。 上記ＶＰＣ回路は上記高電圧供給信号ＶＤＤにおける増加に応答して上記電圧 プリチャージ信号ＶＰＣを増大させる。上記ＶＰＣ回路は、高い利得を有する定 電流源を備え、過渡的な負荷がそれに接続された時に、上記電圧プリチャージ信 号ＶＰＣの再確立が素早く達成される。 上記ＭＬＣ回路は、電力降下モード中において上記ＭＬＣ回路内の電力使用を 実質的に減少させるためのＭＬＣ電力降下回路をさらに備え、上記ＭＬＣ信号を 、電力降下の前に同一の電圧レベルに近似的に保持する。 本発明はまた、読出専用メモリにおける電圧プリチャージ信号を発生する方法 であって、地電位を超える２つのＮＦＥＴの近似的にしきい値電圧に等しい駆動 電圧信号ＶＲＮを供給するステップとを含む。上記ＶＲＮ制御信号は、上記プリ チャージ電圧信号ＶＰＣを発生する回路に入力され、これにより、上記電圧プリ チャージ信号ＶＰＣは上記読出専用メモリ内の上記ＮＦＥＴしきい値電圧におけ る変化を追跡する。 上記方法は、上記供給電圧ＶＤＤにおける変化を追跡する電流をノードに供給 するステップと、上記ノードから回路に上記電流を入力するステップとを含み、 これによって、ＶＰＣを発生し、上記ノードに供給される上記電流が増加しＶＤ Ｄを追跡するにつれてＶＰＣが増大する。 上記方法は、ＶＰＣを発生する上記回路から上記ノードに負帰還を提供し、Ｖ ＤＤが増加するにつれてＶＰＣにおける増加を制限するステップをさらに含む。 上記電圧プリチャージ信号ＶＰＣはソースフロアによって発生され、上記ソー スフロアによって上記ＶＰＣ信号を発生するステップは、過渡的な負荷が上記Ｖ ＰＣ信号に結合されたときに、上記ソースフロアを用いた過渡的な場合の容量性 にかかわらず、上記ソースフロアに対する上記駆動信号が素早く復元されるよう に、高い利得の定電流源を用いて上記ソースフロアを駆動するステップを含む。 上記方法は、電力降下状態中において、ＶＰＣを発生する上記回路内の電力消 費量を減少させるステップをさらに含み、上記電圧プリチャージ信号を所定の電 力降下レベルに同時に保持する。 上記方法は、上記ＶＰＣ信号と、上記ＲＯＭにおける内部制御信号とに応答し て、ＭＬＣを発生して、上記メモリコア内のビットラインにおける放電電流を追 跡するステップをさらに含む。 上記方法は、上記ＭＬＣ信号を発生して上記電圧プリチャージ信号ＶＰＣを追 跡するステップをさらに含む。 上記方法は、上記ＭＬＣ信号を発生する上記回路内の電力を減少させ、同時に 、上記ＭＬＣ信号を所定の電力降下電圧レベルに保持するステップをさらに含む 。 改良されたＮＭＯＳ入力受信回路 この発明は、入力バッファ回路の改良であり、ＴＴＬ電圧レベルを検出するた めのものである。この改良は、ＴＴＬ電圧レベルを検出する第１のインバータと 、該第１のインバータの出力に結合され、入力を有する第２インバータとからな る。該第２インバータは、ＴＴＬ電圧検出に応答する出力信号のパワーおよび振 幅を増大させる。第２インバータの出力を第１インバータに連結するフィードバ ックパスにより、第１インバータのヒステリシス切替特性を変化させる。第１， 第２インバータに回路が設けられ、第１インバータに結合した切替ノイズからフ ィードバックループを切り離す。これにより、ノイズに対して強く、スピードを 落とすことなく、また、電力の消費の増大を招くことなく、ＴＴＬ検出回路によ りＴＴＬ電圧検出が達成される。 第１，第２インバータは、ＮＭＯＳインバータであり、幅広で長いＦＥＴサイ ズを有し、生産の変形例を最小に止どめるものである。 切替ノイズは、メモリ回路におけるアドレス切替により生じ、該ＴＴＬ検出回 路は、リードオンリメモリの入力アドレスバッファである。 切替ノイズは、少なくとも１つの電界効果トランジスタを介して、入力バッフ ァ回路に結合され、切替ノイズからフィードバックループを孤立させる回路は、 該１つの電界効果トランジスタをフィードバックパスから切り離す回路を有する 。 該フィードバックパスから該１つの電界効果トランジスタを切り離す回路は、 直列接続された第１，第２電界効果トランジスタからなる。第１電界効果トラン ジスタには、第２インバータの第１ステージ出力に接続されたゲートがある。第 ２電界効果トランジスタには、第２インバータの入力に接続されたゲートがある 。該切り離された１つの電界効果トランジスタは、直列接続された第１，第２電 界効果トランジスタの出力に接続されている。 この発明の特徴は、アドレス可能なメモリ回路において、アドレス入力バッフ ァ回路は、アドレス入力バッファの入力がアドレス信号の１つに結合されている 。バッファ回路の出力は、メモリに接続されている。アドレス信号がローレベル からハイレベルに変わったとき、該バッファ回路の入力の閾値電圧を設定する回 路 が設けられている。この閾値電圧は第１所定レベルに設定されている。出力にお けるアドレス信号がハイレベルからローレベルに変わるとき、第２所定レベルの 第２閾値電圧を設定する別の回路が設けられている。第２閾値電圧は第１閾値電 圧より低いので、入力バッファ回路の入力におけるこれら閾値電圧は、ヒステリ シスループにしたがった動作を行い、アドレス入力バッファはノイズを拾いにく い構成となっている。第１，第２閾値電圧を設定する回路および入力からフィー ドバック切替ノイズを実質的に分離する別の回路が設けられている。この切替ノ イズは、リードオンリメモリ内において、アドレス検出が行われた際に発生する 。この結果、アドレス入力バッファにおいて、内部メモリノイズより強い構成と なっている。 フィードバック切替ノイズを分離するステップは、全ての切替ノイズの源を、 分離された電界効果トランジスタに結合されるステップを含む。 ＲＯＭおよびＲＡＭ用の出力ドライバ制御 この発明は、アドレス転換検出回路を有するメモリのデータ出力に接続された 出力ドライバを制御する制御回路である。このメモリはシーケンシャルメモリサ イクルにおいて、スタンバイおよびアクティブメモリモードにおいて動作するも のであって、前回のメモリサイクルにおいて、メモリはスタンバイまたはアクテ ィブモードのいずれで動作していたかを内部記憶する出力イネイブルラッチ回路 と、メモリ内において新たなリードサイクルが始まったかどうかを内部記憶する データラッチ回路を有する。 データラッチ回路は、メモリ内においてアドレス検出が行われればリセットさ れる。論理回路は、メモリリードサイクルを示すデータラッチ回路の出力と、前 回のメモリサイクルはスタンバイモードかアクティブモードかのいずれかを示す 出力イネイブルラッチ回路の出力を合成する。論理回路は、出力イネイブル信号 ＯＥを出力し、この信号ＯＥはメモリの出力ドライバに加えられ、出力ドライバ のフロートを制御する。その結果、古いデータから新しいデータへのスムーズな 転換が得られ、スタンバイモードからアクティブモードへの転換の際におけるシ ステムデータバスのコンテンションが除かれる。 データラッチ回路は、第１リードサイクルのデータアウトプットから第２リー ドサイクルのデータアウトプットへのスムーズな転換を提供することができる回 路を有する。 出力イネイブルラッチ回路は、動作がスタンバイモードからアクティブメモリ モードに変わった時に、古いデータの出力を阻止する回路を有し、パワーの消費 を低減すると共に、出力ドライバによるバスのコンテンションを低減する。 該メモリは内部センスアンプを有する一方、データラッチ回路は、メモリリー ドサイクルにおいて出力ドライバに加えられる出力イネイブル信号を制御するこ とにより出力ドライバをローとする回路を有し、メモリ内における内部センスア ンプの動作にバスノイズの影響が及ばないようにしている。 出力イネイブル信号ＯＥを制御する回路は、遅延したセンスラッチ信号ＳＬＣ Ｈを出力し、センスアンプをアンラッチすることにより生ずる過渡現象が、出力 ドライバがフロートされる前に出力ドライバへ伝搬されないようにする。 この発明はまた、アドレス転換検出回路を有するメモリの出力ドライバのフロ ートを制御する方法についてであり、該方法はメモリ制御回路内に内部メモリを 備え、前回のメモリサイクルにおいてメモリの動作モードを保持するようにする ステップを有する。ここで動作モードはスタンバイモードかアクティブモードの いずれであってもよい。メモリのリードサイクルがいつ開始するか、また、いつ アドレス転換検出回路がアドレス転換を検出するかを内部的に記録するものが設 けられている。メモリ回路の前の動作モードの記憶および現在のメモリリードサ イクルの状態を論理的に組み合わせて、出力イネイブル信号を選択的に生成し、 メモリ回路の出力ドライバをフロートさせる。 出力イネイブル信号ＯＥを選択的に生成する論理的に組み合わせるステップに おいては、内部記憶の内容を組み合わせ、出力イネイブル信号ＯＥを生成し、メ モリ回路の動作モードがスタンバイモードからリードモードに変わった際にメモ リ回路から古いデータが出力されるのを阻止し、電力消費を低減すると共に、バ スのコンテンションを避ける。 論理的に組み合わせるステップは、内部的に記憶された内容を論理的に組み合 わせるステップからなり、第１リードサイクルのデータ出力から第２リードサイ クルのデータ出力へのスムーズな転換を行う。 その方法は、更に、メモリ回路のリードサイクルの最中に出力ドライバをフロ ートさせるために出力イネイブル信号が用いられた後に遅延したセンスラッチ制 御信号を生成するステップを有し、センスアンプのアンラッチにより発生される 過渡現象が出力ドライバに伝搬されるのを阻止するようにしている。 リードサイクル割込のためのダイナミックＲＯＭデザイン この発明は、メモリのリードサイクルをクロックし、アドレスのスキューエラ ーを防止する方法に関する。この方法は、入力アドレス変更を示す第１サンプル アドレス制御信号ＳＭＰＡを受けるステップを有する。サンプルアドレス信号Ｓ ＭＰＡを受けてそれに応答して、一次クロック信号ＳＴＡＲＴが生成される。ク ロック信号ＳＴＡＲＴは所定の保持時間を有する。該クロック信号ＳＴＡＲＴは 充分長い間アクティブ保たられているので、供給電圧、温度、生産過程における 変化を受けたメモリに対し十分なプリチャージ時間が与えられると共に、前回の メモリサイクルにおいてはハイの状態で駆動されていても、メモリにおけるアド レスワードラインに対し十分な放電時間を与え、メモリのプリチャージ位相が開 始できるようにしている。続いて第２サンプルアドレス信号ＳＭＰＡを受信する 。メモリのプリチャージ位相は第２サンプルアドレス信号ＳＭＰＡを受けたにも 拘わらず継続される。これは、サンプルアドレス信号ＳＭＰＡを受けた後の所定 時間ＳＴＡＲＴ信号ハイの状態に設定するからである。この結果、アドレスの スキューエラーは回避される。 ＳＴＡＲＴ信号を生成するステップは、更に、ラッチを設定するステップを有 する。ラッチの設定に応答して二次メモリクロック信号が生成される。トリガー 信号ＴＲＩＧは、メモリ内のデータが読み出し可能な時に生成される。ＳＴＡＲ Ｔ信号は十分長い信号期間を有するので、第２サンプルアドレス信号ＳＭＰＡが 、メモリにおけるデータが読み出し可能な状態にあることを示すＴＲＩＧ信号の 生成期間において受信されたとしても、ラッチはしっかりとラッチされた状態に 維持される。 本発明にかかる方法は、更に、前回のリードサイクルからのメモリからのデー タが出力信号の過渡期間に第２サンプルアドレス信号ＳＭＰＡが受信されれば、 メモリからデータ出力信号をフロートするステップを含む。 該方法は、更に、ＳＴＡＲＴクロック信号の生成に応じて複数の２次メモリク ロック信号を生成するステップを含む。該２次メモリクロック信号は、メモリ内 で用いられ、メモリ内でアドレスされた位置を読み出す準備をするために用いら れる。 ＳＴＡＲＴ信号を生成するステップにおいては、ＳＴＡＲＴ信号はワンショッ トマルチバイブレータにより生成されるステップを含む。ＳＴＡＲＴ信号はメモ リリードサイクルにおいて、早い時期にアドレス割込が発生した時に生成される 。ＳＴＡＲＴ信号はワンショットマルチバイブレータにより再開され、メモリへ の新たなアドレスの入力に関する時以外の２次クロック信号の切替を行うことな く、新たなメモリリードサイクルを再開するために用いられる。 本発明は、更にリードサイクルを有するメモリにおいてクロックを生成する制 御回路の改良に関し、該改良は新たなリードサイクルの開始点においてハイにな るＳＴＡＲＴクロック信号を生成するワンショットマルチバイブレータを有する 。ＰＣＯＫ回路はクロック信号ＰＣＯＫを生成し、ワンショットマルチバイブレ ータのＳＴＡＲＴ信号をローにリセットする。ＰＣＯＫ回路はＳＴＡＲＴクロッ ク信号の所定の信号期間を決定する。この信号期間は十分な長さを持っているの で、メモリのプリチャージ時間を十分にとることができると共に、メモリコアの ワードラインのための放電時間も十分とることができ、メモリコアは前のメモリ サイクルにおいて選択され、ハイで駆動されており、供給電圧、温度、生産過程 に変化を与えている。二次クロック回路はＳＴＡＲＴ信号に応じて複数の第２の クロック信号を生成する。各第２のクロック信号はメモリのプリチャージ位相を 計時するために用いられる。 第２クロック回路は、第２クロック信号の１つを生成するためのラッチ回路を 有する。該ラッチ回路は、ＳＴＡＲＴ信号によりセットされ、メモリ内のデータ を出力する準備ができていることを示すメモリ制御信号ＴＲＩＧによりリセット される。ＳＴＡＲＴ信号の信号期間は、次のサンプルアドレス信号を受けた時に ラッチ回路をセットの状態に十分長い間保持することができるので、次のサンプ ルアドレス信号を受けた時にラッチ回路をリセットするためのＴＲＩＧ信号を同 時に受けたとしても、ＳＴＡＲＴ信号は生成される。 ＲＯＭコード・マスク・プログラマブルＣＭＯＳラッチ この発明は、また、メモリコアの電界効果トランジスタとインタフェスするた めのＣＭＯＳラッチの改良に関する。該ラッチは、一対のＰチャンネル電界効果 トランジスタ（ＰＦＥＴ）を有し、各トランジスタには、ゲート、ソース、ドレ インがある。一方のＰＦＥＴのゲートは、他方のＰＦＥＴのドレインに接続され ている。一方のＰＦＥＴのソースはラッチの出力で用いられる。ＰＦＥＴの対に は、Ｎチャンネル電界効果トランジスタ（ＮＦＥＴ）の対が直列接続されている 。ＮＦＥＴはソース、ゲートおよびドレインを有する。ＮＦＥＴのソースは対応 するＰＦＥＴのドレインに接続され、ＮＦＥＴのゲートは互いに接続され、ラッ チの出力を構成する。コアＦＥＴを構成する一対の電界効果トランジスタが設け られ、コアＦＥＴはメモリにおいて用いられた電界効果トランジスタと実質的に 等しいものである。各コアＦＥＴには、ソース、ゲート、ドレインが設けられ、 コアＦＥＴ内に設定された所定の閾値を有する。ラッチの入力は供給電圧に接続 され、ラッチに電力が供給されれば、高いゲインの出力がラッチの出力から得ら れる。 好ましい実施の形態においては、コアＦＥＴのゲートはそれぞれラッチの入力 に接続され、ラッチにおいて再生性の正帰還が実現され、ラッチが完了した後、 ラッチにおける電力の発散が無視できる程度に低減され、その無視できる程度と はソース−ドレイン漏れ電流であり、それは一方のＮＦＥＴおよび一方のＰＦＥ Ｔを介して流れる。 別の好ましい実施の形態においては、コアＦＥＴのゲートはＮＦＥＴのドレイ ンに接続され、それらは他方のコアＦＥＴに直列接続され、ラッチ内において正 の再生帰還が構成され、ラッチ行為が完了した後は、ラッチ内における電力の発 散が無視できる程度に低くでき、それは、注目のＰＦＥＴとコアＦＥＴが遮断さ れた時、一方のコアＦＥＴ及び一方のＰＦＥＴを介して流れるソース−ドレイン 漏れ電流だけに低減される。 入力は、メモリ内において、ロー電圧供給ＧＶＰＣに接続され、サブ閾値電流 を低減し、供給電圧ＧＶＰＣより約１閾値電圧低い電圧をＮＦＥＴからコアＦＥ Ｔに加えることによりラッチにおいて電力の発散を低減させ、コアＦＥＴを介し て流れるソース−ドレイン電圧を低減させる。 ラッチは更に一対のＰＦＥＴのソースに直列に接続されたチップイネイブル切 替デバイスを有し、スタンバイモードにおいてＰＦＥＴは電源から遮断され、電 力の消費が低減される。 本発明は、更に、メモリ回路において改良されたマスク・プログラマブル・ラ ッチ動作を与える方法に関し、該方法はＣＭＯＳラッチに正の再生性帰還を与え るステップと、メモリコアにおいて用いられたＦＥＴと実質的に同じコアＦＥＴ の一対のＲＯＭを与えるステップを有する。一対のＲＯＭコアＦＥＴは、選択可 能な閾値を持っている。ＲＯＭコアＦＥＴに与えられた条件にしたがい、ＣＭＯ Ｓラッチから所定の出力が生成され、メモリラッチはマスク・プログラマブル出 力を生成し、その出力は大きなゲインを有すると共に、パワーバスの過渡現象に 強く、低い電力消費を有するものである。 メモリ回路は更に電源を有すると共に、スタンバイモード動作期間において、 電源からラッチを遮断するステップを有し、消費電力を低減する。ラッチには低 電圧源に接続される入力があり、更にラッチに正電圧入力を設けることにより、 ラッチに流れるサブ閾値電流を低減することにより、ラッチにおける電力消費を 低くするステップを有する。 所定の出力を生成するステップは、更にラッチが完全にラッチ状態にあるとき オフ状態にされるデバイスによりラッチ内において特定される生成された出力を 有することにより、ラッチ内における電力消費を低減するステップを有し、ラッ チされた後においては、ＦＥＴのソース−ドレインを流れるリーク電流内の電力 消費をないようにした。 本発明のおよびその好ましい実施の形態は、以下の図面により一層明確にされ る。図面において同等な部分は同様な符号が用いられている。 図面の簡単な説明 切替ノイズを制御するための改良された出力ドライバ 図１は、本発明にかかる改良された出力ドライバの回路図。 図２は、図１の出力ドライバーの、信号ＳＬＯＷがハイの状態にあるときのタ イミング図。 図３は、図１の出力ドライバーの信号ＳＬＯＷがローの状態にあるときのタイ ミング図。 出力バッファ切り換えノイズの制御のためのバイアス生成器 図４は、本発明の改良されたバイアス生成回路の回路図。 図５は、図４の回路の動作であって、信号ＳＬＯＷが遅いゲート遅延を示すハ イの状態にあるときのタイミング図。 図６は、図４の回路の動作であって、信号ＳＬＯＷが速いゲート遅延を示すロ ーの状態にあるときのタイミング図。 ＣＭＯＳＲＯＭのためのビットライン制御電圧及びメモリコア供給電圧 図７は、チャージ電圧ＶＰＣを生成する回路の回路図。 図８は、電力が遮断されスタンバイ状態にあるときに保持される内部制御信号 ＭＬＣを生成する回路の回路図。 改良されたＮＭＯＳ入力受信回路 図９は、本発明にかかるＮＭＯＳ入力受信器の回路図。 図１０は、発明の改良の基となった従来例のＮＭＯＳ入力の回路図。 図１１は、Ｘ軸に図９の回路の入力電圧をとる一方、Ｙ軸に第１インバータス テージの出力をとり、回路のヒステリシス動作を示すグラフ。 ＲＯＭ及びＲＡＭのための出力ドライバ制御。 図１２は、制御信号ＯＥＣＮＴＬを生成するイネイブル制御回路の回路図。 図１３は、複数の出力ドライバ制御信号を生成する制御回路ＯＥＣＮＴＬを利 用する出力ドライバ制御回路の回路図。 図１４は、図１２、図１３の回路に基づき、チップイネイブルＣＥリードサイ クルの終わりにおいて、ＮＣＥをハイに変えられる際、及び図１２で示したＯＥ ＣＮＴＬがスタンバイモードにおいて強制的にローに保持されている時の一次及 び二次クロック信号のタイミング図。 図１５は、メモリコアからのデータがラッチされて出力される準備ができてい るとき、及びメモリＴＲＩＧ回路によりＴＲＩＧパルスが生成されるときに、発 生される一次及び二次クロック信号のタイミング図。 リードサイクル割り込みのためのダイナミックＲＯＭデザイン 図１６は、本発明にかかるクロック制御回路の回路図。 図１７は、データ出力信号ＯＵＴと共に、３つの一次クロック及び６つの二次 クロックを含む割り込みなしのリードサイクルのタイミング図。 図１８は、ＰＣＯＫがローにあり、ＳＴＡＲＴがハイにあるときから少し遅れ た時点において割り込みがなされるリードサイクルの動作を示すタイミング図。 図１９は、ＰＣＯＫクロックがハイになってから後において、割り込みが行わ れるリードサイクルのタイミング図。 図２０は、ＰＣＯがローに切り替わった後、割り込みが行われるメモリリード サイクルのタイミング図。 図２１は、ＴＲＩＧ制御信号がハイに変わった後に割り込みが行われるメモリ ーリードサイクルのタイミング図。 図２２は、データ出力信号ＯＵＴが切り替わった後にリードサイクルが割り込 まれた時の動作を示すタイミング図。 ＲＯＭコード・マスク・プログラマブル・ＣＭＯＳラッチ 図２３は、ＲＯＭコード・マスク・プログラマブル・ＮＭＯＳラッチのＮＭＯ Ｓバージョンの従来例の回路図。 図２４は、図２３におけるＮＭＯＳラッチに相当する部分を置き換えるＲＯＭ ・コード・マスク・プログラマブル・ＣＭＯＳラッチの回路図。 図２５は、図２４に示したＣＭＯＳラッチの変形例。 本発明及び種々の実施の形態は以下に詳細に説明する。 好ましい実施例の詳細な説明 スイッチングノイズを制御するための改良された出力ドライバ リードオンリイメモリ回路の出力ドライバの立上りおよび立下りエッジの増大 又は減少レートは、ＣＭＯＳ出力アンプ（ａｍｐｌｉｆｉｅｒ）を、コントロー ル信号ＳＬＯＷによって増大又は減少レートが制御されるゲートコントロール信 号で駆動することにより与えられる。信号ＳＬＯＷは上記ＲＯＭの演算速度に基 づいて生成されるとともに、２値信号であり、第１の状態は通常の演算速度を表 わし、第２の状態はＲＯＭの低演算速度を表わす信号ＳＬＯＷがハイのとき、相 補ゲートドライブ信号がＣＭＯＳアンプに印加されるレートは、第１の即ち通常 のレートで生成される。しかしながら、信号ＳＬＯＷがローのとき、これらゲー トドライブ信号の生成のレートはＣＭＯＳアンプのスイッチング速度に対応して 減少すべく減少される。 電圧プリチャージ信号ＶＰＣは、製造パラメータ、電圧変動および温度変動を 示すプリチャージ電圧の変動がゲートドライブ信号が生成されるレートおよび、 したがってＣＭＯＳアンプのスイッチング速度を直接にもたらすように、レート 制御回路にも印加される。 ＣＭＯＳアンプの立上りおよび立下りの両方のエッジのスイッチングレートは 、対応するゲートドライブ信号を生成するのに使用されるＦＥＴトランジスタの 幅を独立に変化させることにより独立に制御される。 全体が参照番号１０で示される本発明の出力ドライバは第１図に図式的に示さ れている。出力ドライバ１０は、ワイドＰＭＯＳ電界効果トランジスタ（ＦＥＴ ）１２およびワイドＮＭＯＳ ＦＥＴ１４からなり、それらのゲートはＦＥＴ１ ２および１４を駆動するとともに本発明にしたがってそれらのスイッチング速度 を遅くするための回路に接続されている。ＦＥＴ１２と１４の出力１６はチップ 外大容量コンデンサを駆動するのに使用される。一方、ＦＥＴ１２と１４を駆動 するのに使用される論理ゲートのための回路は、ＮＡＮＤゲート１８、インバー タ２０、ＦＥＴ２２〜３０、３８およびＮＡＮＤゲート３２からなる。ＦＥＴ１ ２と１４のスイッチング速度を遅くするのに使用される回路は、ＦＥＴ３４〜３ ６、 インバータ４０およびＦＥＴ１２からなる。 出力ドライバ１０のスイッチングは出力イネーブル信号ＯＥによって制御され る。出力イネーブルＯＥは出力ドライバ回路をイネーブル化する信号である。出 力イネーブルＯＥがハイならば、センスアンプからのデータはチップに転送され るであろう。出力イネーブルＯＥがローならば、出力１６はトライステート化（ ｔｒｉｓｔａｔｅｄ）される。ＯＥがローならば、ＦＥＴ１２の出力ゲートはハ イになり、ＦＥＴ１４の出力ゲートはローとなり、出力１６はトライステート化 される。信号ＯＥがハイならば、ＮＡＮＤゲート１８と３２に対する入力として 設けられたセンスアンプＳＬＱＩ、ＮＳＬＱＩの出力は出力１６に通ることが許 可される。信号ＳＬＱＩとＮＳＬＱＩはｉ番目のビットのためのセンスアンプ回 路の相補的な出力である。 信号ＳＬＯＷはバイアスジェネレータの出力である。ＲＣ回路とゲート遅延回 路の遅延が比較され、その結果はラッチに格納される。ＳＬＯＷはこの比較の結 果である。ＳＬＯＷがローであれば、出力ドライバのスイッチング速度は減少さ れる。ＳＬＯＷがハイであれば、出力ドライバの遅延速度は不変に保持される。 出力ドライバ１０は信号ＳＬＯＷで制御される２つの動作モードを有しており 、インバータ４０とＦＥＴ３４に対する入力として設けられている。信号ＳＬＯ Ｗがハイならば、出力ドライバ１０は通常速度でスイッチングを行う。信号ＳＬ ＯＷがローならば、出力ドライバ１０はより緩速でスイッチングする。 ＦＥＴ１４の２つのスイッチング速度は、ＦＥＴ１２のスイッチング速度と同 様独立に制御される。信号ＳＬＯＷがハイならば、ＰＦＥＴ４２がオンするとと もに、ＦＥＴ１４のスイッチング速度は不変である。信号ＳＬＯＷがローのとき 、ＦＥＴ４２がオフされ、ＦＥＴ１４のスイッチング速度はＦＥＴ２６と２８に よって制御される。ＦＥＴ２６は回路内で単独のときの方がＦＥＴ４２と並列さ れたときの方がより大きい抵抗を与えるので、ＦＥＴ１４スイッチング速度は減 少される。 ＦＥＴ１２のスイッチング速度は、ＦＥＴ２４、３４〜３８によって制御され る。信号ＳＬＯＷがハイのとき、ＦＥＴ３４はオンされ、ＦＥＴ３４と３６を通 る電流路が能動化される。信号ＳＬＯＷがローのとき、ＦＥＴ３４はオフされる 。そして、ＦＥＴ１２のゲートはＦＥＴ２４と３８を通して放電される。その結 果、ＦＥＴ１２のスイッチング速度は減少される。 ７個のＦＥＴ２４〜２８、３４〜３８および４２はＦＥＴ１２と１４のスイッ チング速度を制御する。これら７個のＦＥＴは通常および低速の両方のスイッチ ングおよび出力の立上りおよび立下りエッジについて独立のスイッチング速度制 御を行う。 電圧プリチャージ信号ＶＰＣはＦＥＴ３６と３８のゲートを制御するのに使用 される。ＶＰＣは製造パラメータ、電源電圧変動および温度変動に伴って変化す る。ＶＰＣが変化するにしたがって、ＦＥＴ３６と３８の電導度も対応して変化 する。低速条件ではＶＰＣは約２．３ボルトであり、高速条件では約１．８ボル トである。ＶＰＣ電圧が低下するにしたがってＦＥＴ３６と３８の電導度は低下 する。これに対応して、ＦＥＴ１２のスイッチング速度は低下する。スイッチン グ速度におけるこの低下は、さらに出力ドライバのスイッチングノイズを減少す る。ＦＥＴ３６と３８の電導度を制御するためにＶＰＣを用いることによって出 力ドライバ１０のスイッチング速度は、広範囲の作動条件にわたってより正確に 制御される。 回路の動作は、第２図と第３図のタイミングダイヤグラムに関連してよりよく 示されている。第２図は信号ＳＬＯＷがライン４４で示されるように始終ハイで ある場合の出力ドライバ１０のタイミングダイヤグラムである。出力イネーブル ＯＥがライン４６で示されるようにエッジ４８でハイになったときに、あるスイ ッチング遅延の後、ライン５２で示すように出力の立上りエッジ５０をトリガす る。一方、出力イネーブル信号ＯＥの立下りエッジ５４は、出力信号１６の立下 りエッジ５６をトリガして第２図に示すように、トライステートレベルとする。 第３図は、制御信号ＳＬＯＷが当該時間中ローであるときの第１図の出力ドラ イバの動作を示す。第３図のライン５２の出力１６の立上りエッジ５０を対応す る第２図のライン５２の立上りエッジ５０と比較すると、第３図のタイミングダ イアグラムで示される場合には、立上り時間がよく遅くなっていることが示され ている。同様に、出力の立下りエッジ５６もより緩やかな立下りエッジとなって いる。第２図と第３図のタイミングダイアグラムは、ライン５８の信号ＳＬＱＩ で示されるように、出力ビットがハイである状態を仮定している。しかしながら 、ＳＬＱＩが論理的にローである場合には、第２図および第３図に示されたもの とは逆の出力が対応する結果となる。第２図および第３図には図示されていない が、スイッチング速度は上に述べたように、プリチャージ電圧ＶＰＣのレベルに 依存する。 出力ドライバ１０のスイッチング速度の制御は７個のＦＥＴ即ち２４〜２８、 ３４〜３８および４２の幅を変化することにより達成される。 上述した継続中の出願、現在米国特許第５，２４１，４９７号として発行され た、における出力ドライバ１０のＮＭＯＳ版においては、スイッチング速度は制 御信号ＢＩＡＳによって制御される。ＢＩＡＳの値は通常のスイッチング速度モ ードについて供給電圧ＶＤＤとして設定される。信号ＢＩＡＳは、約２．０ボル トから供給電圧ＶＤＤまでスイッチング速度を低減するために切替えられる。先 に述べた出力ドライバでは、信号ＢＩＡＳは通常および低速スイッチング速度モ ードの両方について同じ経路を有する。信号ＢＩＡＳがＶＰＣのレベルにあると きは、先の出力ドライバはより低速で切替えられるが、どの程度低速であるかは 、いかなる方法でも制御されることのないＶＰＣの電圧によって決定される。こ の意味で、先のＮＭＯＳデザインは、上に述べた改良とは異なり、通常および低 速スイッチング速度モードについてスイッチング速度の独立した制御は行えない 。 同じ７個のトランジスタは、これら７個のトランジスタの選択された幅によっ て制御される立上りおよび立下りエッジの両方の速度を切替える。これらトラン ジスタの幅は、ＲＯＭの最高アクセス時間要求に適合しつつ、供給電圧ＶＤＤお よび接地電位ＶＳＳの両方に関しスイッチングノイズを最小化するよう、本発明 の精神にしたがって最適化される。 本願の改良においては、ＳＬＯＷを生成するバイアスジェネレータと出力ドラ イバ１０は出力ドライブスイッチングノイズを低減するように設計されている。 改良されたＣＭＯＳ設計は、ＳＬＯＷが論理的にローであるときにＶＳＳとＶＤ Ｄ両方のノイズを低減する。これとは対照的に先のＮＭＯＳ設計は出力ドライバ の立下りエッジを制御するのみであり、それゆえＶＳＳに関するノイズを低減す るだけである。ＶＤＤに関するノイズは先のＮＭＯＳ設計では低減できなかった 。 上に述べたように、プリチャージ電圧ＶＰＣは、製造パラメータ、電圧変動お よび温度変動に伴って変化する。上に述べたように、ＶＰＣと出力ドライバ１０ は出力ドライバスイッチング速度を制御する。ＶＰＣは一般的には、より速いＲ ＯＭに対してより低い。より低いＶＰＣは、これらより高速のＲＯＭに対して出 力ドライバのスイッチング速度を低下させるために用いられる。出力ドライバの スイッチング速度の制御を支援するためにＶＰＣを使用することにより、スイッ チング速度はより広範囲の作動条件にわたってより正確に制御されることになる 。 通常および低速のスイッチングモードの両方についての遅延は独立に制御する ことができるので、出力ドライバ１０は、最高アクセス時間の要求が許容しうる だけ多くスイッチング遅延を増大することを可能にし、それによってスイッチン グノイズの低減の最適化を図ることができる。 出力バッファのスイッチングノイズの制御のためのバイアスジェネレータ リードオンリィメモリの出力ドライバのスイッチング速度をバイアスするのに 使用されるバイアス制御信号ＳＬＯＷを生成するための回路は、ＲＣ遅延回路、 ゲート遅延回路、比較器およびラッチの組合せにより与えられる。リードオンリ ィメモリ内のアドレスサイクルの始まりを示すＳＴＡＲＴ信号は、ＲＣ遅延回路 およびゲート遅延回路夫々におけるゲートのプリチャージとリセットを開始する 。ゲート遅延回路を通過したＳＴＡＲＴ信号は、ＲＣ遅延回路にプリチャージさ れた電荷の減衰と比較される。ゲート遅延信号がＲＣ電荷減衰におけるトリガポ イントの前か後かに依存して、ラッチは、制御信号ＳＬＯＷを生成するためにセ ットもしくはリセットされる。制御信号ＳＬＯＷは、ゲート遅延がリードオンリ ィメモリ内のＲＣ減衰より速いことを示す第１論理状態或はゲート遅延がリード オンリィメモリ内で典型的に生じるＲＣ遅延より遅いことを示す相補的な第２の 論理状態にセットされる。 第４図は、先に述べた継続中の出願の第２６図と第３０図に図式的に示した回 路の機能を置換する、改良されたバイアスジェネレータを図示する。第４図に図 示された回路は、電圧、温度もしくは製造誤差等の変動が回路のパフォーマンス 、特に出力バッファスイッチング速度およびしたがってスイッチングによる出力 上のノイズ等に悪影響を与える場合に、これらの変動を補償するための手段を提 供するため、上記各種変動によって惹起される回路速度における相対差を検出す べく企画されている。 第４図の回路の出力は、制御信号ＳＬＯＷであり、その使用の意味は、第１〜 第３図に関連して上に述べている。バイアスジェネレータ回路の出力ＳＬＯＷは 、ＲＣ回路６６と、ラッチ８６内に内蔵されたゲート遅延回路９８における遅延 の比較結果である。ＳＬＯＷは出力ドライバのスイッチング速度が低減されるべ きときにはローである。出力ドライバのスイッチング速度を不変に保持すべきと きには、ＳＬＯＷはハイである。 回路の動作は、出力バッファが接続されたリードオンリィメモリの読取作動の 開始を示す、チップ上で生成される離散制御信号ＳＴＡＲＴによって開始される 。信号ＳＴＡＲＴは各読取サイクルの開始時に与えられる電圧パルスである。信 号ＳＴＡＲＴは第５図と第６図のタイミングダイアグラムに図示されたように、 各読取サイクルの開始時にハイとなり、 読取サイクルの中間でローとなる。信号ＳＴＡＲＴがローとなると、制御信号 はＲＣおよびゲート遅延回路を通過され、比較が行われる。 第４図のバイアスジェネレータ回路は、ＲＣ遅延回路６６、ゲート遅延回路９ ８およびラッチ８６からなる。第５図および第６図のライン１０９で示される信 号ＳＴＡＲＴの立下りエッジ１２２で、ＲＣ回路６６とゲート遅延回路９８によ る遅延が比較される。比較の結果はラッチ８６の状態を決定する。ラッチ８６の 出力ＳＬＯＷは上述した如く、出力ドライバのスイッチング速度を選択的に低下 させるために出力ドライバとの関連において使用される。 ＳＴＡＲＴはＲＯＭの新規の読取サイクルの開始に際してハイとなる。ＳＴＡ ＲＴの立上りエッジ１１０はＲＣ遅延回路６６、とりわけレジスタ６８およびゲ ート遅延回路９８、とりわけインバータ１００と１０４をプリチャージする。イ ンバータ６４内の大容量ＰＭＯＳ ＦＥＴと付加的なＰＭＯＳ ＦＥＴ７８は、 信号ＳＴＡＲＴがハイになったときにＲＣ遅延回路６６を急速にプリチャージす る。インバータ６５とＮＡＮＤゲート１０２はゲート遅延回路９８を急速にリセ ットする。ＲＣ遅延回路６６の出力は、製造変動効果を低減するとともに安定な トリガ点を達成するため長チャネルで設計されたインバータ７６によって増幅さ れる。 ラッチ８６はＮＯＲゲート６０の出力によって能動化される。ＮＯＲゲート６ ０の出力は信号ＳＴＡＲＴがローになるとハイになり、ＲＣ遅延回路６６の出力 がローとなり、かつインバータ７６の出力がハイとなるまでハイに保持される。 ＳＴＡＲＴ信号の立下りエッジ１２２はＲＣ遅延回路６６とゲート遅延回路９８ との間のレース（ｒａｃｅ）を惹起する。インバータ９４と９２の出力はラッチ ８６への入力である。ラッチ８６の状態はＮＯＲゲート６０の出力のノード８０ 上の立下りエッジ１３０によって決定される。ゲート遅延回路９８がＲＣ遅延回 路６６より早ければインバータ９４の出力はローとなり、インバータ９２の出力 はノード８０がハイからローとなるとハイとなる。インバータ９２の出力はノー ド８０が立下りエッジ１３０でハイからローとなる前にはハイであるので、ＦＥ Ｔ８２と８８を通して接地するために、ＦＥＴ８２の出力において信号ＳＬＷの 経路が存在する。それゆえ、ＳＬＷ又はラッチ８６への上側入力はノード８０の 立下りでＳＬＷの接地状態をラッチする前に接地される。これにより、ラッチ８ ６の出力はローとなる。 逆に、ゲート遅延回路９８がＲＣ遅延回路６６より遅ければ、ノード８０が立 下りエッジ１３０でハイからローになった時に、インバータ９４の出力はハイに なり、インバータ９２の出力はローとなる。ノード８０がエッジ１３０でハイか らローになる前にインバータ９２の出力がローであるので、ラッチ８６の上側出 力ＦＳＴから接地に至る電導経路が存在する。かくして、ＦＳＴはノード８０の 立下りエッジがＦＳＴの接地状態をラッチする以前に接地される。ラッチ８６の 下側出力はプルアップされ、信号ＳＬＯＷはハイのまま保持される。 上記回路の作動をより詳細に考察する。ＳＴＡＲＴはＮＯＲゲート６０への入 力として設けられ、信号ＮＳＴＡＲＴを生成するためにインバータ６２によって 反転される。ＮＳＴＡＲＴは第２のインバータ６４によって再度反転され、さら に、一般的に参照番号６６でしめされるＲＣ回路に接続されている。ＲＣ回路６ ６は直列の複数の集積回路レジスタ６８と金属切除および解放選択手段７４によ って選択的にノード７２に接続される、並列接続された複数の集積回路ＦＥＴコ ンデンサ７０を含んでいる。 ノード７２はインバータ６２の出力によってゲートが制御されるプルアップＰ ＦＥＴ７８の出力に並列に接続されているインバータ７６の入力に接続されてい る。インバータ７６の出力はＮＯＲゲート６０の入力に信号ＳＴＡＲＴと一緒に 接続されている。ＮＯＲゲート６０の出力は制御ノード８０である。ＮＦＥＴ８ ２と８４のゲートはノード８０に接続され、それらの出力は全体が参照番号８６ で示されるＣＭＯＳラッチに接続されている。ＣＭＯＳラッチ８６の出力は信号 ＳＬＯＷである。ＦＥＴ８２と８４の入力は選択的に夫々ＦＥＴ８８と９０を介 して接地される。ＦＥＴ８８のゲートはノード９３に接続される一方、ＦＥＴ９ ０のゲートはインバータ９４の出力に接続されている、一方、インバータ９２の 出力はノード９３に接続されるとともに、インバータ９４の入力はインバータ９ ２の入力とともにノード９６に接続される。ノード９６は全体を参照番号９８で 示され、入力として信号ＮＳＴＡＲＴを有するゲート遅延回路の出力である。回 路９８は複数の第１のインバータ１００を有し、その出力はＮＳＴＡＲＴととも にＮＡＮＤゲート１０２に接続される。ＮＡＮＤゲート１０２の出力は複数の第 ２のインバータ１０４に接続され、その出力はノード９６に接続されている。 第４図の演算回路は第５図と第６図のタイミングダイアグラムを参照すること によってより良く理解される。第５図はゲート遅延が遅い場合における第４図の 回路の動作のタイミングダイアグラムである。例えば、ライン１０６中で、アド レスは時刻１０８で新読取サイクルについて有効となる。この事象は、一方、従 来公知の論理回路（図示せず）を用いて信号ＳＴＡＲＴの立上りエッジ１１０を トリガする。一方、信号ＳＴＡＲＴの立上りエッジ１１０は、インバータ６２の 出力において相補信号ＮＳＴＡＲＴの立下りエッジ１１２を生成する。ＮＳＴＡ ＲＴの立下りエッジ１１２は第５図にライン７２’で示すように、ノード７２に 影響を与えるとともに、立上りエッジ１１４と１１６を夫々生成するため、第５ 図にライン９６’で示すようにノード９６に影響を与える。したがって、ライン ７２’はＲＣ遅延を示す一方、ライン９６’はゲート遅延の効果を示す。 第５図のライン９６’で示すノード９６上の立上りエッジ１１６はインバータ ９２の出力であるライン９２’で示す信号の立下りエッジ１１８を惹起する。１ 回のゲート遅延の後、立上りエッジ１２０が第５図にライン９４’で示すように 、インバータ９４の出力において生成される。 ライン１０９で示すＳＴＡＲＴ信号の立下りエッジ１２２はライン１１１上の ＮＳＴＡＲＴの１ゲート遅延後立上りエッジ１２４をトリガするとともに、ＲＣ 回路６６のプリチャージ条件によって決定されるように、ＳＴＡＲＴがローとな った後、第５図にライン８０’で示すように、ノード８０において信号の立上り エッジ１２６をトリガーする。 この時点でＮＳＴＡＲＴがハイであるので、ＦＥＴ７８はオフされ、インバー タ７６への入力はノード７２とともにフロート状態となる。インバータ６４の出 力は現在ローであり、ノード７２は、７２’で示すＲＣ遅延スロープ１２８で図 示するように金属選択手段７４によって設定されるＲＣ時定数にしたがってイン バータ６４への放電を開始する。このことは、インバータ７６に対するトリガー 点に達すると、ライン８０’で示すように、立下りエッジ１３０においてノード ８０を立下げる。 ところで、回路９８内で生ずるゲート遅延は、第５図の場合、チップが遅いゲ ート伝播特性であることを想定しているため、回路９８を介してＮＳＴＡＲＴの 立上りエッジ１２４に伝播してライン９６’上に示すようにノード９８で立下り １３２を生成する。１回のゲート遅延の後、立下りエッジ１３２はライン９６’ と９２’とで夫々示すように立上りエッジ１３４を生成する。しかしながら、ノ ード８０がエッジ１２６と１３０の間でハイである間、インバータ９２の出力が ローになると、ＳＬＯＷが遅いゲート遅延のために以前にハイであったとの仮定 のもとに、１３８に図示される如く、ハイである信号ＳＬＯＷを保持するラッチ ８６の入力ＦＳＴにゼロが接続される。ノード８０がローになった後、ＦＥＴ８ ２と８４の接続の遮断、ノード９６上の信号の立下りエッジ１３２はラッチ８６ に送信されず、信号ＳＬＯＷをハイのままとする。 早いゲート遅延がある場合に及んで、対応する事象と要素が同様の参照番号で 示す第６図のタイミングダイアグラムは、ライン９６’上より少ないゲート遅延 と、より早期の、即ちライン８０’で示すノード８０のエッジ１２６と１３０の 間の時間間隔内において生成される立下りエッジとを示している。この場合、Ｎ ＳＴＡＲＴ信号はノード８０でのＲＣ減衰が立下りエッジ１３０をトリガーする 時間に先立って、ゲート遅延回路９８を介して伝播される。信号ＳＬＯＷは、Ｓ ＴＡＲＴの立下りエッジ１２２によって立上りエッジ１４０と一緒にオンされて おり、第６図のライン１３８に図示されている立下りエッジ１４２に関してノー ド９２で先行する立上りエッジ１３４によってローに逆駆動される。立上りエッ ジ１３４はラッチ８６の入力に論理ゼロ信号を入力する際にＦＥＴ８８を駆動す る。 ＣＭＯＳ ＲＯＭのためのメモリコア供給電圧とビットライン制御電圧 メモリプリチャージ電圧ＶＰＣは、測定値に応じて、トラックが高供給電圧Ｖ ＤＤにおいて変化し、この供給電圧は、プリチャージ電圧を下げる方向に作用す る変動負荷に無関係にプリチャージ電圧を保持するとともに、プリチャージジェ ネレータがパワーダウン条件の間実質的にオフされていることに拘らずプリチャ ージ電圧を動作レベルに保持する。プリチャージ電圧ＶＰＣは、ＲＯＭコア内の ビットラインに接続された小プルアップ電流ＦＥＴを駆動するのに使用される内 部制御電圧ＭＬＣを生成する回路に対する制御入力信号として用いられる。内部 制御信号ＭＬＣは、メモリコア内のあるビットラインに放電電流をトラックし、 ＶＰＣをトラックし、さらにＭＬＣ電流がパワーダウン条件の間実質的にオフさ れているときでも動作電圧レベルに保持されるように、生成される。 第７図のダイアグラムは電圧プリチャージ信号ＶＰＣを生成するための回路１ ４４を示している。ＶＰＣはソースフォロアＦＥＴ１４６の出力であり、該ＦＥ Ｔは、読込みサイクル後にメモリコアをプリチャージするのに必要な大電流を供 給するための極めて広いチャネルを有する。ＦＥＴ１４６のチャネル長は集積回 路内において熱電子の生成を減少させるために用いられる最小値よりも長い。Ｖ ＰＣの電圧レベルはノード１４８で生成される電圧ＶＲＮより僅かに高い約２． ３ボルトであり、ＶＲＮはＲＯＭ内で使用されるＮＦＥＴ差動アンプ電流源のた めの内部参照電圧である。電圧ＶＲＮはＦＥＴ１５０と１５２を横切るドレイン −ソース電圧低下によって決まる通り、ＮＦＥＴしきい値電圧の約２倍である。 ＦＥＴ１５０と１５２は、ドレイン−ソース電圧低下がしきい値電圧より僅かだ け高くなるように、広いチャネル幅と低いドレイン電流を有する。この手段によ って、ＶＲＮとＶＰＣ電圧レベルは、製造プロセスの変化、温度変動その他の変 動の結果としてＮＦＥＴしきい値電圧に生ずる変化を追従する。 回路１４４は、ＲＯＭ回路のための高供給電圧ＶＤＤが変化するのに伴ってＶ ＰＣが明らかに変動しないように設計されている。しかし、ＶＤＤの増加に伴っ たＶＰＣの僅かな増加は、ＲＯＭ内において使用されるＣＭＯＳセンスアンプの 挙動を改善することができる。ＰＦＥＴ１５４〜１６２はこの目的のために使用 される。読込みサイクルの間、チップイネーブル信号の反転論理信号ＮＣＥはロ ーであり、この信号はノード１６４を供給電圧ＶＤＤに向けて駆動すべくＮＦＥ Ｔ１５６をオンする。ＮＣＥは、ローであるとき、ＶＤＤ動作のための回路を切 替える。ＮＣＥはハイであるとき、ＲＯＭの大部分が、パワーの低下状態となる 。 ノード１６６に接続されたＦＥＴ１５８のゲート及びドレイン端子でもって、 ＦＥＴ１５６と１５８はノード１６６に電流を供給する。ＶＤＤが増大するにし たがって、電流は増加する。電流はＦＥＴ１６８〜１７２を介して流れ、これに よってノード１６６と１４８の電圧（ＶＲＮ）を増加する。ノード１６６への電 流量はＦＥＴ１６０と１６２の手段によって調整されうる。第７図のダイアグラ ムにおいて、ＦＥＴ１６０のソースとドレインは短絡されていることに注目され たい。金属ショート１７４を切断することにより、ノード１６６への電流はＦＥ Ｔ１６０によって減少される。金属ショート１７６を製作することにより、電流 を増加させることができる。付加的な電流は、ＦＥＴ１６２を介してノード１６ ２に流れ、これによってノードの電圧を増大させる。 ノード１６６の電圧の何んらかの増大はノード１７８の電圧ＧＶＰＣとＶＰＣ における僅かな増大をもたらす。ノード１６６の電圧が増大すると、ノード１８ ０と１８２の電圧は、夫々ＦＥＴ１８４と１８６によって低下するように駆動さ れる。このことは、一方、ＦＥＴ１８８と１９０に対する駆動電圧を夫々低下さ せる。ノード１７８の電圧ＧＶＰＣはその後立上る。しかしながら、ＦＥＴ１８ ６と１９２はノード１７８、ＧＶＰＣからノード１８０と１８２への負帰還を与 え、ＧＶＰＣの電圧レベルの変化が制限される。ノード１７８のＧＶＰＣ電圧の 増大は、ＦＥＴ１４６によるＶＰＣの増大をもたらす。 低供給電圧源ＶＰＣの負荷は、ダイナミックＲＯＭにとって本質的に変化しや すい。負荷に対する突然の増大は、ＶＰＣを僅かに低下させ、一方、ＦＥＴ１４ ６のドレインされたゲート容量のために、ＧＶＰＣにおける僅かな低下を惹起す る。ＦＥＴ１９６，１９０，１９８及び１８８からなるインバータはＧＶＰＣを 比較的高速に先のレベルに戻す。ＧＶＰＣにおける一時的な低下はＦＥＴ１９２ と１９４に対する駆動電圧を低下させる。ノード１８０と１８２の電圧は、それ ゆえ、ＦＥＴ１８８と１９０に対するより低い駆動電圧を与えるように低下され る。ＦＥＴ１８８と１９０のドレイン電流の低下は、ＦＥＴ１９６と１９８がＧ ＶＰＣをより高速に生のレベルに駆動することを可能にする。 一方、ＦＥＴ１９０と１９６、他方ＦＥＴ１９８と１８８からなるインバータ について高ゲインと低電力損失を与えるため、参照電圧ＶＲＰがＦＥＴ１９６と １９８のゲートに接続される。ＶＲＰはＲＯＭ全体に使用されるＰＦＥＴ電流源 に対する内部参照電圧である。それは、上述した信号ＶＲＮに対するＣＭＯＳ相 補信号である。定電流源負荷として機能するＦＥＴ１９６と１９８によって、高 いゲインが達成される。 内部制御電圧ＶＲＰはＦＥＴ２００〜２０４によって生成される。ＶＲＰのレ ベルは高供給電圧ＶＤＤより低いＰＦＥＴしきい値の２倍より僅かに高い。ＮＦ ＥＴ２０４はＰＦＥＴ２００と２０２を介して流れるきわめて少ないドレイン電 流を有する。この手段によって、ＰＦＥＴ２００と２０２を横切るソース−ドレ イン電圧低下は、単一のＰＦＥＴのしきい値電圧より僅かだけ大きい。 本発明のいま一つの特徴は、スタンバイ動作の間プリチャージ電圧ＶＰＣを保 持するため低電流回路に対する電力を維持しつつ、最大電流を引く回路をパワー ダウンさせる能力である。第７図はＮＣＥで制御されるＦＥＴ１５６，２０６， ２０８を含む。ＮＣＥがスタンバイ動作のためハイに切替わると、ＦＥＴ１５６ 〜１６２，２０６，２０８，１９４，１８４，１９８及び１８８はパワーダウン される。しかしながら、ＦＥＴ１５４はノード１６６の電圧を維持するために、 極小の電流を供給するとともに、インバータ１９６，１９０はスタンバイ動作の 間ＶＰＣを維持するために信号ＧＶＰＣを維持する。大チャネルＦＥＴ２１０は 、ＶＰＣに現れる高速変化のノイズ電圧を極小化するためバイパスコンデンサと して機能するように使用することができる。 ここに説明した第７図の電圧プリチャージ回路は、第８図に図式的に示した最 小洩れ電流発生回路２１２に向けられている。回路２１２は、ＶＰＣより大きい ＮＦＥＴしきい値電圧より僅かに大きいレベルで制御信号ＭＬＣを生成する。Ｎ ＦＥＴのゲートに接続されると、ＭＬＣは負のノイズ電圧および接地への洩れ電 流を克服するためにビットラインについて制御された小プルアップ電流を与える 。以下に記述するように、ＭＬＣ回路は、変動する動作条件のためにＶＰＣ電圧 レベルに追従する。ＭＬＣが接続されるプルアップＦＥＴによって供給される電 流は、（１）それがビットラインを放電するメモリコアからの電流のごく一部で ある、及び（２）それが上記ごく一部をほぼ一定に維持するように動作プロセス 変化に伴って追従しなければならないといったように制御される。制御は選択さ れたメモリコアＦＥＴが低いしきい値電圧でプログラムされている場合、ビット ラインが適当に放電することを可能にするようになされる必要がある。メモリコ アからの電流が動作およびプロセス変化に伴って相当に変化しうるので、制御が 必要とされる。 動作およびプロセス変化に伴った追従を達成するため、もしくはＲＯＭのメモ リコアからの電流に伴って追従するため、３個の直列接続のＦＥＴ２１２〜２１ ６は一方ＮＦＥＴ２１８〜２２０とも直列に接続されており、ＲＯＭコア内に典 型的に生ずる電流経路をエミュレートする。ＦＥＴ２１２〜２１６のゲートは、 各々、高電圧源ＶＤＤに、ＲＯＭコア内のカップリングに対すると同様に接続さ れている。これら直列された５個のＦＥＴ２１２〜２２０を通す電流は、メモリ コア電流に追従する。 ＰＦＥＴ２２２と２２４は、ＦＥＴ２１８内を流れる電流がＦＥＴ２２４で反 射されるとともにＦＥＴ２２６と２２８を通して流れる電流ミラー回路を形成す る。ＦＥＴ２２２の幅は、ＦＥＴ２２４で反射された電流がＦＥＴ２２２を通し て流れる電流の約１０％となるように、ＦＥＴ２２４の電流の約１０倍である。 ＰＦＥＴ２３０は、ＦＥＴ２２４と並列に接続されており、同じチャネル寸法諸 元を有する。ＰＦＥＴ２２４と２３０の両方によって反射された総電流は、した がって、ＰＦＥＴ２２２を通して流れる電流の約２０％である。ＰＦＥＴ２３２ 〜２３６はＰＦＥＴ２２２とも並列に接続されており、したがって、ＦＥＴ２１ ８からＦＥＴ２２６と２２８へ反射される電流量を減少させる。電流ミラー回路 に接続されたＰＦＥＴ２３２〜２３６，２２２，２２４および２３０でもって、 ＦＥＴ２２６と２２８を通して流れる反射電流は、ＦＥＴ２１８を通して流れる 電流の約１３％である。 処理されたシリコンウエハについて、反射された電流の比を経験的に調整する ために、ＰＦＥＴ２３０〜２４０は、各々、ドレイン端子およびノード２２４も しくはノード２４６と信号ＭＬＣに接続された金属切断／短絡オプションを備え る。これは最適な電流比が経験的に設定することができる手段を与える。 回路２１２は、ノード２４６においてその入力ノード２４８においてＶＰＣに 追従するように出力信号を生成する。ＦＥＴ２２８はＶＰＣに接続されるソース 端子とＭＬＣに接続されるゲートを有する。ＰＦＥＴ２２４と２３０内の反射さ れた電流はＦＥＴ２２６と２２８を通して流れる。これはＦＥＴ２２８のしきい 値電圧より僅かに大きいＶＰＣより高い信号ＭＬＣを生成する。ＶＰＣ電圧が低 下すると、ＦＥＴ２２６と２２８は当然にＭＬＣを低下させる。ＶＰＣが増加す ると、ＰＦＥＴ２２４と２３０はＭＬＣをより高くする。金属切断／短絡オプシ ョン２５０は、ＦＥＴ２５２，２５４および２２６のためのこの回路レイアウト を も含む。ＦＥＴ２５２又は２５４に対応してソース−ドレイン短絡２５０を切断 又は開くことにより、ＭＬＣ電圧は僅かに減少させることができる。 第７図の信号ＶＰＣ，ＦＥＴ１４６のための出力ドライバは電流をソースする ことができるがいかなる電流を低下させることができないＮＦＥＴソースホロア である。そこで、ＶＰＣはＦＥＴ２２８からの電流を低下させることができない 。それゆえ、ＦＥＴ２５６は、ＮＦＥＴ２２８の電流より大きい接地電流でＶＰ Ｃを負荷するために設けられている。これは、ＶＰＣから接地へのネット負荷電 流を与える。ＰＦＥＴ２５８内の反射された電流はＮＦＥＴ２６０と２５６によ り２回反射され２倍とされる。結果として、ＦＥＴ２５６を通る電流はメモリコ ア電流にも追従する。 本発明のいま一つの特徴は、スタンバイ動作の間ＭＬＣ電圧を保持しつつ回路 をパワーダウンする能力である。ＮＣＥは第８図のダイアグラムにおけるノード ２６２への入力であり、ＦＥＴ２６４と２６６を制御するために用いられる。Ｆ ＥＴ２６４と２６６からなるインバータの出力は、ノード信号２６８ＣＥＤＥＬ である。ＮＣＥがスタンバイモードのためにハイに切替えられると、ノードＣＥ ＤＥＬは、ＦＥＴ２２０をオフするＦＥＴ２２６によってローに駆動される。Ｆ ＥＴ２１８，２１２，２１４および２１６を通して流れる電流は、ここでＦＥＴ ２７０によって制限される。ＦＥＴ２７０はそのゲートに接続される参照電圧Ｖ ＲＮを有し、かつ長くて狭いチャネルを有する。これらの理由により、ＦＥＴ２ ７０を通るドレイン電流はきわめて少ない。ＰＦＥＴ２５８，２２４および２３ ０の電流はＦＥＴ２１８を通して流れる電流より少ないので、ＭＬＣ回路は、ス タンバイモードにおいては、きわめて少量の供給電流を有する。しかしながら、 ＦＥＴ２２４と２３０は、スタンバイの間ＭＬＣ電圧を保持するため少量の電流 を供給する。 発生されたＭＬＣ電圧はＶＰＣを越えるＮＦＥＴしきい値電圧より僅かに大き い。ＶＰＣの平均電圧は、毎秒当りのメモリリードサイクル数における変化に起 因して変化する。このことは、その電圧レベルへの影響を有するＶＰＣ回路上の 平均負荷変動に結果する。ＭＬＣはこれらの変化を追従し、小さい制御されたプ ルアップ素子に対するゲートドライブとして、ＲＯＭ内の全体回路に渡ってそれ が使用されうるよう、所望のしきい値量だけ僅かに大きく維持される。 改善されたＮＭＯＳ入力レシーバ回路 全体が参照番号２７２で示される、ＮＭＯＳ入力レシーバが図示されている第 ９図の図式ダイアグラムに話を転ずる。 レシーバ２７２は、例えば、アドレスビットＡＩを受信する入力２７４を有す る。レシーバ２７２は、一方、出力に関連する４つの信号、即ちノード２７６の 出力信号Ｑ、ノード２７８上の相補信号ＮＱおよびノード２８０と２８２の内部 出力関連信号ＳとＲを有する。以下に説明するように、ＳとＱ，ＲとＮＱは大部 分等価である。 ハイのＴＴＬレベルがノード２７４に入力されると、ＱはＶＣＣ−ＶＴＨとな り、ここでＶＣＣは供給電圧、ＶＴＨはＮＭＯＳしきい値である。ローのＴＴＬ レベルが入力２７４において検出されると、Ｑ出力２７６の電圧は接地電圧ＶＳ Ｓになる。点線内の回路２８４は、同時継続中の出願で米国特許５,２４１,４９ ７号として発行されたものとの関係において記述した入力レシーバ内に用いられ た回路の同じ部分と同一である。 本出願において開示される改善された入力レシーバは２つの主要な改善を有す る。１つの改善点は、製造絡みの変動を最小化するため広く長いＦＥＴサイズの 採用である。 第２の改善は、入力レシーバスイッチングレベルを制御するための孤立フィー ドバック信号Ｓの採用である。フィードバック信号Ｓは、ノード２７４の反転入 力ＡＩによって２回生成される。このことがどのようにして達成されるかは、第 １０図に示す如きＲＯＭノイズに的を絞った先のデザインを第９図に示すものと 比較することによってより容易に理解される。 いずれの場合においても、第１インバータ２８８はＴＴＬ電圧レベルを検出し 、第２インバータ２８１は出力信号の振幅と駆動を増大させる。第２インバータ ２８１の出力はノイズの第１インバータへのフィードバックを避けるため、第１ インバータ２８８にフィードバックされる。第１０図に示されるとともに米国特 許 ５,２４１,４９７号に記述された回路では、ノード２８０のＳとノード２８２の ＲとがＦＥＴ２８７に接続される。このことは、トランジスタ２８７がノード２ ８０のＳを通じての第１インバータ２８８へのフィードバックによってレベルの 切替えを行うことを可能にする。 アドレス検出を誤ってトリガーするノイズフィードバックの切替えは、第９図 の回路においては、ノード２９１と出力ＲをＦＥＴ２８５と２８３のゲートに接 続することによって第２インバータ２８１からの出力を実際の分割することによ り回避される。したがって、ＦＥＴ２８７を通したいかなるスイッチングノイズ も、ノード２８０を通してのインバータ２８８のフィードバック経路から良好に 分離される。 第９図の入力レシーバの動作を考える。ＴＴＬ低レベル電圧は０乃至０.８ボ ルトの範囲である。一方、高レベル電圧はＶＣＣ〜約２.４ボルトの範囲である 。ＴＴＬローレベルがノード２７４で検出されると、出力２７６のＱは接地レベ ルとなる。ＴＴＬハイレベルが検出されると、出力ＱはＶＣＣ−ＶＴＨとなる。 ローレベル電圧検出では、ノード２７４におけるＴＴＬ入力はハイからローとな る。ノード２８６は第１インバータ２８８のロー電圧は第１１図の曲線３０２で 示すように、結果として、約０.２ボルトだけ立上げられる。 ノード２７４に対する入力は論理ハイレベルになったとき、ノード２８６はハ イからローとなり、ノード２８０のＳはローからハイとなる。ノード２８０は、 スイッチオンされ、第１１図に曲線３００で示すように、反転された２８８のス イッチングレベルを約０．２ボルト低下させるＦＥＴ２９０にフィードバックさ れる。入力レシーバのスイッチングレベルの低下および増大は、入力レシーバ２ ７２のヒステリシスである。回路のヒステリシス挙動は、本来の目的であるノー ド２７４のノイズ免疫性を改善する。 インバータ２８８のＦＥＴとＦＥＴ２９０〜２９８は、入力レシーバのスイッ チングレベルにおける製造並びに後に生ずる変動を最小化するため長くかつ広い チャネル幅を持つように設計され、製造される。入力レシーバスイッチング電圧 は、全ての条件について０.８と２.４ボルトの間になければならない。スイッチ ングレベル変動とヒステリシスは、この狭い電圧ウインドウ内に常に存在しなけ ればならない。後の変動の製造が低減されるならば、ヒステリシス特性は向上さ れる。向上されたヒステリシス特性はより良好なノイズ免疫性を与える。 ＲＯＭとＲＡＭ素子についての出力ドライバ制御 本発明の制御回路は、複数のクロック信号と論理ゲートと２つのラッチ回路を 採用する。クロック信号はメモリ設計に組込まれたアドレス遷移検出（ＡＴＤ） 回路内において使用される。これらのＡＴＤ回路およびクロック信号は、ＡＴＤ 回路を採用したメモリのためのドライバ出力のフロート制御タイミングを改善す るのに使用される。 ＲＯＭもしくはＲＡＭがスタンバイから実際の動作モードに切替えられると、 メモリの出力ドライバは、ＯＥＰＡＤ（入力パット上の出力イネーブル）として 表される入力制御信号が、メモリリードサイクルの最初の部分の間出力ドライバ をフローティングさせなければ、旧いデータを出力することができる。旧いデー タの出力は、システムノイズとパワー損失を増大させる。リードサイクルの始め から新データが出力準備できるまで、ドライバの出力をフローティングさせるた め、入力信号ＯＥＰＡＤのタイミングを制御することは、多くの先行技術応用及 び回路設計における実際の代替物ではない。 ＲＯＭ又はＲＡＭのリードサイクルが完了し、第２のリードサイクルが開始さ れると、出力ドライバは、第２メモリリードサイクルの最初の部分で第１サイク ルデータを出力する。出力データが第１サイクルデータ出力から第２サイクルデ ータ出力に円滑に移行しないならずシステムノイズとパワー損失は増大する。出 力ドライバを第１出力データリードサイクルから第２出力データリードサイクル へと円滑に切替えることにより、システムノイズとパワー損失は減少される。旧 データから新データへの円滑な移行を与えるため、入力信号ＯＥＰＡＤのタイミ ングを制御することは、再び、多くの応用において実際的でない。本発明は内部 タイミングを与えることによって、この問題を解決している。 本発明の回路は、ＲＯＭ又はＲＡＭがスタンバイから実際の動作モードに切替 えられたときに、出力イネーブル信号ＯＥを生成するために使用される出力ドラ イバフロート制御のための設計を考慮することによってまず理解される。出力イ ネーブルＯＥは、以下において詳細に記述される第１３図の回路によって生成さ れる内部信号である。ＯＥがハイのとき、データ出力はイネーブルとなる。ＯＥ がローであるとき、出力ドライバはディスエーブルかフロートとされる。 次に、本発明は、ＲＡＭ又はＲＯＭリードサイクルがいま１つのリードサイク ルに追随されると、出力イネーブル信号ＯＥを生成するために用いられる回路に 向けられている。最初に、メモリスタンバイから実際のリードサイクルへの移行 を考える。ＲＯＭ又はＲＡＭは、チップイネーブル入力ＣＥが内部信号をハイに するために使用されるときに、スタンバイモードにある。ＣＥとＮＣＥは、従来 的にはメモリチップ内において生成されるか、メモリ回路に対し、従来のオフチ ップ制御信号として与えられる。ＮＣＥはチップイネーブルＣＥの論理反転であ る。ＮＣＥがローであるとき、回路は動作のためＶＤＤに接続される。ＮＣＥが ハイであるとき、メモリの大部分はパワーダウンされる。 図１２において、ＮＣＥがＮＯＲゲート３１２の入力に付与される際ににハイ である時、ＮＯＲゲート３１２の出力ＥＮＡＢＬＥＯＥはローに強制されるだろ う。ＮＯＲゲート３１２の他方の入力は信号ＳＴＡＲＴである。ＳＴＡＲＴは、 新しい読取りサイクルの始めはローであり、新しいサイクルを開始するようにハ イに切換わると共に、従来の手段によってメモリ回路内に発生される。ＳＴＡＲ Ｔは、新サイクル開始の条件又は状態にリセットする必要のあるメモリ内の全て の回路に分配される。 ゲート３１２の出力がローである時、ＥＮＡＢＬＥＯＥが入力されるＮＡＮＤ ゲート３１４と後続のインバータ３１６とによって、図１２の回路の出力である イネーブル制御ＯＥＣＮＴＬがローに強制される。ＯＥＣＮＴＬは、待機モード 中はローに留まる。チップイネーブル信号ＮＣＥがアクティブメモリサイクルを 開始するようにローに切換わる時、図１３に記された論理回路によって発生され る制御信号ＮＲＥＳＴが次にハイに切換わり、ゲート３１８と３１２がイネーブ ルＯＥをハイに設定する。イネーブルＯＥがハイである時、図１２のノード３２ ０において付与される入力制御信号ＯＥＰＡＤは、ゲート３１４と３１６とコン プレックスゲート３２２の出力である論理信号ＯＥ１２によって、出力信号ＯＥ ＣＮＴＬを制御できる。以下に、ゲート３２２に入力する回路を図２４を参照し てより詳細に説明する。 ゲート３１２への入力としてＳＴＡＲＴ信号を使用することは任意である。も し信号ＳＴＡＲＴが使用されると、ＥＮＡＢＬＥＯＥは、ＮＲＥＳＴがハイに切 換わる時にハイに設定されないが、信号ＳＴＡＲＴがローに切換わるまで遅延さ れる。図１３の略図において、ゲート３２４の高レベル入力におけるＮＣＥの印 加は、出力が信号ＪＤであるラッチをローにリセットし、ゲート３２６は、ラッ チの相補出力ＮＪＤをハイに切換える。ゲート３２４と３２６は、メモリが待機 モードにある限りＮＪＤをハイに保持するラッチを備える。このように、ＪＤラ ッチは、最後のメモリサイクルの状態のメモリである。 ゲート３２８は、入力として、ＮＪＤと図１２の回路からのＯＥＣＮＴＬを有 する。ＯＥＣＮＴＬは待機モード中はローに保持されるので、ゲート３２８とイ ンバータ３３０は、待機モード中に出力ドライバをフローティングする出力イネ ーブル信号ＯＥをローに駆動する。 ＮＣＥをローに駆動するようにチップイネーブル入力が切換えられる時、信号 ＳＴＡＲＴはハイに切換わって読取りサイクルを開始する。図１３のインバータ ３２２の出力はＳＴＡＲＴによってローに駆動される。ゲート３２４はＪＤをハ イに設定し、ゲート３２４と３３４の出力は、ゲート３２６を介して、ＮＪＤを ローにリセットする。ＮＪＤがローである限り、ＮＪＤはゲート３２８の出力を ハイに強制し、次に、ゲート３２８の出力は、インバータ３３０を介して出力イ ネーブル信号ＯＥをローに駆動する。ＮＪＤがローである限り、出力イネーブル ０Ｅは、ローに保持されるので、出力制御信号ＯＥＣＮＴＬの変化に応答しない 。信号ＴＲＩＧがハイに切換わる結果、ゲート３３４と３２６がＮＪＤをハイに 設定するまで、ＮＪＤはローに留まる。ＮＪＤがハイになる時、ＯＥＣＮＴＬは 、次に、ゲート３２８と読取りサイクルの残りのためのインバータ３３０を介し て、出力イネーブル信号ＯＥの論理レベルを決定し得る。 ＴＲＩＧは、コアからのデータがいつラッチングされるかを検出する、メモリ 内の従来の制御回路からの制御信号である。ＴＲＩＧ回路（不図示）は、図１３ に入力として示されているＴＲＩＧと呼ばれる出力を有する。ＴＲＩＧは、読取 りサイクルの始めはローであるが、ハイに切換わって、（１）データとセンス増 幅器をラッチングすると共に、（２）出力イネーブル信号によって出力ドライバ がデータを出力することを可能にするように、図１３の回路を使用可能にする。 ＴＲＩＧは、読取りサイクルの終わりの近くでプリチャージクロックによって再 びローに切換えられる。 ＮＲＥＳＴは、図１３に示す回路によって発生される信号である。ＮＲＥＳＴ はインバータ３３６から出力され、インバータ３３６は、次に、インバータ３３ ８とＮＡＮＤゲート３４０から引出されている。ＮＡＮＤゲート３４０への入力 は信号ＮＪＤとインバータ３４２の出力である。出力インバータ３４２は、図１ ３で発生される制御信号である信号センスラッチＳＬＣＨである。ＳＬＣＨは、 プリチャージとセンシングの間はローであるが、センス増幅器ノードＳＬＱとＮ ＳＬＱ上の電圧レベルによって決まるデータをラッチングするように、ハイに切 換えられる。ＳＬＣＨは次のメモリサイクルの始めまでハイに留まる。インバー タ３４２への入力はＮＯＲゲート３４４から引出されており、ＮＯＲゲート３４ ４の入力は、ＴＲＩＧ、ＮＣＥとインバータ３３８の出力である低プリチャージ 制御信号ＳＬＰＤである。 メモリがアクティブモードであって、アクティブ読取りサイクルに入っている 時のデータ制御推移をここで取上げる。チップイネーブルＣＥが内部ＮＣＥ信号 をローに切換えるように使用されている時、ＲＯＭ又はＲＡＭはアクティブモー ドである。再び図１２において、ＮＣＥがローである時、ラッチ３１２、３１８ の出力ＥＮＡＢＬＥＯＥは、前の読取りの終わりにＮＲＥＳＴによってハイに設 定されているので、ハイに留まる。ＥＮＡＢＬＥＯＥがハイである時、ノード３ ２０における入力制御信号ＯＥＰＡＤは、インバータ３１６からの出力ＯＥＣＮ ＴＬを制御し得る。例えば、ＯＥＰＡＤは、ＮＡＮＤゲート３２２の出力ＯＥ１ ２をハイにさせる。次に、ゲート３１４と３１６は、第２読取りサイクルの始め にＯＥＣＮＴＬをハイに駆動する。 第２読取りサイクルの始めにおいて、図１３のＪＤラッチ３２４、３２６のＮ ＪＤ出力はハイである。それは、第１読取りサイクルの終わり近くにＴＲＩＧに よってハイに切換えられた。ＮＪＤとＯＥＣＮＴＬの両方がハイになって、図１ ３の回路は、ゲート３２８と３３０を介して、出力イネーブルＯＥをハイに維持 する。第２読取りサイクルの始めに出力イネーブルＯＥをハイにして、メモリは 、まだ第１読取りサイクルからデータを出力する。ＳＴＡＲＴが第２読取りサイ クルを開始するようにハイに切換わる時、それは、インバータ３３２、コンプレ ックスゲート３２４、ＮＡＮＤゲート３３４とＮＡＮＤゲート３２６の作用によ って、ＪＤラッチ３２４、３２６をハイに設定すると共に、ＮＪＤをローに設定 する。ＮＪＤがローに切換わる時、図１３の回路は、ＮＡＮＤゲート３２８とイ ンバータ３３０を介してＯＥをローに切換えることによって出力ドライバをフロ ーティングすると共に、ＮＡＮＤゲート３４０、インバータ３３８、ＮＯＲゲー ト３４４とインバータ３４２の作用によってＳＬＣＨをローに切換えることを遅 延 させる。ＳＬＣＨがローである時、それは、不図示の従来の手法でセンス増幅器 をアンラッチングする。出力イネーブルＯＥのタイミングとセンスラッチＳＬＣ Ｈにより、センス増幅器をアンラッチングすることに起因するトランジェントが 、出力ドライバが使用禁止又はフローティングされる前に出力ドライバに伝搬し ないことが確実となる。 要約すれば、ＮＣＥが２サイクル以上ローである時、読取りサイクル中の出力 イネーブルＯＥのタイミングはＯＥＰＡＤと図１３の回路内のＪＤＬＡＴＣＨに よって制御される。図１２の回路中のイネーブルＯＥは、これらの読取りサイク ルの間ハイに設定されたままであるので、出力イネーブルタイミングに影響しな い。 出力ドライバ制御回路の回路構造を図１２と図１３の略図に関して上述したが 、待機から読取りサイクルへの推移とアクティブから読取りサイクルへの推移の 両方における出力ドライバフロート制御タイミングを考慮する。 最初に、待機から読取りサイクルへの出力イネーブルタイミングにおいて、読 取りサイクルの終わりに内部ＮＣＥをハイに切換えるようにチップイネーブルを 使用する時、図１２に示したようなＯＥＣＮＴＬは、ローに強制されると共に、 待機モードの間ローに留まる。特に、図１４のタイミングチャートを参照された い。線３４６上に示す信号ＮＣＥのローからハイへの推移は、線３４８上に示す 信号ＯＥＣＮＴＬがローに切換わることに帰着する。次に、線３５０上に示され た出力イネーブル信号ＯＥが、図１３に関して説明した回路によってローに駆動 される。出力イネーブルＯＥは、待機中、出力ドライバをフローティングするよ うにローに留まる。 クロック信号ＰＣＯＫとＯＷＤＮの両方がハイに切換わった時、ＳＴＡＲＴは ローでサイクルするだろう。プリチャージクロックＯＫのＰＣＯＫとオールドワ ードラインディスチャージのＯＷＤＮは、メモリ回路に従来発生されるクロック 制御信号である。もしＳＴＡＲＴが新しい読取りサイクルの始めにハイであると 、それは、ＰＣＯＫとＯＷＤＮの両方がハイに切換わるまでハイに留まる。ＰＣ ＯＫは、コアプリチャージの間ローであり、次に、コアプリチャージが完了した 時 にハイに切換わる。もしクロック信号ＯＷＤＮがハイであると、ＰＣＯＫのハイ レベルはクロック信号ＰＣＯをゼロに切換える。もしＰＣＯＫがメモリサイクル の開始時にハイであると、それは、サンプルアドレス信号ＳＭＰＡがハイに切換 わる時に非常に迅速にゼロに切換わる。ＯＷＤＮは、オールドワードラインディ スチャージの間ローであり、次に、ハイに切換わる。もしＰＣＯＫがハイである と、そのハイレベルがプリチャージクロックＰＣＯＷをゼロに切換える。もしＯ ＷＤＮがメモリサイクルの開始時にハイであると、それは、アドレスサンプル回 路ＳＭＰＡがハイに切換わる時にゼロに切換わる。次に、ＳＭＰＡは、サンプル アドレスを表すメモリ制御信号である。ＳＭＰＡは、メモリサイクルの始めに、 どんなメモリ入力アドレス変化にも応じてハイに切換わる。ＳＭＰＡはアドレス 入力をラッチングするのに十分な長さだけハイであり、次に、それはローに切換 えられる。ＳＭＰＡは、又、メモリサイクルを開始するのに使用される。それは 、上記したように、ＰＣＯＫとＯＷＤＮをゼロに切換えるのに使用される。 チップイネーブル入力が、図１４の線３４６上のエッジ３５２で示すように内 部ＮＣＥ信号が、読取りサイクルを開始するように、ローに切換わることに帰着 する時、サンプルアドレス信号ＳＭＰＡのパルスが線３５４で示すように発生さ れる。次に、ＳＭＰＡパルスは、線３５６で示すように、ＳＴＡＲＴ信号がハイ に切換わることに帰着する。ハイであるＳＴＡＲＴ信号は、線３５８で示すよう にＮＪＤをローに切換えさせる。ＮＪＤがローである時、出力イネーブル信号Ｏ Ｅは図１３の回路においてローに保持され、又、出力ドライバは、図１３のＮＡ ＮＤゲート３２８への入力であるＯＥＣＮＴＬの値から独立したフローティング 状態に留まる。 メモリコアからのデータが出力へのラッチングの作動可能である時、ＴＲＩＧ パルスが、図１４のタイミングチャートの線３６０で示すように、メモリＴＲＩ Ｇ回路によって発生される。ＴＲＩＧパルスは、ＮＪＤがハイに切換わることに 帰着し、次に、線３５０で示すように、出力イネーブル信号ＯＥがハイに切換わ る。出力イネーブルＯＥがハイに切換わる時、出力ドライバは使用可能となって 、新しいデータを出力する。図１４のタイミングチャートは、フローティングか ら 出力ドライブへの出力ドライバの滑らかな推移を図示している。これは、図１４ のタイミングチャートにおいて、線３６２上のＱＩＰ、線３６４上のＱＩＮ及び 線３６６上のＯＵＴのための線３５０上の出力イネーブルの波形によって示され ている。ＱＩＰは出力ドライバの大型ＰＥＦＴに印加される信号であり、又、Ｑ ＩＮは出力ドライバの大型ＮＦＥＴに印加される信号である。信号ＯＵＴは出力 ドライバからの出力データ信号である。ＱＩＰがハイでＱＩＮがローとなって、 出力ドライバ中のＰＦＥＴとＮＦＥＴの両方がオフにされと共に、図１４ではた またま高くフローティングしている出力ＯＵＴがフローティングする。 ＱＩＰは、ＰＦＥＴをオフに維持すると共にパワー散逸を最小化するように、 全サイクルに対してハイに留まることを注目されたい。出力イネーブルがエッジ ３６８でハイに切換わる時、ＱＩＮは高論理値ＶＤＤに比較的遅く立上って、Ｎ ＦＥＴをオンにし、従って、これらの信号の各々に対する線３６４と３６６で示 すように、信号ＯＵＴを接地に比較的遅く駆動する。データ出力信号の比較的遅 い立下り時間は接地バスノイズを最小化する。 ここで、図１５のタイミングチャートの読取りサイクルから読取りサイクルへ の推移に示されるようなフロートタイミング制御の作用を考慮する。入力アドレ スがメモリに変化する時、図１５の線３７０に示すように、サンプルアドレス回 路がＳＭＰＡパルスを発生することに帰着する。ＳＭＰＡパルスは、クロック信 号ＰＣＯＫが線３７２で示すようにローになることに帰着する。ローであるＰＣ ＯＫは、次に、ＳＴＡＲＴ信号を線３７４で示すようにハイにさせる。ＳＴＡＲ Ｔがハイに切換わる時、ＮＪＤが線３７６で示すようにローになるように、図１ ３の回路のＪＤラッチがハイに設定される。ＮＪＤがローに切換わる時、出力イ ネーブルＯＥを線３７８で示すようにローに切換えることによって前のサイクル からのデータを駆動していた出力ドライバを図１３の回路がフローティングする 。前述したように、センスラッチが、次に、ゲート３４０、インバータ３３８、 ゲート３４４とインバータ３４２を介した遅延の後にローに切換えられる。セン スラッチＳＬＣＨがローになる時、それはセンス増幅器をアンラッチングするだ ろう。センスラッチＳＬＣＨの前の出力イネーブルの切換により、センス増幅器 を アンラッチングすることに起因するトランジェントが、ドライバが使用禁止また はフローティングされる前に出力ドライバに伝搬しないことが確実になる。第１ 読取りサイクルから第２読取りサイクルへのデータ出力の滑らかな推移を提供す るよう注意が必要である。 メモリコアからのデータがラッチング及び出力の作動可能である時、図１５の 線３８０上の信号ＴＲＩＧがメモリＴＲＩＧ回路によって発生される。ＴＲＩＧ パルスは、ＮＪＤをハイに切換えさせ、続いて、出力イネーブルが線３７８で示 すようにハイに切換わる。出力イネーブルがハイに切換わる時、夫々、線３８２ と３８４上のＰＦＥＴ及びＮＦＥＴゲート信号で再び示されるように、且つ、線 ３８６上の出力ドライバからのデータ出力信号において、出力ドライバが使用可 能となると共に、新しいデータが出力される。 読取りサイクル割込み用のダイナミックＲＯＭ設計 現在市販されているメモリは、典型的に２０乃至３０個のクロック信号を使用 する。通常、クロック信号の内の４個は、アドレススキューエラーを解消するた めに残りの２次クロックを出力するように他の論理ゲートを制御すると共にラッ チングするキー又は１次クロックである。図示の実施形態において、４個の１次 クロックは、サンプルアドレスＳＭＰＡ、プリチャージオーケークロック信号Ｐ ＣＯＫ、オールドワードラインディスチャージＯＷＤＮとＳＴＡＲＴである。図 １６の略図は、どのようにこれらの信号がＳＴＡＲＴと関連すると共にそれらが 、アドレススキューエラーを避けるためにどのように発生されるかを示す。 しかしながら、メモリ内のクロック信号の各々によって果たされる機能を最初 に考慮する。ＳＭＰＡクロックは、メモリサイクルの始めにおいてどんなメモリ 入力アドレス又はチップイネーブルの変化にも応じてハイに切換わる。ＳＭＰＡ は、アドレス入力をラッチングするのに十分な長さだけハイであり、次に、それ はローに切換えられる。ＳＭＰＡは、又、メモリ読取りサイクルを開始するのに 使用される。これは、ＳＭＰＡインパルスがハイである時にＰＣＯＫ及びＯＷＤ Ｎクロック信号をゼロに駆動することによってなされる。 ＰＣＯＫクロック信号は、メモリ内に含まれるＰＣＯＫ回路から出力される。 ＰＣＯＫ回路は、例えば、ワンショット又はシングルショットマルチバイブレー タとして実施される。ＳＭＰＡパルスがハイに切換わる時、ＰＣＯＫは非常に迅 速にローに駆動される。内部遅延回路が、ＰＣＯＫが固定時間遅れの間ハイに切 換わることを防止する。ここで象徴的にＴＰＣＯＫＬとして指定される固定時間 遅れは、メモリコア用の適当なプリチャージ時間を付与するために、ＰＣＯＫに よって発生される。次に、ＰＣＯＫは、コアプリチャージが適当である時にハイ に切換わる。 固定時間遅れＴＰＣＯＫＬは、供給電圧の変化、温度又は製造法の変動と共に 大幅に変動する。これらの変化又は補償は、メモリコア用の適当なプリチャージ 時間を提供するのに必要である。もしＰＣＯＫがローで、第２のＳＭＰＡパルス がＴＰＣＯＫＬよりも少ない時間発生すると、内部遅延回路はＳＭＰＡクロック 信号によって迅速にリセットされる。ＰＣＯＫの高推移は、ここで、第２のＳＭ ＰＡパルスの後の時間ＴＰＣＯＫＬまで延長される。 要約すれば、ＰＣＯＫクロック回路は、ＳＭＰＡによって迅速にローにリセッ トされる出力ＰＣＯＫを有するワンショットマルチバイブレータである。最後の ＳＭＰＡパルスから時間ＴＰＣＯＫＬの後、ＰＣＯＫはハイに切換わる。 ＯＷＤＮクロックは、図１６に示すＯＷＤＮ回路からの出力信号である。再び 、図示の実施形態において、ＯＷＤＮ回路は遅延ワンショットマルチバイブレー タである。ＯＷＤＮは、ハイに切換わるＳＭＰＡパルスによって非常に迅速にロ ーに駆動される。内部遅延回路は、再び、ＯＷＤＮが固定遅れ時間の間ハイに切 換わることを防止する。ＯＷＤＮの遅れ時間は、ＴＯＷＤＮと定義されると共に 、前のメモリ読取りサイクル中に選択され且つハイに駆動されたメモリコア内の ワードライン用の適当なディスチャージ時間を提供するために、ＯＷＤＮ回路に よって決定される。新しく選択されたワードラインだけが、メモリコアを検出す る時のエラーを生じること無くハイであり得る。ＯＷＤＮは、次に、最後のＳＭ ＰＡパルスの後測定した時間ＴＯＷＤＮＬの後にハイに切換わる。再び、固定時 間遅れＴＯＷＤＮＬは、供給電圧の変化、温度及び製造法の変動と共に変動する 。典型的に、これらの変動と遅れ時間は、ＴＰＣＯＫＬの変化が対応するパラメ ータ に対して発生するよりも少ない。 もしＯＷＤＮクロック信号がローで、更に、もし第２のＳＭＰＡパルスが時間 遅れＴＯＷＤＮＬよりも短い時間発生すると、内部遅延回路は迅速にリセットさ れる。ＯＷＤＮの高推移は、ここで、第２のＳＭＰＡパルスの後の時間ＴＯＷＤ ＮＬまで延長される。 要約すれば、ＯＷＤＮ回路は、ＳＭＰＡによって迅速にローにリセットされる 出力ＯＷＤＮを有するワンショットマルチバイブレータである。最後のＳＭＰＡ から時間ＴＯＷＤＮＬの後、ＯＷＤＮクロック信号はハイに設定される。 図１６に概略示されたＳＴＡＲＴ回路を注目する。図１６のＳＴＡＲＴ回路の 出力は、インバータ３８８から出力されるクロック制御信号ＮＳＴＡＲＴＲ、イ ンバータ３９０から出力されるＳＴＡＲＴとインバータ３９２から出力されるＮ ＳＴＡＲＴＬである。インバータ３８８、３９２と３９０は、夫々、出力信号Ｎ ＳＴＡＲＴＲ、ＮＳＴＡＲＴＬとＳＴＡＲＴによって表される高ファンアウト出 力とキャパシタンスを駆動するのに使用する広いＰＦＥＴとＮＦＥＴを有する。 これらの出力の各々は、チップのレイアウトの異なる領域に経路指定される。Ｓ ＴＡＲＴはチップの中央を制御し、ＮＳＴＡＲＴＬは左側を制御し、又、ＮＳＴ ＡＲＴＲは右側を制御する。ＮＳＴＡＲＴＬとＮＳＴＡＲＴＲは両方共、ＳＴＡ ＲＴの論理否定である。 クロック信号ＰＣＯＫとＯＷＤＮはＮＡＮＤゲート３９４への入力として付与 される。もしこれらの入力のどちらかがローであるならば、ＳＴＡＲＴは、ゲー ト３９４とインバータ３９６、３９８、４００と３９０の作用により、ハイに切 換えられるだろう。ＳＴＡＲＴがハイに切換わる時、ＳＴＡＲＴ、ＮＳＴＡＲＴ ＬとＮＳＴＡＲＴＲに接続された全ての回路は、リセットされて読取りサイクル を開始する。ＳＴＡＲＴは、読取りサイクルのメモリコアプリチャージフェーズ においてハイに切換わる。 ＰＣＯＫとＯＷＤＮの両方がハイに切換わる時、ＳＴＡＲＴはローに駆動され る。これは、メモリコア検出である読取りサイクルの第２フェーズを開始する。 ＳＴＡＲＴは、メモリ読取りサイクルの残りの間ローに留まる。 ここで、メモリ又は図示の実施形態において、読取りサイクル割込みを有する 読出し専用メモリの作用を考慮する。その作用を、以下に８個の部分に説明する 。第１の部分は、非割込み読取りサイクルにおける１次クロックといくつかの２ 次クロックのタイミングである。残りの５個の部分は、割込みアドレス変化を有 するこれらのクロックのタイミングを示す。割込みのタイミングは漸進的に遅れ て、そのシーケンスは図１７乃至図２２のタイミングチャートに示される。以下 に述べるタイミングチャートは、新しい読取りサイクルを新しい読取りサイクル における回路故障無しに開始するように、ダイナミックＲＯＭのいくつかが１次 クロックにいかに応答するかを説明する。 最初に、非割込み読取りサイクルを考慮する。図１７は、データ出力信号ＯＵ Ｔと共に、３個の１次クロックと６個の２次クロックを示す。１次クロックＳＭ ＰＡは線４０２上に表され、又、１次クロックであるＳＴＡＲＴとＰＣＯＫは線 ４０４と線４１３上に表されている。２次クロック信号は、線４０６上に表され たＮＪＤ、線４０８上に表された出力イネーブルＯＥ、線４１０上に表されたセ ンスラッチＳＬＣＨ、線４１２上に表されたリセット信号ＮＲＥＳＴ、線４１４ 上に表されたプリチャージクロックＰＣＯと線４１６上のトリガ信号ＴＲＩＧで ある。データ出力信号ＯＵＴは線４１８上に表されている。これらの信号の各々 とそれらの機能は上述した。 図１７は、ＳＭＰＡパルスがＰＣＯＫクロックを非常に迅速にローに駆動する ことを表す。ＰＣＯＫは、線４１３で表すように時間遅れＴＰＣＯＫＬの間ロー に留まる。ＰＣＯＫクロックは、図１６の略図に示す手段によってゲート３９０ からのＳＴＡＲＴ信号の発生を制御する。手短に言えば、ＰＣＯＫは、出力がＮ ＯＲゲート４２２の入力に接続されたＡＮＤゲート４２０への入力として付与さ れる。ＮＯＲ４２２は、次に、制御信号ＳＭＰＡであるインバータ４２６に出力 が接続されたＮＡＮＤゲート４２４に入力される。制御信号ＳＭＰＡは、次に、 参照数字４３０で一般に示される遅延回路のインバータ４２８へ入力され、イン バータ４３２における遅延回路の出力はクロック信号ＯＷＤＮである。次に、Ｏ ＷＤＮは、作用を上述したＮＡＮＤゲート３９４にフィードバックされて、ＳＴ ＡＲＴの発生に帰着する。 ローに切換わるＳＴＡＲＴは、プリチャージクロックＰＣＯがローに切換わる ことに帰着して、メモリコア検出を許容する。ＰＣＯは、次に、図１７に不図示 の他の２次クロックを制御してコア検出を許容する。メモリコアからのデータが 出力のラッチングを作動可能である時、線４１６で示す制御信号ＴＲＩＧはエッ ジ４３４でハイに切換わり、又、ＯＵＴは図１７の図解においてハイからローに 切換わる。 線４０４で示すようにＳＴＡＲＴがハイに切換わって読取りメモリサイクルの 始めに戻ると、図１７は、１次クロックＳＴＡＲＴによって制御される２次クロ ックの別のシーケンスを示す。２次クロックＮＪＤはローに切換えられる。その 結果、ＯＥとＳＬＣＨはローに切換わる一方、ＮＲＥＳＴはハイに切換わる。２ 次クロックＮＪＤ、ＯＥ、ＳＬＣＨとＮＲＥＳＴは読取りメモリサイクルにおい て後でローに切換わるＳＴＡＲＴによって影響されない。何故なら、ＮＪＤは図 １３に示すＪＤラッチ回路からの出力であるからである。 前述したように、ＪＤラッチ回路は図１７で示すようにＴＲＩＧによってリセ ットされ、ＮＪＤはハイに切換わる。次に、ＯＥとＳＬＣＨはハイに切換わり、 ＮＲＥＳＴはローに切換わる。読取りサイクルの終わりの時のクロックの論理レ ベルは読取りサイクルの始めの時と全て同じであることに注目すべきである。 ここで、図１８に示すようにＰＣＯＫがローでありＳＴＡＲＴがハイである時 に幾分後で割込みを受ける読取りサイクルの作用を考慮する。図１７と同じ番号 の波形と比べて、図１８で異なる波形を有する線のみの番号が付け変えられてい る。図１８は、ＰＣＯＫ又はＯＷＤＮがローであると共にＳＴＡＲＴがハイであ る場合に割込みが生じる時にクロックがどのように応答するかを示す。図１８の 線４３６は第１ＳＭＰＡパルスと第２ＳＭＰＡパルス４４０を示す。パルス４４ ０は遅延回路とＰＣＯＫ回路をゼロにリセットする。これにより、線４４２で示 すように、ＰＣＯＫの立上りエッジは時間ＴＰＣＯＫＬだけ第２ＳＭＰＡパルス ４４０を過ぎて延長されている。線４０６で表された２次クロックＮＪＤは第２ ＳＭＰＡパルス４４０によって決して影響されないことを注目すべきである。何 故なら、それは、第１ＳＴＡＲＴパルスによってハイに設定されたＪＤラッチ回 路の出力として付与されるからである。図１８の線４０６を図１７の線４０６と 比較されたい。 ここでメモリサイクルは再開始され、メモリ読取りの残りは、割込みの無い図 １７のタイミングチャートに関して説明したものと全く同様である。本発明にお いて注目すべき特徴は、ＳＭＰＡ回路とＳＴＡＲＴ回路の間に干渉するワンショ ットＰＣＯＫ回路（不図示）の使用である。ＰＣＯＫ回路は、メモリ内の殆どの クロックに全く影響を与えずに読取りメモリサイクルのプリチャージフェーズを 継続することによってサイクルを再開始する簡単な手段を提供する。新しいアド レス入力に関するクロックだけが影響される。 ここで、図１９のタイミングチャートで示すようにＰＣＯＫクロックがハイに なった直後の時間に割込みを受ける読取りサイクルを考慮する。線４４６で示す ＳＭＰＡ信号は、第１ＳＭＰＡパルス４４８と第２ＳＭＰＡパルス４５０が、線 ４５２で示すＰＣＯＫクロックがハイに切換わる直後に発生することを示す。第 ２ＳＭＰＡパルス４５０は、線４５２のエッジ４５４で示すように、ＰＣＯＫク ロックを迅速にローに駆動し、又、ＳＴＡＲＴは、線４５８のエッジ４５６で示 すようにＰＣＯがローに切換わることを防止するために、所定時間内にハイに切 換わる。 線４０６で表されるＮＪＤは第２ＳＭＰＡパルス４５０によって再び影響され なかったことを注目すべきである。何故なら、それは、第１ＳＴＡＲＴパルスに よって設定されたＪＤラッチから出力されたからである。再び、読取りメモリサ イクルの残りは、割込みの発生しなかった図１７のタイミングにしめされたのと 全く同様であるから、変化の無い線の各々は同じ数字で参照されている。 ここで、ＰＣＯが図２０に示すようにローに切換わる直後のより後で割込みを 受けるメモリ読取りサイクルを考慮する。線４６０で示されるＳＭＰＡ制御信号 は、ＰＣＯが線４６６で示すようにローに切換わった後に第１ＳＭＰＡパルス４ ６２と第２ＳＭＰＡパルス４６４が現れることを示す。第２ＳＭＰＡパルス４６ ４は、線４７０のエッジ４６８で示すように迅速にローに駆動すると共に、線４ ７２に示すようにＳＴＡＲＴをハイに駆動する。ＰＣＯは、エッジ４７４で表す ようにローからハイに切換わる。再び、ＮＪＤは第２ＳＭＰＡパルス４６４によ って影響されなかったことに注目すべきである。何故なら、それは第１ｓｔａｒ ｔパルスによって設定されるＪＤラッチの出力として付与されるからである。再 び、読取りサイクルの残りは、割込みの発生しなかった図１７に示すタイミング チャートと全く同様である。 ここで、ＴＲＩＧ制御信号が図２１のタイミングチャートで表されるようにハ イに切換わる直後のより後で割込みを受けるメモリ読取りサイクルを考慮する。 線４８２で示すＴＲＩＧ制御信号がパルス４８４で示すようにアクティブである 時間中に現れる第２ＳＭＰＡパルス４８０が、線４７６で示すように、第１ＳＭ ＰＡパルス４７８に続く。線４８６で示すＰＣＯＫは、エッジ４８８で示すよう に、第２ＳＭＰＡパルス４８０によって迅速にローに駆動される。線４９２で示 すようにエッジ４９０でＰＣＯをローに駆動する線４８８のＳＴＡＲＴがローに 切換わる。更に、ＴＲＩＧは、ＰＣＯがハイに切換わるのと大体同じ時にハイに 切換わるプリチャージクロックによってエッジ４８４においてローに切換えられ る。 しかしながら、線４９４の場合、ＮＪＤは第２ＳＭＰＡパルス４８０によって 影響されることに注目すべきことである。図２１において、ＪＤラッチは線４８ ２に示す第１ＴＲＩＧパルスによってリセットされた。図示の実施形態において 、このリセットはＮＪＤの線４９４上の狭い正パルス４９６に帰着する。ＴＲＩ ＧがＳＴＡＲＴスイッチ時間後の比較的短い時間ハイに留まり、又、ＴＲＩＧが 同時にＪＤラッチをリセットしようとしていたとしても、ＳＴＡＴは、図１３の ＪＤラッチを設定して、ＮＪＤをローにする。 この種の割込みに対するアドレスキューエラーを避けるために、本発明は、確 実にＪＤラッチがＳＴＡＲＴによって設定されてＴＲＩＧによってリセットされ ないように、２個の設計特徴を採用する。第１に、もし入力ＴＲＩＧとＳＴＡＲ Ｔの両方が同時にハイであると、ＪＤラッチが設定されるように設計されている 点である。第２に、ＳＴＡＲＴはＴＲＩＧがハイに保持されるよりも長い時間ハ イに保持される点である。これは、ＳＴＡＲＴが後で線４８８上のエッジ４９８ でローに切換わる後にＪＤラッチが設定されたままであることを確実にする。Ｓ ＴＡＲＴがハイである時間の長さは、ワンショットＰＣＯＫＯ又はＯＷＤＮ回路 によって制御されて、線４８６上の時間間隔５００で表すように、夫々、時間間 隔ＴＰＣＯＫＬ又はＴＯＷＤＮＬと定義される。これらの２個の手段によって、 本発明は、ＮＪＤが正常に新しいサイクルを開始するように迅速にローに切換え られることを確実にする。 対応するパルスが他の２次クロックに現れる。例えば、スパイク５０２が線５ ０４に示すように出力イネーブルに現れ、ＳＬＣＨが線５０８に示すようにパル ス５０６で瞬間的にハイになり、又、ＮＲＥＳＴは線５１２で示すように負のス パイク５１０を有する。しかしながら、線４８８に示す立下りエッジ４９８と第 ２ＳＴＡＲＴパルス５１４の後、読取りサイクルは、割込みが発生しなかった図 １７に関して説明したのと全く同様に正常に続く。 ここで、読取りサイクルが後で丁度データ出力信号ＯＵＴが切換わる際に割込 みを受ける時何が起こるかを考慮する。図２２は、線５１４上に第１ＳＭＰＡパ ルス５１６と後続の大分後のＳＭＰＡパルス５１８を示すタイミングチャートで あり、ＳＭＰＡパルス５１８は、線５２０で示すデータ出力信号がエッジ５２２ で図示するように丁度切換わる際に現れる。図２２の線５２２で表すように、そ の結果、出力ドライバがフローティングされると共に、新しい読取りサイクルが 開始される。線５２４上の２次クロックＯＥが新しいサイクルにおいてエッジ５ ２６でローに切換わる時、出力ドライバは非常に迅速にフローティングされる。 ＯＥクロックのタイミングは図１２及び図１３に示す回路の説明に関連して説明 される。 要約すれば、改良されたメモリのクロックスキームが１次ＳＴＡＲＴクロック を発生する。ハイである時のＳＴＡＲＴの比較的長いパルス時間はラッチを設定 するのに付与される。このパルス時間はＰＣＯＫ又はＯＷＤＮワンショット回路 によって制御される。第２の特徴は、ＰＣＯＫ又はＯＷＤＮクロックがローであ る一方、アドレス割込みが読取りサイクルの初期に発生する時、これらのワンシ ョ ット回路は、メモリ内の殆どの２次クロックに影響せずにサイクルのプリチャー ジフェーズを継続するこどによって、サイクルを再開始する簡単な手段を提供す ることである。新しいアドレス入力に関連するクロックだけが初期の割込みに影 響される。これは、より少ないパワー散逸とより低いバスノイズに帰着する。 ＲＯＭコードマスクプログラマブルＣＭＯＳラッチ 図２４は、本発明により得られたＣＭＯＳラッチを表す略図である。ラッチは ＰＦＥＴ５５４と５５６及びＮＦＥＴ５５８と５６０から成る。ゲートＦＥＴ５ ５８と５６０は供給電圧ＧＶＰＣに接続されている。この手段によって、ノード ５６２と５６４はＧＶＰＣよりも１閾値電圧だけ低い約２．３ボルトに設定され る。これは、ＦＥＴ５５８と５６０に並列に接続されたコアＦＥＴ５６６と５６ ８が比較的低いソースードレン間破壊電圧を有するから必要である。コアＦＥＴ ５６６と５６８はメモリコアに使用されるＦＥＴのコピーである。 コアＦＥＴ５６６と５６８をプログラムする時、ＦＥＴの一方が、それが、Ｇ ＶＰＣを対応するコアＦＥＴに接続する時にオンにならないように、その閾値電 圧をＧＶＰＣを越える値に増加するようにインプラントされる。他方のコアＦＥ Ｔは、その閾値電圧がＧＶＰＣよりも低い値であるようにより少ないインプラン トを備える。より低い閾値電圧を用いて、より少なくインプラントされたコアＦ ＥＴは、そのゲートに接続されたＧＶＰＣでオンになる。 図２４に示すように対称ラッチを形成するために、ＰＦＥＴ５５４と５５６が 、夫々、ＦＥＴ５５８と５６０に並列接続される。図２５は、図２５の実施形態 のラッチではコアＦＥＴ５６６と５６８のゲートが、夫々、ノード５６４と５６ ２に交差接続されているのが図２５と図２４のラッチの間の唯一の相違点である ラッチの別の又は好ましい実施形態を示す。 ここで、図２４に示すＣＭＯＳラッチの作用を考慮する。コアＦＥＴ５６６が 電圧レベルＧＶＰＣより低いインプラントされた閾値電圧を有し、且つ、コアＦ ＥＴ５６８がＧＶＰＣよりも高いインプラントされた閾値電圧有すると仮定する 。パワーダウンモードにおいて、ＶＤＤとＧＶＰＣは０ボルトである。更に、ノ ード５７０、５７２、５６２と５６４が、又、０ボルトであると仮定する。 チップがパワーアップされる時、ＶＤＤは遅く立上り、ＧＶＰＣはＶＤＤより も遅く立上る。ＶＤＤが立上るにつれて、ノード５７０と５７２は等速度で立上 りを開始する。ＧＶＰＣがコアＦＥＴ５６６の閾値レベル電圧まで引上げられる 時、ノード５６２はＦＥＴ５６６によって接地に向けて下方に駆動を開始するだ ろう。コアＦＥＴ５６８はＧＶＰＣよりも高いインプラントされた閾値電圧を有 するから、ノード５６４はまだフローティングしている。ＧＶＰＣが立上りを続 けるにつれて、ＦＥＴ５５８は、オンになって、コアＦＥＴ５６６を介してノー ド５７０を接地に向けて駆動を開始する。ＶＤＤが更に立上るにつれて、ノード ５７０は接地に向けた駆動を続け、ＰＦＥＴ５５６は、オンになってノード５７ ２をＶＤＤに向けて駆動する。ＶＤＤに向けて立上るノード５７２は、次に、Ｐ ＦＥＴ５５４をオフにする。ＰＦＥＴ５５４がオフになると、ノード５７０はコ アＦＥＴ５６６を介して接地に向けてより容易に駆動される。ノード５７０と５ ７２のこの再生作用は、ラッチング機能に対する高ゲインを提供する確実なフィ ードバックである。ＶＤＤがその指定電圧レベルまで立上る時までに、ラッチン グは完了して、ノード５７０は確実に接地まで駆動され、又、ノード５７２はＶ ＤＤまで駆動される。 ラッチングが完了した後、ＣＭＯＳラッチによってＶＣＣから引出される唯一 の供給電流は、この例において仮定した条件に対して、ＰＦＥＴ５５４とコアＦ ＥＴ５６８のソースードレン間漏れ電流である。ＰＦＥＴ５５４のゲートーソー ス間電圧がゼロであることにより、ＰＦＥＴ５５４内の電流が最小値又は少なく とも無視し得る値に減少されるように、ノード５７２がＰＦＥＴ５５６によって ＶＤＤに保持される。コアＦＥＴ５６８のゲートーソース間電圧はＧＶＰＣであ り、コアＦＥＴ５６８のインプラントされた閾値電圧はＧＶＰＣの電圧よりも高 い。供給電圧ＧＶＰＣをコアＦＥＴ５６８のゲートに接続すると、コアＦＥＴ５ ６８は、ＰＦＥＴ５５４の漏れ電流よりも高くあり得る小さい準閾値ソースード レン間漏れ電流を有する場合がある。このように、ラッチ回路から引出される供 給電流はコアＦＥＴ５６８の準閾値ドレンーソース間電流に近似的に等しい。 ここで、図２４に示すものに類似した図２５に示す別のＣＭＯＳラッチの作用 を考慮する。図示の実施形態において、コアＦＥＴ５６８が同様にＧＶＰＣより も高いインプラントされた閾値電圧を有するように、図２５の実施形態のコアＦ ＥＴ５６６が、電圧ＧＶＰＣよりも低い閾値電圧を有するように、それから再び インプラントされる。再びパワーダウンモードで開始すると、ＶＤＤとＧＶＰＣ はゼロである。ノード５７０、５７２、５６２と５６４は、又、ゼロであると仮 定される。再び、ＶＤＤは遅く立上り、又、ＧＶＰＣはそれより遅く立上る。 ＶＤＤが立上るにつれて、ノード５７０と５７２が等しく立上り始める。ＧＶ ＰＣがＦＥＴ５５８と５６０の閾値電圧まで増加した時、ノード５６２と５６４ は次に等しく立上り始める。コアＦＥＴ５６８がＧＶＰＣのレベルよりも高いイ ンプラントされた閾値電圧を有するので、ノード５６４がフローティングする。 ＧＶＰＣが立上り続けるにつれて、ノード５６４はコアＦＥＴ５６６の閾値電圧 まで立上る。コアＦＥＴがオンになるにつれて、ＦＥＴ５５８を介して接地に向 けてノード５７０を駆動開始するノード５６２が接地に向けて駆動される。ノー ド５７０が接地に向けて駆動されるように、ＶＤＤが更に立上るにつれて、ＦＥ Ｔ５５６がオンにされてノード５７２をＶＤＤに向けて駆動する。ＶＤＤに向け て立上るノード５７２はＦＥＴ５５４をオフにする。ＰＦＥＴ５５４がオフにさ れて、ノード５７０は、ＦＥＴ５５８と５５６を介して接地に向けてより容易に 駆動される。ノード５７０と５７２のこの再生は、高ゲインのラッチング機能を 提供する確実なフィードバックである。ＶＤＤが指定電圧レベルに立上る時まで に、ラッチングが完了して、ノード５７０と５６２が接地に駆動され、ノード５ ７２がＶＤＤに駆動され、又、ノード５６４は、約２．３ボルトであるＧＶＰＣ より低い閾値電圧にＦＥＴ５６０と５５６によって駆動される。 ラッチングが完了した後、ＣＭＯＳラッチによってＶＤＤから引出される唯一 の供給電流は、図示の実施形態の仮定条件において、再びＦＥＴ５５４とコアＦ ＥＴ５６８のソースードレン間漏れ電流である。ＦＥＴ５５４のゲートーソース 間電圧がゼロであることにより、ＦＥＴ５５４の電流が最小値又は無視し得る値 に減少されるように、ノード５７２がＦＥＴ５５６によってＶＤＤに保持される 。ノード５６２がゼロであるから、コアＦＥＴ５６８のゲートーソース間電圧も 又 ゼロである。従って、コアＦＥＴ５６８の漏れ電流も無視し得る値に減少される 。図２５のＣＭＯＳラッチによってＶＤＤから引出される供給電流は、無視し得 ると共に、図２４に示すラッチによるものよりも一般的に低いので、より好まし い実施形態となる。 本発明の精神と範囲を逸脱すること無しに、多くの変更と修正が当業者によっ てなされるだろう。従って、図示の実施形態は例示の目的のみに説明したもので あると共に、それは本発明を以下の請求項によって定義されるように限定するも のと解釈すべきでないことを理解すべきである。従って、以下の請求項は、文言 上述べた要素の組合せのみならず、実質的に同一な方法で実質的に同一の機能を 果たして実質的に同一の結果を得る全ての同等な要素を含むように読解されるべ きである。このように、請求項は、上に特に図示し記載しているもの、概念的に 同等なもの及び本発明の本質的な思想を実質的に取入れているものも又含むもの と理解されるべきである。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 パジェット，クラレンス・ダブリュー アメリカ合衆国92683カリフォルニア州 ウエストミンスター、ゴンザガ・プレイス 7651番 (72)発明者 ミニー，ジャック・エル アメリカ合衆国92714カリフォルニア州 アービン、グレンハースト51番 (72)発明者 タナー，スコット・ビー アメリカ合衆国92715カリフォルニア州 アービン、ラッセン13番 (72)発明者 小島 信一 兵庫県小野市天神町80−1384 (72)発明者 大石 基博 アメリカ合衆国92714カリフォルニア州 アービン、ブルージェイ51番 (72)発明者 福村 慶二 兵庫県川辺郡猪名川町若葉２−58−304 (72)発明者 中西 啓哲 兵庫県神戸市西区月が丘５−３−４ 【要約の続き】 れる。

Claims (1)

1. 【特許請求の範囲】 １．対応する複数の出力ドライバによって駆動された複数の出力を有する最大の アクセス時間の限界値を有する回路における改善であって、 相補型の１対のゲート入力信号ＮＱＩＰ及びＮＱＩＮに応答して出力信号を発 生するＣＭＯＳ出力手段と、 制御信号ＳＬＯＷに応答して、上記ゲート信号ＮＱＩＰ及びＮＱＩＮが上記Ｃ ＭＯＳ出力手段に印加されるときのレートを変化する第１の制御手段とを備え、 上記制御信号ＳＬＯＷは少なくとも２個の状態を有し、１つの状態は上記ＣＭＯ Ｓ出力手段の第１のスイッチング速度を決定するために用いられ、第２の状態は 上記ＣＭＯＳ出力手段の第２の実質的により低速の速度を決定するために用いら れ、 これによって、上記出力ドライバのスイッチング速度がスイッチング雑音を減 少させるように制御される回路における改善。 ２．製造パラメータにおける変動、電源電圧の変動、及び温度の変動に応答して 上記ＣＭＯＳ出力手段のスイッチング速度を変化する第２の制御手段をさらに備 えた請求項１記載の改善。 ３．上記ＣＭＯＳ出力手段によって発生された上記出力は、立ち上がりエッジと 立ち下がりエッジとを有し、上記第１の制御手段は、上記回路における上記電源 の高圧側及び接地側の両方におけるスイッチング雑音が減少するように、上記立 ち上がりエッジと立ち下がりエッジの両方のスイッチング速度を変化する請求項 １記載の改善。 ４．上記第１の制御手段は複数のＦＥＴを備え、上記複数のＦＥＴのそれぞれは デバイス幅を有し、上記立ち上がりエッジと立ち下がりエッジの制御は、上記複 数のＦＥＴの上記幅を選択的に変化することによって独立に制御される請求項３ 記載の改善。 ５．上記第２の制御手段は、１個の電圧プリチャージ信号ＶＰＣによって制御さ れる請求項２記載の改善。 ６．最大のアクセス時間の限界値を有する上記回路は読出専用メモリであり、上 記複数の出力は上記読出専用メモリからの複数のデータ出力である請求項１記載 の改善。 ７．上記スイッチング速度はあらかじめ決められた数のＦＥＴによって制御され 、あらかじめ決められた数のＦＥＴは上記第１の制御手段内に含まれるＦＥＴの サブセットであり、上記第１の制御手段の残りのＦＥＴは、上記出力の上記立ち 上がりエッジと立ち下がりエッジのスイッチング速度に対して依存しない幅を有 する上記サブセット内に含まれない請求項４記載の改善。 ８．最大のアクセス時間の限界値を有する回路をスイッチングする方法における 改善であって、 上記回路の実際に決められた応答に応答して、制御信号ＳＬＯＷを発生するス テップを含み、上記信号ＳＬＯＷは上記回路の応答が通常状態である時に第１の 値を有し、上記信号ＳＬＯＷは上記回路の応答が低速である時に第２の値を有し 、 上記制御信号ＳＬＯＷの上記値に応答して、ゲート駆動信号ＮＱＩＰ，ＮＱＩ Ｎを発生するステップを含み、上記ゲート駆動信号ＮＱＩＰ，ＮＱＩＮの発生の レートは上記制御信号ＳＬＯＷに従って決められ、 上記ゲート駆動信号ＮＱＩＰ及びＮＱＩＮをＣＭＯＳ出力回路のゲートに印加 するステップと、 上記制御信号ＳＬＯＷの上記値に依存した上記信号の上記値に依存したレート で、上記ＣＭＯＳ出力信号からの出力信号を発生するステップとを含み、 これによって、上記回路内のスイッチング雑音が減少される方法における改善 。 ９．製造パラメータと電圧変動と温度変動とを示す上記回路における信号を提供 するステップと、 上記回路状態信号ＶＰＣに応答して上記ゲート駆動信号ＮＱＩＰ，ＮＱＩＮの 少なくとも１つの発生を変化するステップとをさらに含む請求項８記載の方法。 １０．上記ゲート駆動信号を発生するために用いられたＦＥＴの内の選択された のＦＥＴの幅を選択的に変化することによって上記ゲート駆動信号ＮＱＩＰ及び ＮＱＩＮの発生のレートを変化するステップをさらに含み、上記選択されたＦＥ Ｔは上記ゲート駆動信号ＮＱＩＰ及びＮＱＩＮの増加及び減少のレートを制御す るために用いられた請求項８記載の改善。 １１．読出専用メモリ内のゲート遅延に比較してＲＣ遅延の相対的な速度を示す 制御信号を発生するバイアス発生器回路であって、 ＲＣ遅延された信号を発生するＲＣ遅延回路と、 ゲート遅延制御信号を発生するゲート遅延回路と、 上記ＲＣ遅延された制御信号と上記ゲート遅延された制御信号とを比較して、 上記制御信号ＳＬＯＷを発生する比較器手段とを備え、 これによって、上記読出専用メモリ内の回路は、上記読出専用メモリ内のＲＣ 遅延及びゲート遅延によって代表される上記読出専用メモリの特性を制御するに 従って、上記制御信号ＳＬＯＷによって制御されたバイアス発生器回路。 １２．上記比較器回路が上記制御信号ＳＬＯＷを発生するとすぐに、上記制御信 号ＳＬＯＷを記憶するラッチ手段をさらに備えた請求項１１記載のバイアス発生 器回路。 １３．上記ＲＣ遅延回路は、上記ＲＣ遅延回路を素早くプリチャージする手段を 備えた請求項１１記載のバイアス発生器回路。 １４．上記ゲート遅延回路は上記ゲート遅延回路内のゲートを素早くリセットす る手段を備えた請求項１１に記載のバイアス発生器回路。 １５．上記ゲート遅延回路は上記ゲート遅延回路内のゲートを素早くリセットす る手段を備えた請求項１３に記載のバイアス発生器回路。 １６．読出専用メモリ回路におけるバイアス制御信号を発生する方法における改 善であって、上記バイアス制御信号は上記読出専用メモリ回路がＲＣ遅延又はゲ ート遅延によって特徴付けられるか否かを示し、 ＲＣ遅延回路を素早くプリチャージするステップと、 ゲート遅延回路を素早くリセットするステップと、 上記読出専用メモリ回路において存在するＲＣ遅延を示すＲＣ遅延制御信号を 発生するステップと、 上記読出専用メモリ回路において典型的に存在するゲート遅延を示すゲート遅 延制御信号を発生するステップと、 上記ゲート遅延回路とＲＣ遅延回路とを比較してどの遅延回路が最初に発生し たかを決定するステップと、 上記読出専用メモリ回路がＲＣ遅延又はゲート遅延によって特徴付けられたか 否かを示す制御信号ＳＬＯＷを発生するステップとを含み、 これによって、読出専用メモリ内の回路は上記制御信号ＳＬＯＷに結合され、 上記読出専用メモリ回路の動作の性質に従って動作するように適当に構成された 方法における改善。 １７．各メモリアドレスサイクルの少なくとも一部分において、上記制御信号Ｓ ＬＯＷを記憶するステップをさらに含む請求項１６記載の改善。 １８．上記ゲート遅延回路は結合されたゲートの直列回路で構成され、上記ゲー ト遅延回路を素早くリセットするステップは、上記直列に接続されたゲートの複 数のサブシーケンスをリセットするステップを含み、上記サブシーケンスのそれ ぞれは、パラレルに同時にリセットされる請求項１６記載の改善。 １９．上記ＲＣ遅延回路は容量性回路部分に接続された抵抗性回路部分を備え、 上記抵抗性回路部分は入力端子と出力端子を有し、上記ＲＣ遅延回路を素早くプ リチャージするステップは、上記抵抗性回路部分の上記入力端子と出力端子に同 時にプリチャージ信号を印加するステップを含む請求項１６記載の改善。 ２０．上記比較するステップは、伝送窓を受信するラッチに対して発生するステ ップを含み、 上記ＲＣ遅延制御信号は活性化され、上記ゲート遅延制御信号は上記伝送窓又 はその後の信号中において活性化されたか否かに従って上記ラッチをセットし又 はリセットする請求項１６記載の方法。 ２１．読出専用メモリにおいて用いるための内部供給電圧を発生する回路であっ て、読出サイクルの後の上記ＲＯＭのメモリコアをプリチャージするための電圧 プリチャージ信号ＶＰＣを発生し、上記ＲＯＭ内の高い電源電圧ＶＤＤにおける 変化にかかわらず予め決められたレベルで近似的に上記電圧ＶＰＣを保持するＶ ＰＣ手段と、 上記ＶＰＣ手段に接続され、上記ＶＰＣ手段内の電力消費を減少させる一方、 上記予め決められたレベルで近似的に上記ＶＰＣ電源レベルを保持する電力降下 手段とを備え、 これによって、上記ＶＰＣ電圧レベルは上記読出専用メモリの電力降下中であ っても信頼性のある供給電圧として利用できる回路。 ２２．上記ＶＰＣ信号の電圧レベルを超える少なくとも１つのしきい値電圧に対 して、動作状態を変化するためのＶＰＣ電圧レベルを追跡する内部制御電圧を発 生するＭＬＣ手段をさらに備えた請求項２１記載の回路。 ２３．上記読出専用メモリはＦＥＴデバイスからなり、上記ＶＰＣ手段は上記Ｆ ＥＴの変化電圧としきい値電圧を追跡して上記読出専用メモリ内の上記ＦＥＴの しきい値電圧に従って上記ＶＰＣ信号を発生する請求項２１記載の回路。 ２４．上記ＶＰＣ手段は上記高電圧供給信号ＶＤＤにおける増加に応答して上記 電圧プリチャージ信号ＶＰＣを増大させる請求項２１記載の回路。 ２５．上記ＶＰＣ手段は、高い利得を有する定電流源を備え、過渡的な負荷がそ れに接続された時に、上記電圧プリチャージ信号ＶＰＣの再確立が素早く達成さ れる請求項２１記載の回路。 ２６．電力降下モード中において上記ＭＬＣ手段内の電力使用を実質的に減少さ せるためのＭＬＣ電力降下手段をさらに備え、上記ＭＬＣ信号を、電力降下の前 に同一の電圧レベルに近似的に保持する請求項２２記載の回路。 ２７．上記ＭＬＣ手段は上記ＶＰＣ電圧レベルを超える１つのＮＦＥＴのしきい 値電圧に近似的に等しい電圧レベルでＭＬＣ信号を発生し、上記高電圧供給レベ ルＶＤＤにおける変動を同時に追跡する請求項２２記載の回路。 ２８．読出専用メモリにおける電圧プリチャージ信号を発生する方法であって、 接地電位を超える２つのＮＦＥＴの近似的なしきい値電圧に等しい駆動電圧信 号ＶＲＮを供給するステップと、 上記ＶＲＮ制御信号を上記プリチャージ電圧信号ＶＰＣを発生する回路に入力 することによって、上記電圧プリチャージ信号ＶＰＣは上記読出専用メモリ内の 上記ＮＦＥＴしきい値電圧における変化を追跡するステップを含む方法。 ２９．上記供給電圧ＶＤＤにおける変化を追跡する電流をノードに供給するステ ッ プと、 上記ノードから回路に上記電流を入力することによって、ＶＰＣを発生し、上 記ノードに供給される上記電流が増加しＶＤＤを追跡するにつれてＶＰＣが増大 するステップとをさらに含む請求項２８記載の方法。 ３０．ＶＰＣを発生する上記回路から上記ノードに負帰還を提供し、ＶＤＤが増 加するにつれてＶＰＣにおける増加を制限するステップをさらに含む請求項２９ 記載の方法。 ３１．上記電圧プリチャージ信号ＶＰＣはソースフロアによって発生され、上記 ソースフロアによって上記ＶＰＣ信号を発生するステップは、過渡的な負荷が上 記ＶＰＣ信号に結合されたときに、上記ソースフロアを用いた過渡的な場合の容 量性にかかわらず、上記ソースフロアに対する上記駆動信号が素早く復元される ように、高い利得の定電流源を用いて上記ソースフロアを駆動するステップを含 む請求項２８記載の方法。 ３２．電力降下状態中において、ＶＰＣを発生する上記回路内の電力消費量を減 少させるステップをさらに含み、上記電圧プリチャージ信号を所定の電力降下レ ベルに同時に保持する請求項２８記載の方法。 ３３．上記ＶＰＣ信号と、上記ＲＯＭにおける内部制御信号とに応答して、ＭＬ Ｃを発生して、上記メモリコア内のビットラインにおける放電電流を追跡するス テップをさらに含む請求項２８記載の方法。 ３４．上記ＭＬＣ信号を発生して上記電圧プリチャージ信号ＶＰＣを追跡するス テップをさらに含む請求項３３記載の方法。 ３５．上記ＭＬＣ信号を発生する上記回路内の電力を減少させ、同時に、上記Ｍ ＬＣ信号を所定の電力降下電圧レベルに保持するステップをさらに含む請求項３ ４記載の方法。 ３６．入力バッファ回路の改良であり、ＴＴＬ電圧レベルを検出するためのもの であって、この改良は次のものから成る： ＴＴＬ電圧レベルを検出する第１のインバータと； 該第１のインバータの出力に結合され、入力を有する第２インバータで、ＴＴ Ｌ電圧検出に応答する出力信号のパワーおよび振幅を増大させるもの； 第２インバータの出力を第１インバータに連結し、第１インバータのヒステリ シス切替特性を変化させるフィードバックパス； 入力バッファ回路に結合した切替ノイズからフィードバックループを切り離す 手段； これにより、ノイズに対して強く、スピードを落とすことなく、また、電力の 消費の増大を招くことなく、ＴＴＬ検出回路によりＴＴＬ電圧検出が達成される もの。 ３７．第１，第２インバータは、ＮＭＯＳインバータであり、幅広で長いＦＥＴ サイズを有し、生産の変形例を最小に止どめる、請求項３６の改良。 ３８．切替ノイズは、メモリ回路におけるアドレス切替により生じ、該ＴＴＬ検 出回路は、リードオンリメモリの入力アドレスバッファである請求項３６の改良 。 ３９．切替ノイズは、少なくとも１つの電界効果トランジスタを介して、入力バ ッファ回路に結合され、切替ノイズからフィードバックループを孤立させる回路 は、該１つの電界効果トランジスタをフィードバックパスから切り離す回路を有 する請求項３６の改良。 ４０．該フィードバックパスから該１つの電界効果トランジスタを切り離す回路 は、直列接続された第１，第２電界効果トランジスタからなり、第１電界効果ト ランジスタには、第２インバータの第１ステージ出力に接続されたゲートがある 一方、第２電界効果トランジスタには、第２インバータの入力に接続されたゲー トがあり、該切り離された１つの電界効果トランジスタは、直列接続された第１ ，第２電界効果トランジスタの出力に接続されている請求項３９の改良。 ４１．アドレス可能なメモリ回路において、アドレス入力バッファ回路は、次の ものから成る： アドレス入力バッファの入力がアドレス信号の１つに結合される入力； メモリに接続されているバッファ回路の出力； アドレス信号がローレベルからハイレベルに変わったとき、該バッファ回路の 入力の閾値電圧であって第１所定レベルに設定する手段； 出力におけるアドレス信号がハイレベルからローレベルに変わるとき、第２所 定レベルの第２閾値電圧を設定する別の設定手段であって、第２閾値電圧は第１ 閾値電圧より低く、入力バッファ回路の入力におけるこれら閾値電圧は、ヒステ リシスループにしたがった動作を行い、アドレス入力バッファはノイズを拾いに くい構成となっている別の設定手段； 第１，第２閾値電圧を設定する手段および入力からフィードバック切替ノイズ を実質的に分離する手段で、この切替ノイズは、リードオンリメモリ内において 、アドレス検出が行われた際に発生するようになっている手段； この結果、アドレス入力バッファにおいて、内部メモリノイズより強い構成と なっている。 ４２．第１及び第２インバータは、巾広でかつ長いＦＥＴを有するＮＭＯＳイン バータであり、生産変更を少なくした、請求項４１の改良。 ４３．アドレス入力バッファを有するアドレス可能なメモリ回路の方法であって 、次のステップから成る： アドレス信号を該アドレス入力バッファ回路の入力と通信し； 該バッファ回路の出力を該メモリと通信し； 該アドレス信号がローレベルからハイレベルに変わるとき、該バッファ回路の 入力の閾値電圧であって、第１所定レベルを有する電圧を設定し； 該入力にあるアドレス信号がハイレベルからローレベルに変わるとき、第２所 定レベルの第２閾値電圧を設定し、ここで、第２閾値電圧を第１閾値電圧より低 くし、該入力バッファ回路の入力の閾値電圧がヒステリシスループに変化し、ア ドレス入力バッファがノイズに対して不感とし； 該入力及び第１、第２閾値電圧設定手段から、フィードバック切替ノイズであ って、アドレス過渡検出される際、リードオンリメモリ内に発生するノイズを遮 断し、 これにより、該アドレス入力バッファにおける内部メモリノイズを低減した。 ４４．フィードバック切替ノイズを分離するステップは、全ての切替ノイズの源 を、分離された電界効果トランジスタに結合されるステップを含む請求項４３の 方法。 ＲＯＭおよびＲＡＭ用の出力ドライバ制御 ４５．アドレス転換検出回路を有するメモリのデータ出力に接続された出力ドラ イバを制御する制御回路であって、このメモリはシーケンシャルメモリサイクル において、スタンバイおよびアクティブメモリモードにおいて動作するものであ って、次のものから成る： 前回のメモリサイクルにおいて、メモリはスタンバイまたはアクティブモード のいずれで動作していたかを内部記憶する出力イネイブルラッチ回路； メモリ内において新たなリードサイクルが始まったかどうかを内部記憶し、メ モリ内においてアドレス検出が行われればリセットされるデータラッチ回路； メモリリードサイクルを示すデータラッチ回路の出力と、前回のメモリサイク ルはスタンバイモードかアクティブモードかのいずれかを示す出力イネイブルラ ッチ回路の出力を合成し、出力イネイブル信号ＯＥを出力し、この信号ＯＥはメ モリの出力ドライバに加えられ、出力ドライバのフロートを制御する論理回路； その結果、古いデータから新しいデータへのスムーズな転換が得られ、スタン バイモードからアクティブモードへの転換の際におけるシステムデータバスのコ ンテンションが除かれるもの。 ４６．データラッチ回路は、第１リードサイクルのデータアウトプットから第２ リードサイクルのデータアウトプットへのスムーズな転換を提供することができ る回路を有する請求項４５の制御回路。 ４７．出力イネイブルラッチ回路は、動作がスタンバイモードからアクティブメ モリモードに変わった時に、古いデータの出力を阻止する回路を有し、パワーの 消費を低減すると共に、出力ドライバによるバスのコンテンションを低減する請 求項４５の制御回路。 ４８．該メモリは内部センスアンプを有する一方、データラッチ回路は、メモリ リードサイクルにおいて出力ドライバに加えられる出力イネイブル信号を制御す ることにより出力ドライバをローとする回路を有し、メモリ内における内部セン スアンプの動作にバスノイズの影響が及ばないようにしている請求項４５の制御 回路。 ４９．出力イネイブル信号ＯＥを制御する回路は、遅延したセンスラッチ信号Ｓ ＬＣＨを出力し、センスアンプをアンラッチすることにより生ずる過渡現象が、 出力ドライバがフロートされる前に出力ドライバへ伝搬されないようにする請求 項４８の制御回路。 ５０．アドレス転換検出回路を有するメモリの出力ドライバのフロートを制御す る方法であって、次のステップから成る： メモリ制御回路内に内部メモリを備え、前回のメモリサイクルにおいてメモリ のスタンバイモードかアクティブモードのいずれかの動作モードを保持し； メモリのリードサイクルがいつ開始するか、また、いつアドレス転換検出回路 がアドレス転換を検出するかを内部的に記録し； メモリ回路の前の動作モードの記憶および現在のメモリリードサイクルの状態 を論理的に組み合わせて、出力イネイブル信号を選択的に生成し、メモリ回路の 出力ドライバをフロートさせる方法。 ５１．出力イネイブル信号ＯＥを選択的に生成する論理的に組み合わせるステッ プにおいては、内部記憶の内容を組み合わせ、出力イネイブル信号ＯＥを生成し 、メモリ回路の動作モードがスタンバイモードからリードモードに変わった際に メモリ回路から古いデータが出力されるのを阻止し、電力消費を低減すると共に 、バスのコンテンションを避ける請求項５０の方法。 ５２．論理的に組み合わせるステップは、内部的に記憶された内容を論理的に組 み合わせるステップからなり、第１リードサイクルのデータ出力から第２リード サイクルのデータ出力へのスムーズな転換を行う請求項５０の方法。 ５３．該メモリ回路の動作の前のモードの記憶と、現在のメモリリードサイクル の状態を論理的に組み合わせ、出力イネーブル信号を選択的に出力し、該メモリ 回路の出力ドライバをフロートさせることにより、センスラッチ制御信号の出力 前、発生したパワーバスノイズが内部センスアンプの動作に影響を及ぼすのを阻 止するため、メモリ回路のリードサイクルの途中において、該出力ドライバをフ ロートさせる請求項５０の方法。 ５４．該論理的に組み合わせるステップは、内部メモリの内容を論理的に組み合 わせ、第１リードサイクルデータ出力から第２リードサイクルデータ出力にスム ースに転換するステップを含む請求項５１の方法。 ５５．該出力イネーブル信号を選択的に出力するための論理的に組み合わせるス テップにおいて、該出力イネーブル信号は、センスラッチ制御信号の出力前、発 生したパワーバスノイズが内部センスアンプの動作に影響を及ぼすのを阻止する ため、メモリ回路のリードサイクルの途中において、該出力ドライバをフロート させる請求項５１の方法。 ５６．該出力イネーブル信号を選択的に出力するための論理的に組み合わせるス テップにおいて、該出力イネーブル信号は、センスラッチ制御信号の出力前、発 生したパワーバスノイズが内部センスアンプの動作に影響を及ぼすのを阻止する ため、メモリ回路のリードサイクルの途中において、該出力ドライバをフロート させる請求項５２の方法。 ５７．該出力イネーブル信号を選択的に出力するための論理的に組み合わせるス テップにおいて、該出力イネーブル信号は、センスラッチ制御信号の出力前、発 生したパワーバスノイズが内部センスアンプの動作に影響を及ぼすのを阻止する ため、メモリ回路のリードサイクルの途中において、該出力ドライバをフロート させる請求項５４の方法。 リードサイクル割込のためのダイナミックＲＯＭデザイン ５８．メモリのリードサイクルをクロックし、アドレスのスキューエラーを防止 する方法であって、次のステップから成る： 入力アドレス変更を示す第１サンプルアドレス制御信号ＳＭＰＡを受け； サンプルアドレス信号ＳＭＰＡを受けてそれに応答して、一次クロック信号Ｓ ＴＡＲＴを生成し； クロック信号ＳＴＡＲＴを所定の時間保持する、該クロック信号ＳＴＡＲＴは 充分長い間アクティブ保たれ、供給電圧、温度、生産過程における変化を受けた メモリに対し十分なプリチャージ時間が与えられると共に、前回のメモリサイク ルにおいてはハイの状態で駆動されていても、メモリにおけるアドレスワードラ インに対し十分な放電時間を与え、メモリのプリチャージ位相が開始できるよう にし； 続いて第２サンプルアドレス信号ＳＭＰＡを受信し； サンプルアドレス信号ＳＭＰＡを受けた後の所定時間ＳＴＡＲＴ信号ハイの状 態に設定され、メモリのプリチャージ位相は第２サンプルアドレス信号ＳＭＰＡ を受けたにも拘わらず継続され； この結果、アドレスのスキューエラーは回避される方法。 ５９．ＳＴＡＲＴ信号を生成するステップは、更に、ラッチを設定するステップ を有し、ラッチの設定に応答して２次メモリクロック信号が生成され、トリガー 信号ＴＲＩＧは、メモリ内のデータが読み出し可能な時に生成され、ＳＴＡＲＴ 信号は十分長い信号期間を有するので、第２サンプルアドレス信号ＳＭＰＡが、 メモリにおけるデータが読み出し可能な状態にあることを示すＴＲＩＧ信号の生 成期間において受信されたとしても、ラッチはしっかりとラッチされた状態に維 持される請求項５８の方法。 ６０．本発明にかかる方法は、更に、前回のリードサイクルからのメモリからの データが出力信号の過渡期間に第２サンプルアドレス信号ＳＭＰＡが受信されれ ば、メモリからデータ出力信号をフロートするステップを含む請求項５９の方法 。 ６１．該方法は、更に、ＳＴＡＲＴクロック信号の生成に応じて複数の２次メモ リクロック信号を生成するステップを含み、該２次メモリクロック信号は、メモ リ内で用いられ、メモリ内でアドレスされた位置を読み出す準備をするために用 いられる請求項５８の方法。 ６２．ＳＴＡＲＴ信号を生成するステップにおいては、ＳＴＡＲＴ信号はワンシ ョットマルチバイブレータにより生成されるステップを含み、ＳＴＡＲＴ信号は メモリリードサイクルにおいて、早い時期にアドレス割込が発生した時に生成さ れ、ＳＴＡＲＴ信号はワンショットマルチバイブレータにより再開され、メモリ への新たなアドレスの入力に関する時以外の２次クロック信号の切替を行うこと なく、新たなメモリリードサイクルを再開するために用いられる請求項６１の方 法。 ６３．リードサイクルを有するメモリにおいてクロックを生成する制御回路の改 良であって、次のものから成る： 新たなリードサイクルの開始点においてハイになるＳＴＡＲＴクロック信号を 生成するワンショットマルチバイブレータ； ＰＣＯＫ手段であって、クロック信号ＰＣＯＫを生成し、ワンショットマルチ バイブレータのＳＴＡＲＴ信号をローにリセットし、ＰＣＯＫ手段はＳＴＡＲＴ クロック信号の所定の信号期間を決定し、この信号期間は十分な長さを持ってい るので、メモリのプリチャージ時間を十分にとることができると共に、メモリコ アのワードラインのための放電時間も十分とることができ、メモリコアは前のメ モリサイクルにおいて選択され、ハイで駆動されており、供給電圧、温度、生産 過程に変化を与えているＰＣＯＫ手段； ２次クロック手段であって、ＳＴＡＲＴ信号に応じて複数の第２のクロック信 号を生成し、各第２のクロック信号はメモリのプリチャージ位相を計時するため に用いられる改良。 ６４．第２クロック回路は、第２クロック信号の１つを生成するためのラッチ手 段を有し、該ラッチ手段は、ＳＴＡＲＴ信号によりセットされ、メモリ内のデー タを出力する準備ができていることを示すメモリ制御信号ＴＲＩＧによりリセッ トされ、ＳＴＡＲＴ信号の信号期間は、次のサンプルアドレス信号を受けた時に ラッチ回路をセットの状態に十分長い間保持することができるので、次のサンプ ルアドレス信号を受けた時にラッチ回路をリセットするためのＴＲＩＧ信号を同 時に受けたとしても、ＳＴＡＲＴ信号は生成される請求項６３の改良。 ＲＯＭコード・マスク・プログラマブルＣＭＯＳラッチ ６５．メモリコアの電界効果トランジスタとインタフェスするためのＣＭＯＳラ ッチの改良であって、次のものから成る： 一対のＰチャンネル電界効果トランジスタ（ＰＦＥＴ）であって、各トランジ スタには、ゲート、ソース、ドレインがあり、一方のＰＦＥＴのゲートは、他方 のＰＦＥＴのドレインに接続され、一方のＰＦＥＴのソースはラッチの出力で用 いられ、ＰＦＥＴの対には、Ｎチャンネル電界効果トランジスタ（ＮＦＥＴ）の 対が直列接続されており、ＮＦＥＴはソース、ゲートおよびドレインを有し、Ｎ ＦＥＴのソースは対応するＰＦＥＴのドレインに接続され、ＮＦＥＴのゲートは 互いに接続され、ラッチの出力を構成する一対のＰＦＥＴ； コアＦＥＴを構成する一対の電界効果トランジスタであって、コアＦＥＴはメ モリにおいて用いられた電界効果トランジスタと実質的に等しいものであり、各 コアＦＥＴには、ソース、ゲート、ドレインが設けられ、コアＦＥＴ内に設定さ れた所定の閾値を有し、ラッチの入力は供給電圧に接続され、ラッチに電力が供 給されれば、高いゲインの出力がラッチの出力から得られる。 ６６．コアＦＥＴのゲートはそれぞれラッチの入力に接続され、ラッチにおいて 再生性の正帰還が実現され、ラッチが完了した後、ラッチにおける電力の発散が 無視できる程度に低減され、その無視できる程度とはソース−ドレイン漏れ電流 であり、それは一方のＮＦＥＴおよび一方のＰＦＥＴを介して流れる請求項６５ のＣＭＯＳラッチ。 ６７．コアＦＥＴのゲートはＮＦＥＴのドレインに接続され、それらは他方のコ アＦＥＴに直列接続され、ラッチ内において正の再生帰還が構成され、ラッチ行 為が完了した後は、ラッチ内における電力の発散が無視できる程度に低くでき、 それは、注目のＰＦＥＴとコアＦＥＴが遮断された時、一方のコアＦＥＴ及び一 方のＰＦＥＴを介して流れるソース−ドレイン漏れ電流だけに低減される請求項 ６５のラッチ。 ６８．該ラッチの入力は、低い電圧供給ＧＶＰＣに接続され、コアＦＥＴを介し て流れるソース−ドレイン電圧を低減させる請求項６５のラッチ。 ６９．ラッチは更に一対のＰＦＥＴのソースに直列に接続されたチップイネイブ ル切替デバイスを有し、スタンバイモードにおいてＰＦＥＴは電源から遮断され 、電力の消費が低減される請求項６６のラッチ。 ７０．ラッチは更に一対のＰＦＥＴのソースに直列に接続されたチップイネイブ ル切替デバイスを有し、スタンバイモードにおいてＰＦＥＴは電源から遮断され 、電力の消費が低減される請求項６５のラッチ。 ７１．メモリ回路において改良されたマスク・プログラマブル・ラッチ動作を与 える方法であって、次のステップから成る： ＣＭＯＳラッチに正の再生性帰還を与え； メモリコアにおいて用いられたＦＥＴと実質的に同じコアＦＥＴの一対のＲＯ Ｍを与え； 一対のＲＯＭコアＦＥＴは、選択可能な閾値を持ち； ＲＯＭコアＦＥＴに与えられた条件にしたがい、ＣＭＯＳラッチから所定の出 力が生成され、メモリラッチはマスク・プログラマブル出力を生成し、その出力 は大きなゲインを有すると共に、パワーバスの過渡現象に強く、低い電力消費を 有する方法。 ７２．メモリ回路は更に電源を有すると共に、スタンバイモード動作期間におい て、電源からラッチを遮断するステップを有し、消費電力を低減する請求項７１ の方法。 ７３．メモリ回路は更に電源を有すると共に、ラッチには電圧源に接続される入 力があり、ラッチに流れるサブ閾値電流を低減することにより、ラッチにおける 電力消費を低くするステップを有する請求項７１の方法。 ７４．所定の出力を生成するステップは、更にラッチが完全にラッチ状態にある ときオフ状態にされるデバイスによりラッチ内において特定される生成された出 力を有することにより、ラッチ内における電力消費を低減するステップを有し、 ラッチされた後においては、ＦＥＴのソース−ドレインを流れるリーク電流内の 電力消費をないようにした請求項７１の方法。 本発明のおよびその好ましい実施の形態は、以下の図面により一層明確にされ る。図面において同等な部分は同様な符号が用いられている。