KR100624299B1 - 데이터 입출력 속도를 개선시키는 구조를 가지는 플래시메모리 장치의 데이터 입출력 회로 - Google Patents

데이터 입출력 속도를 개선시키는 구조를 가지는 플래시메모리 장치의 데이터 입출력 회로 Download PDF

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Abstract

본 발명은 데이터 입출력 속도를 개선시키는 구조를 가지는 플래시 메모리 장치의 데이터 입출력 회로에 관한 것으로, 본 발명에 따른 플래시 메모리 장치의 데이터 입출력 회로는 듀얼(dual) 데이터 입출력 노드들을 통하여 데이터가 입출력되도록 함으로써, 데이터의 입출력 속도를 증가시키고, 페이지 버퍼의 크기를 감소시킬 수 있다.
페이지 버퍼, 페이지 버퍼 선택 회로, 칼럼 선택 회로, 상보 입력 데이터, 상보 센싱 데이터

Description

데이터 입출력 속도를 개선시키는 구조를 가지는 플래시 메모리 장치의 데이터 입출력 회로{Data input and output circuit of flash memory device with structure for improving input and output speed of data}
도 1은 종래의 플래시 메모리 장치의 데이터 입출력 회로의 회로도이다.
도 2는 본 발명의 일실시예에 따른 플래시 메모리 장치의 데이터 입출력 회로를 나타내는 도면이다.
도 3은 도 2에 도시된 페이지 버퍼, 페이지 버퍼 선택 회로, 및 칼럼 선택 회로의 연결 관계를 좀 더 상세히 나타내는 도면이다.
도 4는 도 3에 도시된 페이지 버퍼, 페이지 버퍼 선택 회로, 및 칼럼 선택 회로에 의한 데이터 출력 동작과 관련된 신호들의 타이밍도이다.
〈도면의 주요 부분에 대한 부호의 설명〉
100 : 데이터 입출력 회로 PB11∼PBM(K+J) : 페이지 버퍼
PS11∼PSM(K+J) : 페이지 버퍼 선택 회로 PG1∼PG(K+J) 프리차지 회로
CA1∼CAL : 칼럼 선택 회로 110 : 센스 앰프
120 : 입력 회로
본 발명은 플래시 메모리 장치에 관한 것으로서, 특히, 플래시 메모리 장치의 데이터 입출력 회로에 관한 것이다.
일반적으로, 플래시 메모리 장치의 데이터 입출력 회로는 도 1에 도시된 것과 같이, 페이지 버퍼(11), 칼럼 선택 회로(12), 데이터 라인 디스차지 회로(13), 및 센스 앰프 회로(14)를 포함한다. 상기 페이지 버퍼(11)는 비트 라인 선택부(20), 레지스터 회로(30), 스위치들(40, 60), 데이터 입력 회로(50), 및 프리차지 회로(70)를 포함한다. 상기 비트 라인 선택부(20)는 NMOS 트랜지스터들(21∼24)을 포함하고, 상기 레지스터 회로(30)는 센싱 회로(31)와 래치 회로(32)를 포함한다. 상기 데이터 입력 회로(50)는 NMOS 트랜지스터들(51, 52)을 포함한다. 상기 스위치들(40, 60) 각각은 NMOS 트랜지스터로서 구현되고, 이하, NMOS 트랜지스터로서 참조된다. 상기 NMOS 트랜지스터들(51, 52, 60)의 소스들은 노드(D3)에 함께 연결된다. 또, 상기 NMOS 트랜지스터(51)의 드레인은 상기 래치 회로(32)의 노드(D1)에 연결되고, 상기 NMOS 트랜지스터(52)의 드레인은 상기 래치 회로(32)의 노드(D2)에 연결된다. 상기 스위치(40)는 상기 노드(D2)와 센싱 노드(S) 사이에 연결되고, 프로그램 제어 신호(PRGM)에 응답하여, 온 또는 오프된다. 상기 칼럼 선택 회로(12)는 NMOS 트랜지스터들(81, 82)을 포함하고, 상기 센스 앰프 회로(14)는 PMOS 트랜지스터들(91, 91)과 NMOS 트랜지스터들(93, 94)을 포함한다. 상기와 같이 구성된 데이터 입출력 회로(10)의 데이터 입출력 동작들을 간략히 설명하면 다음과 같다. 먼저, 데이터 입력시, 상기 데이터 라인 디스차지 회로(13)가 디스차지 제어 신호 (DL_DIS)에 응답하여, 데이터 입출력 노드(DION)를 그라운드 전압(VSS) 레벨로 디스차지한다. 이 후, 칼럼 선택 신호들(YA_DRV, YB_DRV)이 인에이블되면, 상기 칼럼 선택 회로(12)가 상기 데이터 입출력 노드(DION)를 입출력 라인(DIO)을 통하여 상기 노드(D3)에 연결한다. 그 결과 상기 노드(D3)는 상기 그라운드 전압(VSS) 레벨로 된다. 이때, 데이터 입력 신호들(DI, nDI) 중 하나가 인에이블되면, 상기 래치 회로(32)가 로직 '1' 또는 '0'의 데이터를 래치한다. 한편, 데이터 출력시, 상기 스위치(60)가 데이터 출력 신호(PBDO)에 응답하여, 상기 노드(D2)를 상기 노드(D3)에 연결한다. 또, 상기 칼럼 선택 신호들(YA_DRV, YB_DRV)에 응답하여, 상기 칼럼 선택 회로(12)가 상기 데이터 입출력 노드(DION)를 상기 입출력 라인(DIO)을 통하여 상기 노드(D3)에 연결한다. 그 결과, 상기 래치 회로(32)에 저장된 데이터가 상기 노드(D3), 상기 입출력 라인(DIO), 상기 칼럼 선택 회로(12), 및 상기 데이터 입출력 노드(DION)를 연속적으로 통과하여 상기 센스 앰프 회로(14)에 입력된다. 상술한 것과 같이, 종래의 플래시 메모리 장치의 데이터 입출력 회로(10)에서는, 데이터 입출력 동작시, 입력 또는 출력 데이터가 단일의(single) 데이터 입출력 노드(DION)를 통하여, 상기 페이지 버퍼(11)에 또는 상기 센스 앰프 회로(14)에 전달된다. 이러한 구조에서는 전체 트랜지스터의 수가 감소될 수는 있지만, 데이터의 입출력 속도가 감소되는 문제점이 있다. 또한, 상기 페이지 버퍼(11)는 상기 레지스터 회로(30)에 데이터가 입력되는 패스(path)(즉, 상기 데이터 입력 회로(50))와, 상기 레지스터 회로(30)에 저장된 데이터가 출력되는 패스(즉, 상기 스위치(60))를 모두 포함해야 한다. 따라서 상기 페이지 버퍼(11)의 크기가 증가되는 문 제점이 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 듀얼(dual) 데이터 입출력 노드들을 통하여 데이터가 입출력되도록 함으로써, 데이터의 입출력 속도를 증가시키고, 페이지 버퍼의 크기를 감소시킬 수 있는 플래시 메모리 장치의 데이터 입출력 회로를 제공하는 데 있다.
상기한 기술적 과제를 달성하기 위한 본 발명의 일면에 따른 플래시 메모리 장치의 데이터 입출력 회로는, 페이지 버퍼, 페이지 버퍼 선택 회로, 및 칼럼 선택 회로를 포함한다. 페이지 버퍼는 적어도 한 쌍의 비트 라인들에 연결된다. 페이지 버퍼 선택 회로는 버퍼 선택 신호에 응답하여, 한 쌍의 입출력 라인들을 통하여 수신되는 상보 입력 데이터들을 페이지 버퍼에 출력하거나, 또는 페이지 버퍼에 저장된 상보 센싱 데이터들을 한 쌍의 입출력 라인들에 출력한다. 칼럼 선택 회로는 칼럼 선택 신호와 게이트 제어 신호에 응답하여, 한 쌍의 입출력 라인들을 통하여 수신되는 상보 센싱 데이터들을 한 쌍의 데이터 입출력 노드들에 각각 출력하거나, 또는 한 쌍의 데이터 입출력 노드들을 통하여 수신되는 상보 입력 데이터들을 한 쌍의 입출력 라인들에 각각 출력한다.
상기한 기술적 과제를 달성하기 위한 본 발명의 다른 일면에 따른 플래시 메모리 장치의 데이터 입출력 회로는, 제1 내지 제J(J는 정수) 그룹의 페이지 버퍼들, 제1 내지 제J 그룹의 페이지 버퍼 선택 회로들, 및 칼럼 선택 회로를 포함한 다. 제1 내지 제J 그룹의 페이지 버퍼들은 제1 내지 제J 그룹의 비트 라인 쌍들에 각각 연결된다. 제1 내지 제J 그룹의 페이지 버퍼 선택 회로들은 제1 내지 제M(M은 정수) 버퍼 선택 신호들에 각각 응답하여, 제1 내지 제J 입출력 라인 쌍들을 통하여 수신되는 제1 내지 제J 상보 입력 데이터들을 제1 내지 제J 그룹의 페이지 버퍼들에 각각 출력하거나, 또는 제1 내지 제J 그룹의 페이지 버퍼들에 각각 저장된 제1 내지 제J 상보 센싱 데이터들을 제1 내지 제J 입출력 라인 쌍들에 각각 출력한다. 칼럼 선택 회로는 제1 내지 제M 칼럼 선택 신호들과, 게이트 제어 신호에 응답하여, 제1 내지 제J 입출력 라인 쌍들 중 한 쌍을 통하여 수신되는 제1 내지 제J 상보 센싱 데이터들 중 어느 한 쌍의 상보 데이터들을 한 쌍의 데이터 입출력 노드들에 각각 출력하거나, 또는 한 쌍의 데이터 입출력 노드들을 통하여 수신되는 제1 내지 제J 상보 입력 데이터들 중 한 쌍의 상보 데이터들을 제1 내지 제J 입출력 라인 쌍들 중 한 쌍에 각각 출력한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 2는 본 발명의 일실시예에 따른 플래시 메모리 장치의 데이터 입출력 회로를 나타내는 도면이다. 도 2를 참고하면, 데이터 입출력 회로(100)는 복수의 페이지 버퍼들(PB11∼PBM(K+J))(M,K,J는 각각 정수), 복수의 페이지 버퍼 선택 회로 들(PS11∼PSM(K+J)), 프리차지 회로들(PG1∼PG(K+J)), 칼럼 선택 회로들(CA1∼CAL)(L은 정수), 센스 앰프(110), 및 입력 회로(120)를 포함한다. 상기 복수의 페이지 버퍼들(PB11∼PBM(K+J))은 제1 내지 제(K+J) 그룹들(GU1∼GU(K+J))로 분류될 수 있다. 이를 좀 더 상세히 설명하면, 상기 페이지 버퍼들(PB11∼PBM1)이 상기 제1 그룹(GU1)에 포함되고, 상기 페이지 버퍼들(PB1J∼PBMJ)이 상기 제J 그룹(GUJ)에 포함된다. 또, 상기 페이지 버퍼들(PB1K∼PBMK)이 상기 제K 그룹(GUK)에 포함되고, 상기 페이지 버퍼들(PB1(K+J)∼PBM(K+J))이 상기 제(K+J) 그룹(GU(K+J))에 포함된다. 또, 상기 제1 내지 제(K+J) 그룹(GU(K+J))의 페이지 버퍼들(PB11∼PBM(K+J))은 제1 내지 제(K+J) 그룹의 비트 라인 쌍들(BLe11,BLo11∼BLeM(K+J),BLoM(K+J))에 각각 연결된다. 좀 더 상세하게는, 예를 들어, 상기 비트 라인 쌍(BLe11, BLo11)에 상기 페이지 버퍼(PB11)가 연결되고, 상기 비트 라인 쌍(BLeM1, BLoM1)에 상기 페이지 버퍼(PBM1)가 연결된다. 또, 상기 비트 라인 쌍(BLe1J, BLo1J)에 상기 페이지 버퍼(PB1J)가 연결되고, 상기 비트 라인 쌍(BLeMJ, BLoMJ)에 상기 페이지 버퍼(PBMJ)가 연결된다.
상기 제1 내지 제(K+J) 그룹(GU(K+J))의 페이지 버퍼들(PB11∼PBM(K+J))과, 제1 내지 제(K+J) 입출력 라인 쌍들(DIO1,DIOB1∼DIO(K+J),DIOB(K+J)) 사이에는 제1 내지 제(K+J) 그룹(GU(K+J))의 페이지 버퍼 선택 회로들(PS11∼PSM(K+J))이 각각 연결된다. 여기에서, 상기 제1 내지 제(K+J) 그룹(GU(K+J))의 페이지 버퍼들(PB11∼PBM(K+J))과 상기 페이지 버퍼 선택 회로들(PS11∼PSM(K+J))의 구성 및 구체적인 동작은 서로 유사하므로, 상기 제1 그룹(GU1)을 중심으로 설명하기로 한다. 상기 제1 그룹(GU1)에 포함되는 상기 페이지 버퍼 선택 회로들(PS11∼PSM1)은 상기 페이지 버퍼들(PB11∼PBM1)과 상기 제1 입출력 라인 쌍(DIO1, DIOB1) 사이에 각각 연결된다. 예를 들어, 상기 페이지 버퍼 선택 회로(PS11)는 상기 페이지 버퍼(PB11)와 상기 제1 입출력 라인 쌍(DIO1, DIOB1) 사이에 연결되고, 상기 페이지 버퍼 선택 회로(PSM1)는 상기 페이지 버퍼(PBM1)와 상기 제1 입출력 라인 쌍(DIO1, DIOB1) 사이에 연결된다.
상기 페이지 버퍼 선택 회로들(PS11∼PSM1)은 제1 내지 제M 버퍼 선택 신호들(PBSEL1∼PBSELM)에 각각 응답하여, 제1 입출력 라인 쌍(DIO1, DIOB1)을 통하여 수신되는 제1 상보(complementary) 입력 데이터들(미도시)을 상기 제1 그룹의 페이지 버퍼들(PB11∼PBM1)에 각각 출력하거나, 또는 상기 상기 제1 그룹의 페이지 버퍼들(PB11∼PBM1)에 각각 저장된 제1 상보 센싱 데이터들(미도시)을 상기 제1 입출력 라인 쌍(DIO1, DIOB1)에 각각 출력한다. 바람직하게, 상기 제1 내지 제M 버퍼 선택 신호들(PBSEL1∼PBSELM) 중 어느 하나가 인에이블되면, 나머지들은 모두 디세이블되므로, 상기 페이지 버퍼 선택 회로들(PS11∼PSM1) 중 하나가 동작할 때, 나머지 페이지 버퍼 선택 회로들은 동작하지 않는다. 이를 좀 더 상세히 설명하면, 상기 페이지 버퍼 선택 회로들(PS11∼PSM1) 각각은 NMOS 트랜지스터들(N11, N12)을 포함한다. 예를 들어, 상기 페이지 버퍼 선택 회로(PS11)의 상기 NMOS 트랜지스터(N11)는 상기 입출력 라인(DIOB1)과 상기 페이지 버퍼(PB11) 사이에 연결된다. 또, 상기 NMOS 트랜지스터(N12)는 상기 입출력 라인(DIO1)과 상기 페이지 버퍼(PB11)사이에 연결된다. 상기 NMOS 트랜지스터들(N11, N12)은 상기 제1 버퍼 선택 신호 (PBSEL1)에 응답하여, 동시에 턴 온 또는 오프된다. 상기 NMOS 트랜지스터들(N11, N12)이 턴 온될 때, 상기 페이지 버퍼(PB11)를 상기 제1 입출력 라인 쌍(DIO1, DIOB1)에 연결한다. 예를 들어, 상기 제1 버퍼 선택 신호(PBSEL1)가 인에이블되고, 상기 제2 내지 제M 버퍼 선택 신호들(PBSEL2∼PBSELM)이 모두 디세이블되면, 상기 페이지 버퍼 선택 회로(PS11)의 NMOS 트랜지스터들(N11, N12)만이 턴 온되고, 상기 페이지 버퍼 선택 회로들(PS12∼PSM1)의 NMOS 트랜지스터들(N11, N12)은 모두 턴 오프된다. 그 결과, 상기 페이지 버퍼(PB11)만이 상기 제1 입출력 라인 쌍(DIO1, DIOB1)에 연결된다.
상기 프리차지 회로들(PG1∼PG(K+J))은 상기 제1 내지 제(K+J) 입출력 라인 쌍들(DIO1,DIOB1∼DIO(K+J),DIOB(K+J))에 각각 연결된다. 상기 프리차지 회로들(PG1∼PG(K+J))은 프리차지 제어 신호(PCGb)에 응답하여, 동시에 상기 제1 내지 제(K+J) 입출력 라인 쌍들(DIO1,DIOB1∼DIO(K+J),DIOB(K+J))을 내부 전압(VCC) 레벨로 프리치지 한다. 좀 더 상세하게는, 상기 프리차지 회로들(PG1∼PG(K+J)) 각각이 PMOS 트랜지스터들(P11, P12)을 포함한다. 예를 들어, 상기 프리차지 회로(PG1)의 상기 PMOS 트랜지스터(P11)는 상기 내부 전압(VDD)과 상기 입출력 라인(DIOB1) 사이에 연결되고, 상기 PMOS 트랜지스터(P12)는 상기 내부 전압(VDD)과 상기 입출력 라인(DIO1) 사이에 연결된다. 상기 PMOS 트랜지스터들(P11, P12)은 상기 프리차지 제어 신호(PCGb)에 응답하여 동시에 턴 온된다. 그 결과, 상기 입출력 라인들(DIO1, DIOB1)이 동시에 상기 내부 전압(VCC) 레벨로 프리차지된다.
상기 칼럼 선택 회로들(CA1∼CAL)의 구성 및 구체적인 동작은 상호 유사하므 로, 상기 칼럼 선택 회로(CA1)를 중심으로 설명하면 다음과 같다. 상기 칼럼 선택 회로(CA1)는 선택 회로들(SL1∼SLJ)과 게이트 회로(YG1)를 포함한다. 상기 선택 회로들(SL1∼SLJ)은 상기 제1 내지 제J 입출력 라인 쌍들(DIO1,DIOB1∼DIOJ,DIOBJ)에 각각 연결되고, 한 쌍의 내부 입출력 노드들(NIOB1,NIO1)에 각각 더 연결된다. 상기 선택 회로들(SL1∼SLJ)은 제1 내지 제M 칼럼 선택 신호들(YAD1∼YAM)에 각각 응답하여, 자신에 대응하는 입출력 라인 쌍을 상기 한 쌍의 내부 입출력 노드들(NIOB1, NIO1)에 연결하거나 또는 분리한다. 예를 들어, 상기 선택 회로(SL1)는 상기 제1 입출력 라인 쌍(DIO1, DIOB1)과 상기 한 쌍의 내부 입출력 노드들(NIOB1, NIO1) 사이에 연결된다. 상기 선택 회로(SL1)는 상기 제1 칼럼 선택 신호(YAD1)에 응답하여, 상기 제1 입출력 라인 쌍(DIO1, DIOB1)을 상기 한 쌍의 내부 입출력 노드들(NIOB1, NIO1)에 각각 연결하거나 또는 분리한다. 바람직하게, 상기 제1 내지 제M 칼럼 선택 신호들(YAD1∼YAM) 중 어느 하나가 인에이블될 때, 나머지들은 모두 디세이블된다. 따라서, 상기 선택 회로들(SL1∼SLJ) 중 어느 하나가 자신에 대응하는 입출력 라인 쌍을 상기 내부 입출력 노드들(NIOB1, NIO1)에 각각 연결할 때, 나머지 선택 회로들은 각각 자신에 대응하는 입출력 라인 쌍을 상기 내부 입출력 노드들(NIOB1, NIO1)로부터 분리시킨다. 상기 선택 회로들(SL1∼SLJ) 각각은 NMOS 트랜지스터들(N21, N22)로서 구현될 수 있다. 예를 들어, 상기 선택 회로(SL1)의 NMOS 트랜지스터(N21)는 상기 입출력 라인(DIOB1)과 상기 내부 입출력 노드(NIOB1)사이에 연결되고, 상기 NMOS 트랜지스터(N22)는 상기 입출력 라인(DIO1)과 상기 내부 입출력 노드(NIO1) 사이에 연결된다. 상기 NMOS 트랜지스터들(N21, N22)은 상기 제1 칼럼 선택 신호(YAD1)가 인에이블될 때, 동시에 턴 온된다.
상기 게이트 회로(YG1)는 상기 내부 입출력 노드들(NIOB1, NIO1)과 데이터 입출력 노드들(YNB, YN) 사이에 연결된다. 상기 게이트 회로(YG1)는 게이트 제어 신호(YBD1)에 응답하여, 상기 내부 입출력 노드들(NIOB1, NIO1)을 상기 데이터 입출력 노드들(YNB, YN)에 각각 연결하거나 또는 분리한다. 좀 더 상세하게는, 상기 게이트 회로(YG1)는 NMOS 트랜지스터들(N31, N32)로서 구현될 수 있다. 상기 NMOS 트랜지스터(N31)는 상기 내부 입출력 노드(NIOB1)와 상기 데이터 입출력 노드(YNB) 사이에 연결되고, 상기 NMOS 트랜지스터(N32)는 상기 내부 입출력 노드(NIO1)와 상기 데이터 입출력 노드(YN) 사이에 연결된다. 상기 NMOS 트랜지스터들(N31, N32)은 상기 게이트 제어 신호(YBD1)가 인에이블될 때, 동시에 턴 온된다.
상기 센스 앰프(110)는 데이터 출력 제어 신호(DOEN)에 응답하여, 상기 제1 내지 제J 상보 센싱 데이터들 중 상기 한 쌍의 데이터 입출력 노드들(YNB, YN)로부터 각각 수신되는 어느 하나의 상보 센싱 데이터들을 센싱 및 증폭하고, 그 증폭된 데이터를 출력 데이터(DOUT)로서 데이터 라인(DL)에 출력한다. 상기 입력 회로(120)는 데이터 입력 제어 신호(DIEN)에 응답하여, 상기 데이터 라인(DL)을 통하여 수신되는 입력 데이터(DIN)에 응답하여, 상기 제1 내지 제J 상보 입력 데이터들 중 어느 하나의 상보 입력 데이터들을 상기 한 쌍의 데이터 입출력 노드들(YNB, YN)에 각각 출력한다. 바람직하게, 상기 입력 회로(120)는 인버터들(121∼123)을 포함할 수 있다. 상기 인버터(121)는 상기 데이터 라인(DL1)을 통하여 수신되는 상기 입력 데이터(DIN)를 반전시킨다. 상기 인버터(122)는 상기 데이터 입력 제어 신호(DIEN) 에 응답하여, 상기 인버터(121)의 출력 신호를 반전시키고, 그 반전된 신호를 상기 입력 데이터(DA)로서 상기 데이터 입출력 노드(YN)에 출력한다. 또, 상기 인버터(123)는 상기 데이터 입력 제어 신호(DIEN)에 응답하여, 상기 데이터 라인(DL1)을 통하여 수신되는 상기 입력 데이터(DIN)를 반전시키고, 그 반전된 신호를 입력 데이터(DAB)로서 상기 데이터 입출력 노드(YNB)에 출력한다.
도 3은 도 2에 도시된 페이지 버퍼(PB11), 페이지 버퍼 선택 회로(PS11), 및 칼럼 선택 회로(110)의 연결 관계를 좀 더 상세히 나타내는 도면이다. 상기 페이지 버퍼들(PB11∼PBM(K+J))의 구성 및 구체적인 동작은 실질적으로 유사하다.
도 3을 참고하면, 상기 페이지 버퍼(PB11)는 비트 라인 선택 회로(210), 프리차지 회로(220), 레지스터 회로(230), 프로그램 제어 회로(240)를 포함한다. 상기 비트 라인 선택 회로(210)는 NMOS 트랜지스터들(211∼214)을 포함한다. 상기 NMOS 트랜지스터들(211, 212)은 디스차지 신호들(DICHe, DICHo)에 각각 응답하여, 상기 비트 라인들(BLe11, BLo11)을 비트 라인 제어 신호(VIRPWR)의 전압 레벨로 프리차지 또는 디스차지한다. 비트 라인 선택 신호들(BSLe, BSLo)에 응답하여, 상기 NMOS 트랜지스터들(213, 214) 중 하나가 턴 온되어, 상기 비트 라인들(BLe11, BLo11) 중 하나를 센싱 노드(SO)에 연결한다.
상기 프리차지 회로(220)는 PMOS 트랜지스터로 구현될 수 있고, 프리차지 제어 신호(PRECHb)에 응답하여 상기 센싱 노드(SO)를 내부 전압(VCC) 레벨로 프리차지한다. 상기 레지스터 회로(230)는 센싱 회로(231)와 래치 회로(232)를 포함한다. 상기 센싱 회로(231)는 NMOS 트랜지스터들(233, 234)을 포함하고, 상기 래치 회로 (232)는 인버터들(235, 236)을 포함한다. 상기 센싱 회로(231)는 래치 신호(LCH)에 응답하여 상기 센싱 노드(SO)의 전압 레벨을 센싱하고, 센싱 데이터(SAB)를 제1 노드(Q1)에 출력한다. 상기 래치 회로(232)는 독출 동작시, 상기 제1 노드(Q1)로부터 수신되는 상기 센싱 데이터(SAB)를 래치하고 그 반전된 센싱 데이터(SA)를 제2 드(Q2)에 출력한다. 또, 프로그램 동작시, 상기 래치 회로(232)는 상기 제1 및 제2 노드(Q1, Q2)를 통하여 각각 수신되는 상보 입력 데이터들(DAB, DA)을 래치한다. 상기 프로그램 제어 회로(240)는 NMOS 트랜지스터로 구현될 수 있고, 프로그램 제어 신호(PGM)에 응답하여 상기 래치 회로(232)에 저장된 상기 입력 데이터(DA)를 상기 센싱 노드(SO)에 출력한다.
상기 페이지 버퍼 선택 회로(PS11)의 NMOS 트랜지스터(N11)는 상기 제1 노드(Q1)와 입출력 라인(DIOB1) 사이에 연결되고, 상기 NMOS 트랜지스터(N12)는 상기 제2 노드(Q2)와 입출력 라인(DIO1) 사이에 연결된다. 상기 NMOS 트랜지스터들(N11, N12)은 상기 제1 버퍼 선택 신호(PBSEL1)가 인에이블될 때 동시에 턴 온된다. 그 결과, 독출 동작시, 상기 제1 및 제2 노드(Q1, Q2)의 상보 센싱 데이터들(SAB, SA)이 상기 입출력 라인들(DIOB1, DIO1)에 각각 전달된다. 또, 프로그램 동작시, 상기 입출력 라인들(DIOB1, DIO1)의 상보 입력 데이터들(DAB, DA)이 상기 제1 및 제2 노드(Q1, Q2)에 전달된다. 도 3에서는 상기 칼럼 선택 회로(110)에서 선택 회로(SL1)와 게이트 회로(YG1)만이 도시되어 있다. 상기 선택 회로(SL1)의 NMOS 트랜지스터(N21)는 상기 입출력 라인(DIOB1)과 내부 입출력 노드(NIOB1) 사이에 연결되고, 상기 NMOS 트랜지스터(N22)는 상기 입출력 라인(DIO1)과 내부 입출력 노드(NIO1) 사 이에 연결된다. 제1 칼럼 선택 신호(YAD1)에 응답하여, 상기 NMOS 트랜지스터들(N21, N22)이 동시에 턴 온 될 때, 상기 입출력 라인들(DIOB1, DIO1)의 상기 상보 센싱 데이터들(SAB, SA)이 상기 내부 입출력 노드들(NIOB1, NIO1)에 각각 전달되거나, 또는 상기 내부 입출력 노드들(NIOB1, NIO1)의 상기 상보 입력 데이터들(DAB, DA)이 상기 입출력 라인들(DIOB1, DIO1)에 각각 전달된다.
상기 게이트 회로(YG1)의 NMOS 트랜지스터(N31)는 상기 내부 입출력 노드(NIOB1)와 데이터 입출력 노드(YNB) 사이에 연결되고, 상기 NMOS 트랜지스터(N32)는 상기 내부 입출력 노드(NIO1)와 상기 데이터 입출력 노드(YNB) 사이에 연결된다. 상기 게이트 제어 신호(YBD1)에 응답하여, 상기 NMOS 트랜지스터들(N31, N32)이 동시에 턴 온될 때, 상기 내부 입출력 노드들(NIOB1, NIO1)의 상기 상보 센싱 데이터들(SAB, SA)이 상기 데이터 입출력 노드들(YNB, YN)에 각각 전달되거나, 또는 상기 데이터 입출력 노드들(YNB, YN)의 상기 상보 입력 데이터들(DAB, DA)이 상기 내부 입출력 노드들(NIOB1, NIO1)에 각각 전달된다.
다음으로, 도 2 내지 도 4를 참고하여, 상기 데이터 입출력 회로(110)의 데이터 입출력 동작을 좀 더 상세히 설명하면 다음과 같다. 도 4는 도 3에 도시된 페이지 버퍼, 페이지 버퍼 선택 회로, 및 칼럼 선택 회로에 의한 데이터 출력 동작과 관련된 신호들의 타이밍도이다. 도 4를 참고하면, 프리차지 제어 신호(PCGb)가 설정된 시간 동안 디세이블된 후 인에이블된다. 프리차지 제어 신호(PCGb)가 디세이블될 때, 상기 프리차지 회로들(PG1∼PG(K+J))은 프리차지 제어 신호(PCGb)에 응답하여, 동시에 상기 제1 내지 제(K+J) 입출력 라인 쌍들(DIO1,DIOB1∼ DIO(K+J),DIOB(K+J))을 내부 전압(VCC) 레벨로 프리치지 한다. 이 후, 예를 들어, 버퍼 선택 신호(PBSEL1)가 인에이블되고, 제2 내지 제M 버퍼 선택 신호들(PBSEL2∼PBSELM)이 디세이블되면, 상기 버퍼 선택 신호(PBSEL1)에 응답하여, 페이지 버퍼 선택 회로들(PS11,...PS1J,...PS1K,...PS(K+J))의 NMOS 트랜지스터들(N11, N12)이 동시에 턴 온되어, 상기 페이지 버퍼들(PB11,...PB1J,...PB1K,...PB(K+J))의 제1 및 제2 노드들(Q1, Q2)을 각각 대응하는 입출력 라인 쌍들(DIO1,DIOB1,...DIOJ,DIOBJ,...DIOK,DIOBK,...DIO(K+J),DIOB(K+J))에 각각 연결한다. 그 결과, 제1 및 제2 노드들(Q1, Q2)의 상보 센싱 데이터들(SAB, SA)이 상기 입출력 라인 쌍들(DIO1,DIOB1,...DIOJ,DIOBJ,...DIOK,DIOBK,...DIO(K+J),DIOB(K+J)에 각각 전달된다. 그 결과, 상기 입출력 라인 쌍들(DIO1,DIOB1,...DIOJ,DIOBJ,...DIOK,DIOBK,...DIO(K+J),DIOB(K+J))간에 전압 차가 발생한다. 예를 들어, 도 4에서 참조되는 것과 같이, 상기 입출력 라인(DIO1)은 내부 전압(VCC) 레벨로 되고, 상기 입출력 라인(DIOB1)은 그라운드 전압(VSS) 레벨로 된다. 이 후, 상기 제1 칼럼 선택 신호(YAD1)와 상기 게이트 제어 신호(YBD1)가 인에이블되고, 상기 제2 내지 제M 칼럼 선택 신호들(YAD2∼YADM)과 상기 게이트 제어 신호들(YBD2∼YBDL)이 디세이블된다. 그 결과, 상기 제1 칼럼 선택 신호(YAD1)에 응답하여 상기 칼럼 선택 회로(CA1)의 선택 회로들(SL1∼SLK)이 대응하는 입출력 라인 쌍(DIO1,DIOB1∼DIOK,DIOBK)을 내부 입출력 노드들(NIO1,NIOB1∼NIOL,NIOBL)에 각각 연결한다. 또, 상기 게이트 제어 신호(YBD1)에 응답하여, 상기 게이트 회로(YG1)가 상기 내부 입출력 노드들(NIO1,NIOB1)을 데이터 입출력 노드들(YN,YNB) 에 각각 연결한다. 결과적으로, 상기 칼럼 선택 회로(CA1)에 의해 상기 데이터 입출력 노드들(YN,YNB)에는 상기 입출력 라인들(DIO1, DIOB1)만이 연결되고, 상기 입출력 라인들(DIO1, DIOB1)의 상기 상보 센싱 데이터들(SA, SAB)이 상기 데이터 입출력 노드들(YN,YNB)에 전달된다. 그 결과, 도 4에서 참조되는 것과 같이, 상기 데이터 입출력 노드들(YN,YNB)간에 전압 차가 발생된다. 이 후, 데이터 출력 제어 신호(DOEN)가 인에이블되면, 상기 센스 앰프(110)가 인에이블되어, 상기 데이터 입출력 노드들(YN,YNB)간에 전압 차를 센싱하고, 그 센싱된 신호를 증폭하여, 출력 데이터(DOUT)로서 출력한다. 상술한 것과 같이, 상기 데이터 입출력 회로(100)에서는 한 쌍의(즉, 듀얼(dual)) 데이터 입출력 노드들을 통하여 데이터가 입출력되므로, 싱글 데이터 입출력 노드를 통하여 데이터가 입출력되는 것에 비하여, 데이터의 입출력 속도가 더욱 증가될 수 있다. 또한, 상기 데이터 입출력 회로(100)는 페이지 버퍼를 한 쌍의 입출력 라인에 선택적으로 연결하는 페이지 버퍼 선택 회로를 포함하므로, 페이지 버퍼가 데이터 입력 또는 출력을 위한 회로들을 포함하지 않아도 된다. 따라서 페이지 버퍼의 크기가 감소될 수 있다.
상기에서 설명한 본 발명의 기술적 사상이 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 따른 플래시 메모리 장치의 데이터 입출력 회로는 듀얼(dual) 데이터 입출력 노드들을 통하여 데이터가 입출력되도록 함으로써, 데이터의 입출력 속도를 증가시키고, 페이지 버퍼의 크기를 감소시킬 수 있다.

Claims (10)

  1. 적어도 한 쌍의 비트 라인들에 연결되는 페이지 버퍼;
    버퍼 선택 신호에 응답하여, 한 쌍의 입출력 라인들을 통하여 수신되는 상보 입력 데이터들을 상기 페이지 버퍼에 출력하거나, 또는 상기 페이지 버퍼에 저장된 상보 센싱 데이터들을 상기 한 쌍의 입출력 라인들에 출력하는 페이지 버퍼 선택 회로; 및
    칼럼 선택 신호와 게이트 제어 신호에 응답하여, 상기 한 쌍의 입출력 라인들을 통하여 수신되는 상기 상보 센싱 데이터들을 한 쌍의 데이터 입출력 노드들에 각각 출력하거나, 또는 상기 한 쌍의 데이터 입출력 노드들을 통하여 수신되는 상기 상보 입력 데이터들을 상기 한 쌍의 입출력 라인들에 각각 출력하는 칼럼 선택 회로를 포함하는 플래시 메모리 장치의 데이터 입출력 회로.
  2. 제1항에 있어서, 상기 페이지 버퍼는,
    비트 라인 선택 신호들과 디스차지 신호들에 응답하여, 상기 적어도 한 쌍의 비트 라인들 중 하나를 센싱 노드에 연결하는 비트 라인 선택 회로;
    프리차지 제어 신호에 응답하여 상기 센싱 노드를 내부 전압 레벨로 프리차지하는 프리차지 회로;
    래치 신호에 응답하여 상기 센싱 노드의 전압 레벨을 센싱하고, 센싱 데이터를 제1 노드에 출력하는 센싱 회로와, 독출 동작시, 상기 제1 노드로부터 수신되는 상기 센싱 데이터를 래치하고 그 반전된 센싱 데이터를 제2 노드에 출력하거나, 또는 프로그램 동작시, 상기 제1 및 제2 노드를 통하여 수신되는 상기 상보 입력 데이터들을 래치하는 래치 회로를 포함하는 레지스터 회로; 및
    프로그램 제어 신호에 응답하여 상기 래치 회로에 저장된 상기 입력 데이터를 상기 센싱 노드에 출력하는 프로그램 제어 회로를 포함하는 플래시 메모리 장치의 데이터 입출력 회로.
  3. 제2항에 있어서,
    상기 페이지 버퍼 선택 회로는, 상기 제1 및 제2 노드와 상기 한 쌍의 입출력 라인들 사이에 각각 연결되고, 상기 버퍼 선택 신호에 각각 응답하여, 상기 한 쌍의 입출력 라인들을 상기 제1 및 제2 노드들에 각각 연결하거나, 또는 분리하는 스위치 회로들을 포함하는 플래시 메모리 장치의 데이터 입출력 회로.
  4. 제1항에 있어서,
    데이터 출력 제어 신호에 응답하여, 상기 한 쌍의 데이터 입출력 노드들로부터 수신되는 상기 상보 센싱 데이터들을 센싱 및 증폭하고, 그 증폭된 데이터를 출력 데이터로서 데이터 라인에 출력하는 센스 앰프; 및
    데이터 입력 제어 신호에 응답하여, 상기 데이터 라인을 통하여 수신되는 입력 데이터에 응답하여, 상기 상보 입력 데이터들을 상기 한 쌍의 데이터 입출력 노드들에 각각 출력하는 입력 회로를 더 포함하는 플래시 메모리 장치의 데이터 입출 력 회로.
  5. 제1 내지 제J(J는 정수) 그룹의 비트 라인 쌍들에 각각 연결되는 제1 내지 제J 그룹의 페이지 버퍼들;
    제1 내지 제M(M은 정수) 버퍼 선택 신호들에 각각 응답하여, 제1 내지 제J 입출력 라인 쌍들을 통하여 수신되는 제1 내지 제J 상보 입력 데이터들을 상기 제1 내지 제J 그룹의 페이지 버퍼들에 각각 출력하거나, 또는 상기 제1 내지 제J 그룹의 페이지 버퍼들에 각각 저장된 제1 내지 제J 상보 센싱 데이터들을 상기 제1 내지 제J 입출력 라인 쌍들에 각각 출력하는 제1 내지 제J 그룹의 페이지 버퍼 선택 회로들; 및
    제1 내지 제M 칼럼 선택 신호들과, 게이트 제어 신호에 응답하여, 상기 제1 내지 제J 입출력 라인 쌍들 중 한 쌍을 통하여 수신되는 상기 제1 내지 제J 상보 센싱 데이터들 중 어느 한 쌍의 상보 데이터들을 상기 한 쌍의 데이터 입출력 노드들에 각각 출력하거나, 또는 상기 한 쌍의 데이터 입출력 노드들을 통하여 수신되는 상기 제1 내지 제J 상보 입력 데이터들 중 한 쌍의 상보 데이터들을 상기 제1 내지 제J 입출력 라인 쌍들 중 한 쌍에 각각 출력하는 칼럼 선택 회로를 포함하는 플래시 메모리 장치의 데이터 입출력 회로.
  6. 제5항에 있어서, 상기 제1 내지 제J 그룹의 페이지 버퍼들 각각은,
    비트 라인 선택 신호들과 디스차지 신호들에 응답하여, 상기 제1 내지 제J 그룹의 비트 라인 쌍들 중 한 쌍의 비트 라인들 중 하나를 센싱 노드에 연결하는 비트 라인 선택 회로;
    프리차지 제어 신호에 응답하여 상기 센싱 노드를 내부 전압 레벨로 프리차지하는 프리차지 회로;
    래치 신호에 응답하여 상기 센싱 노드의 전압 레벨을 센싱하고, 센싱 데이터를 제1 노드에 출력하는 센싱 회로와, 독출 동작시, 상기 제1 노드로부터 수신되는 상기 센싱 데이터를 래치하고 그 반전된 센싱 데이터를 제2 노드에 출력하거나, 또는 프로그램 동작시, 상기 제1 및 제2 노드를 통하여 수신되는 상기 상보 입력 데이터들을 래치하는 래치 회로를 포함하는 레지스터 회로; 및
    프로그램 제어 신호에 응답하여 상기 래치 회로에 저장된 상기 상보 입력 데이터들 중 하나를 상기 센싱 노드에 출력하는 프로그램 제어 회로를 포함하는 플래시 메모리 장치의 데이터 입출력 회로.
  7. 제6항에 있어서,
    상기 제1 내지 제J 그룹의 페이지 버퍼 선택 회로들 각각은, 상기 제1 및 제2 노드와 상기 제1 내지 제J 입출력 라인 쌍들 중 한 쌍의 입출력 라인들 사이에 각각 연결되고, 상기 제1 내지 제M 버퍼 선택 신호들 중 하나에 응답하여, 상기 한 쌍의 입출력 라인들을 상기 제1 및 제2 노드들에 각각 연결하거나, 또는 분리하는 스위치 회로들을 포함하는 플래시 메모리 장치의 데이터 입출력 회로.
  8. 제5항에 있어서,
    상기 제1 내지 제J 그룹들 각각에는 M개의 페이지 버퍼 선택 회로들이 포함되고, 상기 제1 내지 제M 버퍼 선택 신호들에 응답하여, 상기 M개의 페이지 버퍼 선택 회로들 중 어느 하나가 상기 제1 내지 제J 입출력 라인 쌍들 중 한 쌍에 자신과 대응하는 페이지 버퍼를 연결하고, 나머지 페이지 버퍼 선택 회로들 각각은 자신에 대응하는 페이지 버퍼를 상기 제1 내지 제J 입출력 라인 쌍들 중 한 쌍으로부터 분리하는 플래시 메모리 장치의 데이터 입출력 회로.
  9. 제5항에 있어서,
    데이터 출력 제어 신호에 응답하여, 상기 제1 내지 제J 상보 센싱 데이터들 중 상기 한 쌍의 데이터 입출력 노드들로부터 각각 수신되는 어느 한 쌍의 상보 센싱 데이터들을 센싱 및 증폭하고, 그 증폭된 데이터를 출력 데이터로서 데이터 라인에 출력하는 센스 앰프; 및
    데이터 입력 제어 신호에 응답하여, 상기 데이터 라인을 통하여 수신되는 입력 데이터에 응답하여, 상기 제1 내지 제J 상보 입력 데이터들 중 어느 한 쌍의 상보 입력 데이터들을 상기 한 쌍의 데이터 입출력 노드들에 각각 출력하는 입력 회로를 더 포함하는 플래시 메모리 장치의 데이터 입출력 회로.
  10. 제5항에 있어서, 상기 칼럼 선택 회로는,
    상기 제1 내지 제J 입출력 라인 쌍들에 각각 하나씩 대응하게 연결되고, 상 기 제1 내지 제M 칼럼 선택 신호들에 응답하여, 상기 제1 내지 제J 입출력 라인 쌍들 중 대응하는 한 쌍의 입출력 라인들을 한 쌍의 내부 입출력 노드들에 각각 연결하거나 또는 분리하는 제1 내지 제J 선택 회로들; 및
    상기 게이트 제어 신호에 응답하여, 상기 한 쌍의 내부 입출력 노드들을 상기 한 쌍의 데이터 입출력 노드들에 각각 연결하거나 또는 분리하는 게이트 회로를 포함하고,
    상기 제1 내지 제J 선택 회로들 중 하나가 상기 대응하는 한 쌍의 입출력 라인들을 상기 한 쌍의 내부 입출력 노드들에 각각 연결할 때, 나머지 선택 회로들 각각은 자신과 대응하는 한 쌍의 입출력 라인들을 상기 한 쌍의 내부 입출력 노드들로부터 분리하는 플래시 메모리 장치의 데이터 입출력 회로.
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