KR102519541B1 - 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 동작 방법 - Google Patents

비휘발성 메모리 장치 및 비휘발성 메모리 장치의 동작 방법 Download PDF

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Abstract

비휘발성 메모리 장치는 다수의 캐시 래치; 입출력 라인 쌍; 상기 다수의 캐시 래치 중 대응하는 캐시 래치가 선택된 경우 상기 대응하는 캐시 래치와 상기 입출력 라인 쌍을 연결하는 다수의 스위칭부; 상기 입출력 라인 쌍을 프리차지하는 프리차지부; 및 상기 입출력 라인 쌍의 데이터를 증폭하여 출력하는 감지 증폭기를 포함하고, 상기 감지 증폭기는 제1전원 전압으로 동작하고, 상기 캐시 래치, 상기 다수의 스위칭부 및 상기 프리차지부는 상기 제1전원 전압보다 높은 전압 레벨을 갖는 제2전원 전압으로 동작할 수 있다.

Description

비휘발성 메모리 장치 및 비휘발성 메모리 장치의 동작 방법{NONVOLATILE MEMROY DEVICE AND METHOD FOR OPERATING NONVOLATILE MEMROY DEVICE}
본 특허문서는 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 동작 방법에 관한 것이다.
비휘발성 메모리는 전원 공급이 차단되더라도 저장된 데이터가 그대로 유지되는 메모리 소자이다. 플로팅 게이트(floating gate)의 전도성 밴드에 유지되는 전하의 양을 제어함에 따라, 메모리 셀의 문턱 전압(threshold voltage)이 이동하는 성질을 이용하여 비휘발성 메모리에 데이터를 저장하는 것이다.
플로팅 게이트에 프로그램 펄스를 인가하면 메모리 셀의 문턱 전압은 상승한다. 프로그램 펄스를 이용하여 메모리 셀에 저장할 데이터의 값에 따라 메모리 셀의 문턱전압이 다르게 만든다. 그런데 비휘발성 메모리 내의 다수의 메모리 셀의 특성은 각각 다르므로 동일한 데이터가 저장된 메모리 셀들의 문턱 전압도 하나의 값을 가지는 것이 아니라 일정한 분포를 이루게 된다.
한편, 비휘발성 메모리에서 다수의 메모리 셀은 자신에게 대응하는 비트라인에 연결된다. 각각의 비트라인은 자신에게 대응하는 페이지 버퍼와 연결되고, 페이지 버퍼는 선택된 메모리 셀을 대상으로 리드, 라이트 등의 특정 동작을 수행하기 위해 비트라인의 소정의 전압레벨로 구동하거나, 비트라인의 전압을 감지하여 감지된 값을 저장 및 출력하는 역할을 한다. 페이지 버퍼는 외부로부터 입력된 데이터를 저장하여 비트라인의 전압을 소정의 전압을 구동하는 동작을 수행하거나, 비트라인의 전압을 감지하여 비트라인의 전압에 대응하는 데이터를 저장하고 외부로 전달하기 위하여 각각 하나 이상의 래치를 포함한다.
페이지 버퍼에 포함된 하나 이상의 래치 중에서도 캐시 래치는 데이터의 리드 동작시 선택된 메모리 셀의 데이터를 저장하고, 저장된 값에 따라 데이터를 외부로 전달하기 위한 라인을 구동하는 역할을 수행한다. 이하에서는 도 1을 참조하여 페이지 버퍼의 캐시 래치에 저장된 데이터가 어떻게 페이지 버퍼 외부로 전달되는지 설명한다.
도 1은 캐시 래치의 데이터가 전달되는 과정을 설명하기 위해 비휘발성 메모리 장치의 구성의 일부를 나타낸 도면이다.
도 1을 참조하면, 비휘발성 메모리 장치는 캐시 래치(110), 스위칭부(120), 입출력 라인 쌍(IO/IOB) 및 프리차지부(130)를 포함할 수 있다.
캐시 래치(110)는 데이터 노드(Q) 및 반전 데이터 노드(QB)를 포함할 수 있다. 리드 동작시 비트라인(도 1에 미도시 됨)의 데이터가 센싱되어 캐시 래치(110)에 저장될 수 있다. 컬럼 선택 신호(CS<0>)가 활성화되면 스위칭부(120)가 턴온되어 캐시 래치(110)가 입출력 라인 쌍(IO, IOB)과 연결될 수 있다.
프리차지부(130)는 입출력 라인 쌍(IO, IOB)을 캐시 래치(110)와 연결되기 전에 전원 전압(VCC)으로 프리차지할 수 있다. 캐시 래치(110)의 노드들(Q, QB)과 입출력 라인 쌍(IO, IOB)이 연결되면, 캐시 래치(110)의 인버터들(IV1, IV2) 중 하나의 인버터에 의해 방전 경로가 형성되어 입출력 라인 쌍(I0, IOB) 중 하나의 입출력 라인의 전압 레벨이 하강할 수 있다. 방전으로 인해 입출력 라인 쌍(IO, IOB)의 전압 차이가 일정한 정도 이상이되면, 데이터가 검출 및 출력될 수 있다.
그런데 비휘발성 메모리 장치의 집적도가 높아지고, 전원 전압이 계속 낮아지면서 위에서 설명한 방전 속도가 느려지고, 결과적으로 입출력 라인 쌍(IO, IOB)의 전압 차이가 일정한 정도 이상되는데 걸리는 시간이 길어지고 있다. 이는 비휘발성 메모리 장치의 고속 동작에 방해가 될 수 있다.
본 발명의 일 실시예는 입출력 라인의 프리차지 레벨 및 데이터 센싱을 위한 구성의 동작 전압을 높임으로써 리드 동작의 속도를 높인 비휘발성 메모리 장치를 제공할 수 있다.
본 발명의 일 실시예에 따른 비휘발성 메모리 장치는 다수의 캐시 래치; 입출력 라인 쌍; 상기 다수의 캐시 래치 중 대응하는 캐시 래치가 선택된 경우 상기 대응하는 캐시 래치와 상기 입출력 라인 쌍을 연결하는 다수의 스위칭부; 상기 입출력 라인 쌍을 프리차지하는 프리차지부; 및 상기 입출력 라인 쌍의 데이터를 증폭하여 출력하는 감지 증폭기를 포함하고, 상기 감지 증폭기는 제1전원 전압으로 동작하고, 상기 캐시 래치, 상기 다수의 스위칭부 및 상기 프리차지부는 상기 제1전원 전압보다 높은 전압 레벨을 갖는 제2전원 전압으로 동작할 수 있다.
본 발명의 일 실시예에 따른 비휘발성 메모리 장치는 하나 이상의 비휘발성 메모리 셀이 직렬로 연결된 다수의 셀 스트링; 상기 다수의 셀 스트링 중 대응하는 셀 스트링과 연결된 다수의 비트라인; 캐시 래치를 포함하고, 리드 동작시 상기 다수의 비트라인 중 대응하는 비트라인의 데이터를 감지하여 상기 캐시 래치에 저장하는 다수의 페이지 버퍼; 입출력 라인 쌍; 상기 다수의 캐시 래치 중 대응하는 캐시 래치가 선택된 경우 상기 대응하는 캐시 래치와 상기 입출력 라인 쌍을 연결하는 다수의 스위칭부; 상기 입출력 라인 쌍을 프리차지하는 프리차지부; 및 상기 입출력 라인 쌍의 데이터를 증폭하여 출력하는 감지 증폭기를 포함하고, 상기 다수의 페이지 버퍼 및 감지 증폭기는 제1전원 전압으로 동작하고, 상기 캐시 래치, 상기 다수의 스위칭부 및 상기 프리차지부는 상기 제1전원 전압보다 높은 전압 레벨을 갖는 제2전원 전압으로 동작할 수 있다.
다수의 캐시 래치, 상기 다수의 캐시 래치 중 대응하는 캐시 래치와 입출력 라인 쌍을 연결하는 다수의 스위칭부를 포함하고, 제1전원 전압으로 동작하는 비휘발성 메모리 장치의 동작 방법에 있어서, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 동작 방법은 상기 입출력 라인 쌍을 상기 제1전원 전압보다 높은 전압 레벨을 갖는 제2전원 전압으로 프리차지하는 단계; 상기 다수의 캐시 래치 중 선택된 캐시 래치에 대응하는 스위칭부를 상기 제2전원 전압으로 턴온시키는 단계; 및 상기 입출력 라인 쌍에서 상기 선택된 캐시 래치로 전류를 흘리는 단계를 포함할 수 있다.
본 기술은 입출력 라인의 프리차지 레벨 및 데이터 센싱을 위한 구성의 동작 전압을 높임으로써 비휘발성 메모리 장치의 리드 동작 속도를 높일 수 있다.
도 1은 캐시 래치의 데이터가 전달되는 과정을 설명하기 위해 비휘발성 메모리 장치의 구성의 일부를 나타낸 도면,
도 2는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 구성도,
도 3은 셀 어레이(210)의 구성도,
도 4는 감지 증폭기(250)의 구성도,
도 5a, b는 비휘발성 메모리 장치의 입출력 라인 쌍(IO, IOB)에서 캐시 래치(221_0)로 전하를 방전시키는 동작을 설명하기 위한 도면,
도 6a, b는 도 2의 비휘발성 메모리 장치의 동작과 종래의 비휘발성 메모리 장치의 동작을 비교하여 설명하기 위한 도면,
도 7은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 동작 방법을 설명하기 위한 도면
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 구성도이다.
도 2를 참조하면, 비휘발성 메모리 장치는 셀 어레이(210), 다수의 비트라인(BL0 - BLy, y는 자연수), 다수의 페이지 버퍼(220_0 - 220_y), 다수의 스위칭부(230_0 - 230_y), 프리차지부(240), 감지 증폭기(250), 전압 생성부(260), 레벨 쉬프터(270), 컬럼 선택 신호 생성부(280) 및 입출력 라인 쌍(IO, IOB)을 포함할 수 있다. 도 2의 비휘발성 메모리 장치는 2개 이상의 전원 전압을 사용할 수 있다. 제1전원 전압(VCC)은 비휘발성 메모리 장치의 주 전원 전압일 수 있다. 제2전원 전압(VDD)은 제1전원 전압(VCC)보다 높은 전원 전압 레벨을 가지는 전원 전압일 수 있다. 입출력 라인 쌍(IO, IOB)은 정 입출력 라인(IO) 및 부 입출력 라인(IOB)을 포함할 수 있다.
도 3은 셀 어레이(210)의 구성도이다.
도 3을 참조하면, 각각의 셀 어레이(210)는 비트라인들(BL0 - BLy)과 공통 소스 라인(CSL) 사이에 연결된 다수의 셀 스트링들(ST0 - STy)을 포함할 수 있다. 즉, 셀 스트링들(ST0 - STy)은 대응하는 비트 라인들(BL0 - BLy)과 각각 연결되고 공통 소스 라인(CSL)과 공통으로 연결될 수 있다. 각각의 셀 스트링(ST0 - STy)은 소스가 공통 소스 라인(CSL)에 연결되는 소스 선택 트랜지스터(SST), 복수의 메모리 셀들(C00 - Cxy), 그리고 드레인이 비트라인(BL0 - BLy)에 연결되는 드레인 선택 트랜지스터(DST)를 포함할 수 있다. 메모리 셀들(C00 - Cxy)은 선택 트랜지스터들(SST, DST) 사이에 직렬로 연결될 수 있다. 소스 선택 트랜지스터(SST)의 게이트는 소스 선택 라인(SSL)에 연결되고, 메모리 셀들(C0 - Cxy, x는 자연수)의 게이트들은 워드라인들(WL0 - WLx)에 각각 연결되며, 드레인 선택 트랜지스터(DST)의 게이트는 드레인 선택 라인(DSL)에 연결될 수 있다.
리드 동작시 비트라인들(BL0 - BLy)을 프리차지하고, 선택 트랜지스터들(DST, SST)을 턴온시키기 위한 전압을 선택 라인들(DSL, SSL)에 인가하고, 공통 소스 라인(CSL)에 접지 전압을 인가할 수 있다. 선택된 워드라인에 메모리 셀의 데이터를 리드하기 위한 전압을 인가하고 비선택 워드라인들에 패스 전압을 인가한다. 이때, 패스 전압은 메모리 셀들을 모두 턴온시킬 정도의 레벨일 수 있다. 여기서 선택 트랜지스터들(DST, SST)에 인가되는 전압 및 패스 전압은 전원 전압(VCC)일 수 있다. 비트라인들(BL0 - BLy)의 전압은 메모리 셀에 저장된 데이터에 따라 달라질 수 있다.
다수의 페이지 버퍼(220_0 - 220_y)는 다수의 비트라인(BL0 - BLy) 중 대응하는 비트라인에 연결될 수 있다. 각각의 페이지 버퍼(220_0 - 220_y)는 캐시 래치(221_0 - 221_y)를 포함할 수 있다. 페이지 버퍼들(220_0 - 220_y)은 리드 동작시 대응하는 비트라인에서 센싱된 데이터를 캐시 래치(221_0 - 221_y)에 저장할 수 있다.
다수의 캐시 래치(221_0 - 221_y)는 데이터 노드(Q), 반전 데이터 노드(QB), 제1인버터(IV1), 제2인버터(IV2)를 포함할 수 있다. 제1인버터(IV1)는 제2전원 전압(VDD)으로 동작하고, 데이터 노드(Q)의 전압에 응답하여 반전 데이터 노드(QB)를 구동할 수 있다. 제2인버터(IV2)는 제2전원 전압(VDD)으로 동작하고, 반전 데이터 노드(QB)의 전압에 응답하여 데이터 노드(Q)를 구동할 수 있다.
제1인버터(IV1)는 일단이 반전 데이터 노드(QB)에 연결되고, 타단에 제2전원 전압(VDD)이 인가되고, 데이터 노드(Q)의 전압에 응답하여 온/오프되는 제1피모스 트랜지스터(P1) 및 일단이 반전 데이터 노드(QB)에 연결되고, 타단에 기저 전압(VSS)이 인가되고, 데이터 노드(Q)의 전압에 응답하여 온/오프되는 제1엔모스 트랜지스터(N1)를 포함할 수 있다.
제2인버터(IV2)는 일단이 데이터 노드(Q)에 연결되고, 타단에 제2전원 전압(VDD)이 인가되고, 반전 데이터 노드(QB)의 전압에 응답하여 온/오프되는 제2피모스 트랜지스터(P2) 및 일단이 데이터 노드(Q)에 연결되고, 타단에 기저 전압(VSS)이 인가되고, 반전 데이터 노드(QB)의 전압에 응답하여 온/오프되는 제2엔모스 트랜지스터(N2)를 포함할 수 있다.
도 2에서는 도시의 편의를 위해 캐시 래치(221_0)의 내부 구성만을 상세히 도시하였으며, 나머지 캐시 래치들(221_1 - 221_y)의 내부 구성은 생략하였다. 그러나 캐시 래치들(221_1 - 221_y)도 캐시 래치(221_0)와 동일한 내부 구성을 가질 수 있다.
다수의 스위칭부(230_0 - 230_y)는 다수의 캐시 래치 중 대응하는 캐시 래치가 선택된 경우 대응하는 캐시 래치와 입출력 라인 쌍을 연결할 수 있다. 다수의 컬럼 선택 신호(CS<0:y>)는 다수의 캐시 래치 중 하나의 캐시 래치에 대응하며, 대응하는 캐시 래치가 선택된 경우 제2전원 전압(VDD)의 전압 레벨로 활성화될 수 있다.
다수의 스위칭부(230_0 - 230_y) 각각은 대응하는 캐시 래치의 데이터 노드(Q)와 부 입출력 라인(IOB) 사이에 연결되고, 활성화 레벨이 제2전원 전압(VDD)의 전압 레벨인 다수의 컬럼 선택 신호(CS<0:y>) 중 대응하는 컬럼 선택 신호에 응답하여 온/오프되는 제1스위치 트랜지스터(N0_0 - N0_y) 및 대응하는 캐시 래치의 반전 데이터 노드(QB)와 정 입출력 라인(IO) 사이에 연결되고, 대응하는 컬럼 선택 신호(CS<0:y>)에 응답하여 온/오프되는 제2스위치 트랜지스터(N1_0 - N1_y)를 포함할 수 있다.
도 2에서는 도시의 편의를 위해 스위칭부(230_0)의 내부 구성만을 상세히 도시하였으며, 나머지 스위칭부들(230_1 - 230_y)의 내부 구성은 생략하였다. 그러나 스위칭부들(230_1 - 230_y)도 스위칭부(230_0)와 동일한 내부 구성을 가질 수 있다.
프리차지부(240)는 프리차지 구간에서 입출력 라인 쌍(IO, IOB)을 제2전원 전압(VDD)으로 프리차지할 수 있다. 프리차지부(240)는 일단이 정 입출력 라인(IO)에 연결되고, 타단에 제2전원 전압(VDD)이 인가되고, 프리차지 구간에서 턴온되는 제1프리차지 트랜지스터(PP0) 및 일단이 부 입출력 라인(IOB)에 연결되고, 타단에 제2전원 전압(VDD)이 인가되고, 프리차지 구간에서 턴온되는 제2프리차지 트랜지스터(PP1)를 포함할 수 있다. 제1 및 제2프리차지 트랜지스터(PP0, PP1)는 프리차지 구간에서 로우 레벨(VSS)로 활성화되는 프리차지 신호(IOPRECH)에 응답하여 온/오프될 수 있다.
감지 증폭기(250)는 입출력 라인 쌍(IO, IOB)의 데이터를 증폭할 수 있다. 감지 증폭기(250)는 제1전원 전압(VCC)으로 동작하고, 입출력 라인 쌍(IO, IOB)의 전압차이가 소정의 값 이상이 되면 입출력 라인 쌍(IO, IOB)의 데이터를 감지하여 출력(DAT, DATB)할 수 있다. 감지 증폭기(250)는 인에이블 신호(IOST)에 응답하여 활성화될 수 있다. 이때 정 입출력 라인(IO)의 전압이 부 입출력 라인(IOB)보다 높은 경우 출력(DAT)은 하이 레벨, 출력(DATB)은 로우 레벨이 되고(즉, 하이 데이터 출력), 부 입출력 라인(IOB)의 전압이 정 입출력 라인(IO)보다 높은 경우 출력(DAT)은 로우 레벨, 출력(DATB)은 하이 레벨이 될 수 있다(즉, 로우 데이터 출력).
전압 생성부(260)는 비휘발성 메모리 장치의 내부에서 사용되는 전원 전압들(VCC, VDD, VSS, VOLs)을 생성할 수 있다. VOLs은 제1 및 제2전원 전압(VCC, VDD) 및 기저전압(VSS) 외에 비휘발성 메모리 장치에서 사용되는 전원 전압일 수 있다.
레벨 쉬프터(270)는 비활성화 상태에서 제1전원 전압(VCC)의 전압 레벨을 갖는 예비 프리차지 신호(PRE_IOPRECH)의 비활성화 레벨을 제2전원 전압(VDD)의 전압 레벨로 쉬프팅시켜 프리차지 신호(IOPRECH)를 생성할 수 있다. 또한 레벨 쉬프터(270)는 로우 레벨인 경우 기저 전압(VSS)의 전압 레벨을 가지고, 하이 레벨인 경우 제1전원 전압(VCC)의 전압 레벨을 가지는 다수의 예비 어드레스 신호(PRE_ADD<0:m>, m은 자연수)의 하이 레벨을 제2전원 전압(VDD)의 전압 레벨로 쉬프팅시켜 다수의 어드레스 신호(ADD<0:m>)를 생성할 수 있다.
컬럼 선택 신호 생성부(280)는 다수의 어드레스 신호(ADD<0:m>)를 디코딩하여 다수의 컬럼 선택 신호(CS<0:y>)를 생성할 수 있다.
도 4는 감지 증폭기(250)의 구성도이다.
도 4를 참조하면, 감지 증폭기(250)는 다수의 트랜지스터(NT1 - NT5, PT1 - PT5) 및 다수의 인버터(IVA, IVB)를 포함할 수 있다.
트랜지스터(PT1)는 일단에 기저 전압(VSS)이 인가되고, 인에이블 신호(IOST)가 하이 레벨인 경우 턴온될 수 있다. 트랜지스터들(PT1 - PT3)은 일단에 제1전원 전압(VCC)이 인가되고, 인에이블 신호(IOST)가 로우 레벨인 경우 턴온될 수 있다.
도 5a, b는 비휘발성 메모리 장치의 입출력 라인 쌍(IO, IOB)에서 캐시 래치(221_0)로 전하를 방전시키는 동작을 설명하기 위한 도면이다. 도 5a, b를 참조하여, 캐시 래치(221_0)가 선택된 경우 입출력 라인 쌍(IO, IOB)에서 캐시 래치(221_0)로 전하를 방전시키는 동작을 설명한다.
도 5a는 캐시 래치(221_0)에 제1데이터(예, 로우 데이터)가 저장된 경우 부 입출력 라인(IOB)에서 제2인버터(IV2)로 방전 경로(PATH1)가 형성될 수 있다. 캐시 래치(221_0)에 제1데이터가 저장된 경우 데이터 노드(Q)의 전압 레벨은 로우 레벨(L)이고, 반전 데이터 노드(QB)의 전압 레벨은 하이 레벨(H)일 수 있다.
반전 데이터 노드(QB)의 전압 레벨이 하이 레벨이기 때문에 제2인버터(IV2)의 제2엔모스 트랜지스터(N2)가 턴온될 수 있다. 따라서 부 입출력 라인(IOB)에서 제2엔모스 트랜지스터(N2)를 통해 기저 전압단(A1)으로 전하가 방전될 수 있다.
도 5b는 캐시 래치(221_0)에 제2데이터(예, 하이 데이터)가 저장된 경우 정 입출력 라인(IO)에서 제1인버터(IV1)로 방전 경로(PATH2)가 형성될 수 있다. 캐시 래치(221_0)에 제2데이터가 저장된 경우 데이터 노드(Q)의 전압 레벨은 하이 레벨(H)이고, 반전 데이터 노드(QB)의 전압 레벨은 로우 레벨(L)일 수 있다.
데이터 노드(Q)의 전압 레벨이 하이 레벨이기 때문에 제1인버터(IV1)의 제1엔모스 트랜지스터(N1)가 턴온될 수 있다. 따라서 부 입출력 라인(IOB)에서 제1엔모스 트랜지스터(N1)를 통해 기저 전압단(A2)으로 전하가 방전될 수 있다.
도 6a, b는 도 2의 비휘발성 메모리 장치의 동작과 종래의 비휘발성 메모리 장치의 동작을 비교하여 설명하기 위한 도면이다.
도 6a는 종래의 비휘발성 메모리 장치의 동작을 설명하기 위한 도면이다.
종래의 비휘발성 메모리 장치에서 프리차지 신호(IOPRECH)가 활성화되면 입출력 라인 쌍(IO, IOB)이 제1전원 전압(VCC)의 전압 레벨로 프리차지될 수 있다. 컬럼 선택 신호(CS<0>)가 활성화되면 입출력 라인 쌍(IO, IOB)과 캐시 래치(221_0)에 방전 경로가 형성되고, 정/부 입출력 라인(IO, IOB) 중 하나(예, IOB)의 입출력 라인의 전압이 하강할 수 있다. 컬럼 선택 신호(CS<0>)가 활성화된 시점부터 소정의 시간(T1)이 지난 후 인에이블 신호(IOST)가 활성화되면 감지 증폭부(250)는 입출력 라인 쌍(IO, IOB)의 데이터를 증폭하여 출력할 수 있다.
도 6b는 도 2의 비휘발성 메모리 장치의 동작을 설명하기 위한 도면이다.
도 2의 비휘발성 메모리 장치에서 프리차지 신호(IOPRECH)가 활성화되면 입출력 라인 쌍(IO, IOB)이 제2전원 전압(VDD)의 전압 레벨로 프리차지될 수 있다. 컬럼 선택 신호(CS<0>)가 활성화되면 입출력 라인 쌍(IO, IOB)과 캐시 래치(221_0)에 방전 경로가 형성되고, 정/부 입출력 라인(IO, IOB) 중 하나(예, IOB)의 입출력 라인의 전압이 하강할 수 있다. 컬럼 선택 신호(CS<0>)가 활성화된 시점부터 소정의 시간(T2)이 지난 후 인에이블 신호(IOST)가 활성화되면 감지 증폭부(250)는 입출력 라인 쌍(IO, IOB)의 데이터를 증폭하여 출력할 수 있다.
도 2의 메모리 장치는 입출력 라인 쌍(IO, IOB)을 제1전원 전압(VCC)보다 전압 레벨이 높은 제2전원 전압(VDD)으로 프리차지하고, 입출력 라인 쌍(IO, IOB)에서 선택된 캐시 래치(221_0)로 방전되는 경로의 트랜지스터들을 제1전원 전압(VCC)보다 전압 레벨이 높은 제2전원 전압(VDD)으로 턴온시킴으로써 종래의 비휘발성 메모리 장치에 비해 입출력 라인 쌍(IO, IOB)의 전압차이를 일정한 값 이상으로 만드는데 걸리는 시간을 줄일 수 있다. 즉, T1 ＞ T2이다. 따라서 비휘발성 메모리 장치의 리드 동작 속도를 높여, 비휘발성 메모리 장치의 고속 동작이 가능할 수 있다.
도 7은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 동작 방법을 설명하기 위한 도면이다.
도 7을 참조하면, 비휘발성 메모리 장치의 동작 방법은 저장 단계(S710), 프리차지 단계(S720), 컬럼 선택 단계(S730), 디스차지 단계(S740) 및 감지(sensing) 단계(750)를 포함할 수 있다.
저장 단계(S710)에서 페이지 버퍼(220_0 - 220_y)는 대응하는 비트라인의 데이터를 센싱하여 캐시 래치(221_0 - 221_y)에 저장할 수 있다.
프리차지 단계(S720)에서 프리차지부(240)는 입출력 라인 쌍(IO, IOB)을 제1전원 전압(VCC)의 전압 레벨보다 높은 전압 레벨을 갖는 제2전원 전압(VCC)의 전압 레벨로 프리차지할 수 있다.
컬럼 선택 단계(S730)에서 선택된 컬럼에 대응하는 컬럼 선택 신호(예, CS<0>)는 제2전원 전압(VCC)의 전압 레벨로 활성화되어, 대응하는 스위칭부(예, 230_0)를 턴온시킬 수 있다. 스위칭부(230_0)가 턴온되면 캐시 래치(예, 221_0)와 입출력 라인 쌍(IO, IOB)가 연결될 수 있다.
디스차지 단계(S740)에서는 입출력 라인 쌍(IO, IOB)에서 캐시 래치(221_0)로 전류가 흘러(즉, 전하가 방전되어), 입출력 라인 쌍(IO, IOB)의 전압 차이가 점점 증가할 수 있다. 이때 캐시 래치(221_0)에 저장된 데이터가 로우 데이터인 경우 입출력 라인 쌍(IO, IOB) 중 부 입출력 라인(IOB)에서 제2인버터(IV2)의 제2엔모스 트랜지스터(N2)로 방전 경로(PATH1)가 형성되어 이를 통해 전류가 흐르고, 캐시 래치(221_0)에 저장된 데이터가 하이 데이터인 경우 입출력 라인 쌍(IO, IOB) 중 정 입출력 라인(IO)에서 제1인버터(IV1)의 제1엔모스 트랜지스터(N1)로 방전 경로(PATH2)가 형성되어 이를 통해 전류가 흐를 수 있다.
감지 단계(S750)에서 감지 증폭기(250)는 제1전원 전압(VCC)을 사용하여 입출력 라인 쌍(IO, IOB)의 데이터를 감지 및 증폭하여 출력(DAT, DATB)할 수 있다. 이때 정 입출력 라인(IO)의 전압이 부 입출력 라인(IOB)보다 높은 경우 출력(DAT)은 하이 레벨, 출력(DATB)은 로우 레벨이 되고(즉, 하이 데이터 출력), 부 입출력 라인(IOB)의 전압이 정 입출력 라인(IO)보다 높은 경우 출력(DAT)은 로우 레벨, 출력(DATB)은 하이 레벨이 될 수 있다(즉, 로우 데이터 출력).
도 7의 비휘발성 메모리 장치의 동작 방법은 입출력 라인 쌍(IO, IOB)의 전압차이를 일정한 값 이상으로 만드는데 걸리는 시간을 줄일 수 있다. 따라서 비휘발성 메모리 장치의 리드 동작 속도를 높여, 비휘발성 메모리 장치의 고속 동작이 가능할 수 있다.
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.

Claims (18)

  1. 다수의 캐시 래치;
    입출력 라인 쌍;
    상기 다수의 캐시 래치 중 대응하는 캐시 래치가 선택된 경우 상기 대응하는 캐시 래치와 상기 입출력 라인 쌍을 연결하는 다수의 스위칭부;
    상기 입출력 라인 쌍을 프리차지하는 프리차지부; 및
    상기 입출력 라인 쌍의 데이터를 증폭하여 출력하는 감지 증폭기를 포함하고,
    상기 감지 증폭기는 제1전원 전압으로 동작하고, 상기 캐시 래치, 상기 다수의 스위칭부 및 상기 프리차지부는 상기 제1전원 전압보다 높은 전압 레벨을 갖는 제2전원 전압으로 동작하며,
    상기 입출력 라인 쌍을 상기 제2전원 전압으로 프리차지하고, 상기 대응하는 캐시 래치로 방전되는 경로의 트랜지스터들을 상기 제2전원 전압으로 턴온시켜 상기 입출력 라인 쌍의 전압 차이를 일정한 값 이상으로 만드는데 걸리는 시간을 줄이는
    비휘발성 메모리 장치.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서,
    상기 다수의 캐시 래치 각각은
    데이터 노드;
    반전 데이터 노드;
    상기 제2전원 전압으로 동작하고, 상기 데이터 노드의 전압에 응답하여 상기 반전 데이터 노드를 구동하는 제1인버터; 및
    상기 제2전원 전압으로 동작하고, 상기 반전 데이터 노드의 전압에 응답하여 상기 데이터 노드를 구동하는 제2인버터
    를 포함하는 비휘발성 메모리 장치.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 2항에 있어서,
    상기 입출력 라인 쌍은
    정 입출력 라인 및 부 입출력 라인을 포함하고,
    상기 다수의 스위칭부 각각은
    상기 데이터 노드와 상기 부 입출력 라인 사이에 연결되고, 활성화 레벨이 상기 제2전원 전압의 전압 레벨인 다수의 컬럼 선택 신호 중 대응하는 컬럼 선택 신호에 응답하여 온/오프되는 제1스위치 트랜지스터; 및
    상기 반전 데이터 노드와 상기 정 입출력 라인 사이에 연결되고, 상기 대응하는 컬럼 선택 신호에 응답하여 온/오프되는 제2스위치 트랜지스터
    를 포함하는 비휘발성 메모리 장치.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제 3항에 있어서,
    상기 프리차지부는
    일단이 상기 정 입출력 라인에 연결되고, 타단에 상기 제2전원 전압이 인가되고, 프리차지 구간에서 턴온되는 제1프리차지 트랜지스터; 및
    일단이 상기 부 입출력 라인에 연결되고, 타단에 상기 제2전원 전압이 인가되고, 프리차지 구간에서 턴온되는 제2프리차지 트랜지스터
    를 포함하는 비휘발성 메모리 장치.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서,
    상기 프리차지부는
    프리차지 구간에서 상기 입출력 라인 쌍을 상기 제2전원 전압으로 프리차지하는 비휘발성 메모리 장치.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제 2항에 있어서,
    상기 제1인버터는
    일단이 상기 반전 데이터 노드에 연결되고, 타단에 상기 제2전원 전압이 인가되고, 상기 데이터 노드의 전압에 응답하여 온/오프되는 제1피모스 트랜지스터; 및
    일단이 상기 반전 데이터 노드에 연결되고, 타단에 기저 전압이 인가되고, 상기 데이터 노드의 전압에 응답하여 온/오프되는 제1엔모스 트랜지스터를 포함하고,
    상기 제2인버터는
    일단이 상기 데이터 노드에 연결되고, 타단에 상기 제2전원 전압이 인가되고, 상기 반전 데이터 노드의 전압에 응답하여 온/오프되는 제2피모스 트랜지스터; 및
    일단이 상기 데이터 노드에 연결되고, 타단에 기저 전압이 인가되고, 상기 반전 데이터 노드의 전압에 응답하여 온/오프되는 제2엔모스 트랜지스터를 포함하는 비휘발성 메모리 장치.
  7. 하나 이상의 비휘발성 메모리 셀이 직렬로 연결된 다수의 셀 스트링;
    상기 다수의 셀 스트링 중 대응하는 셀 스트링과 연결된 다수의 비트라인;
    캐시 래치를 포함하고, 리드 동작시 상기 다수의 비트라인 중 대응하는 비트라인의 데이터를 감지하여 상기 캐시 래치에 저장하는 다수의 페이지 버퍼;
    입출력 라인 쌍;
    상기 다수의 캐시 래치 중 대응하는 캐시 래치가 선택된 경우 상기 대응하는 캐시 래치와 상기 입출력 라인 쌍을 연결하는 다수의 스위칭부;
    상기 입출력 라인 쌍을 프리차지하는 프리차지부; 및
    상기 입출력 라인 쌍의 데이터를 증폭하여 출력하는 감지 증폭기를 포함하고,
    상기 다수의 페이지 버퍼 및 감지 증폭기는 제1전원 전압으로 동작하고, 상기 캐시 래치, 상기 다수의 스위칭부 및 상기 프리차지부는 상기 제1전원 전압보다 높은 전압 레벨을 갖는 제2전원 전압으로 동작하며,
    상기 입출력 라인 쌍을 상기 제2전원 전압으로 프리차지하고, 상기 대응하는 캐시 래치로 방전되는 경로의 트랜지스터들을 상기 제2전원 전압으로 턴온시켜 상기 입출력 라인 쌍의 전압 차이를 일정한 값 이상으로 만드는데 걸리는 시간을 줄이는
    비휘발성 메모리 장치.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제 7항에 있어서,
    상기 다수의 캐시 래치 각각은
    데이터 노드;
    반전 데이터 노드;
    상기 제2전원 전압으로 동작하고, 상기 데이터 노드의 전압에 응답하여 상기 반전 데이터 노드를 구동하는 제1인버터; 및
    상기 제2전원 전압으로 동작하고, 상기 반전 데이터 노드의 전압에 응답하여 상기 데이터 노드를 구동하는 제2인버터
    를 포함하는 비휘발성 메모리 장치.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제 8항에 있어서,
    상기 입출력 라인 쌍은
    정 입출력 라인 및 부 입출력 라인을 포함하고,
    상기 다수의 스위칭부 각각은
    상기 데이터 노드와 상기 부 입출력 라인 사이에 연결되고, 활성화 레벨이 상기 제2전원 전압의 전압 레벨인 다수의 컬럼 선택 신호 중 대응하는 컬럼 선택 신호에 응답하여 온/오프되는 제1스위치 트랜지스터; 및
    상기 반전 데이터 노드와 상기 정 입출력 라인 사이에 연결되고, 상기 대응하는 컬럼 선택 신호에 응답하여 온/오프되는 제2스위치 트랜지스터
    를 포함하는 비휘발성 메모리 장치.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제 9항에 있어서,
    상기 프리차지부는
    일단이 상기 정 입출력 라인에 연결되고, 타단에 상기 제2전원 전압이 인가되고, 프리차지 구간에서 턴온되는 제1프리차지 트랜지스터; 및
    일단이 상기 부 입출력 라인에 연결되고, 타단에 상기 제2전원 전압이 인가되고, 프리차지 구간에서 턴온되는 제2프리차지 트랜지스터
    를 포함하는 비휘발성 메모리 장치.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제 7항에 있어서,
    상기 프리차지부는
    프리차지 구간에서 상기 입출력 라인 쌍을 상기 제2전원 전압으로 프리차지하는 비휘발성 메모리 장치.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제 10항에 있어서,
    상기 제1인버터는
    일단이 상기 반전 데이터 노드에 연결되고, 타단에 상기 제2전원 전압이 인가되고, 상기 데이터 노드의 전압에 응답하여 온/오프되는 제1피모스 트랜지스터; 및
    일단이 상기 반전 데이터 노드에 연결되고, 타단에 기저 전압이 인가되고, 상기 데이터 노드의 전압에 응답하여 온/오프되는 제1엔모스 트랜지스터를 포함하고,
    상기 제2인버터는
    일단이 상기 데이터 노드에 연결되고, 타단에 상기 제2전원 전압이 인가되고, 상기 반전 데이터 노드의 전압에 응답하여 온/오프되는 제2피모스 트랜지스터; 및
    일단이 상기 데이터 노드에 연결되고, 타단에 기저 전압이 인가되고, 상기 반전 데이터 노드의 전압에 응답하여 온/오프되는 제2엔모스 트랜지스터를 포함하는 비휘발성 메모리 장치.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제 12항에 있어서,
    리드 동작시 상기 캐시 래치에 저장된 데이터가 제1데이터인 경우 상기 부 입출력 라인부터 상기 제2엔모스 트랜지스터의 타단까지 방전 경로가 형성되고,
    리드 동작시 상기 캐시 래치에 저장된 데이터가 제2데이터인 경우 상기 정 입출력 라인부터 상기 제1엔모스 트랜지스터의 타단까지 방전 경로가 형성되는 비휘발성 메모리 장치.
  14. 다수의 캐시 래치, 상기 다수의 캐시 래치 중 대응하는 캐시 래치와 입출력 라인 쌍을 연결하는 다수의 스위칭부를 포함하고, 제1전원 전압으로 동작하는 비휘발성 메모리 장치의 동작 방법에 있어서,
    상기 입출력 라인 쌍을 상기 제1전원 전압보다 높은 전압 레벨을 갖는 제2전원 전압으로 프리차지하는 단계;
    상기 다수의 캐시 래치 중 선택된 캐시 래치에 대응하는 스위칭부를 상기 제2전원 전압으로 턴온시키는 단계; 및
    상기 입출력 라인 쌍에서 상기 선택된 캐시 래치로 전류를 흘리는 단계
    를 포함하며,
    상기 입출력 라인 쌍을 상기 제2전원 전압으로 프리차지하고, 상기 대응하는 캐시 래치로 방전되는 경로의 트랜지스터들을 상기 제2전원 전압으로 턴온시켜 상기 입출력 라인 쌍의 전압 차이를 일정한 값 이상으로 만드는데 걸리는 시간을 줄이는
    비휘발성 메모리 장치의 동작 방법.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제 14항에 있어서,
    상기 제1전원 전압을 이용하여 상기 입출력 라인 쌍의 데이터를 증폭하여 출력하는 단계
    를 더 포함하는 비휘발성 메모리 장치의 동작 방법.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제 14항에 있어서,
    상기 비휘발성 메모리 장치는
    상기 다수의 캐시 래치 중 하나의 캐시 래치에 대응하는 다수의 비트라인을 더 포함하고,
    상기 다수의 비트라인의 데이터를 상기 다수의 캐시 래치에 저장하는 단계
    를 더 포함하는 비휘발성 메모리 장치의 동작 방법.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제 14항에 있어서,
    상기 다수의 캐시 래치 각각은
    데이터 노드;
    반전 데이터 노드;
    상기 제2전원 전압으로 동작하고, 상기 데이터 노드의 전압에 응답하여 상기 반전 데이터 노드를 구동하는 제1인버터; 및
    상기 제2전원 전압으로 동작하고, 상기 반전 데이터 노드의 전압에 응답하여 상기 데이터 노드를 구동하는 제2인버터를 포함하는 비휘발성 메모리 장치의 동작 방법.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제 17항에 있어서,
    상기 입출력 라인 쌍에서 상기 선택된 캐시 래치로 전류를 흘리는 단계는
    상기 캐시 래치에 저장된 데이터가 제1데이터인 경우 입출력 라인 쌍에서 상기 제2인버터로 방전 경로가 형성되고, 상기 캐시 래치에 저장된 데이터가 제2데이터인 경우 입출력 라인 쌍에서 상기 제1인버터로 방전 경로가 형성되는 비휘발성 메모리 장치의 동작 방법.
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