KR100609568B1 - 비휘발성 메모리 장치의 페이지 버퍼 및 이를 이용한프로그램 방법과 독출 방법 - Google Patents

비휘발성 메모리 장치의 페이지 버퍼 및 이를 이용한프로그램 방법과 독출 방법 Download PDF

Info

Publication number
KR100609568B1
KR100609568B1 KR1020040055273A KR20040055273A KR100609568B1 KR 100609568 B1 KR100609568 B1 KR 100609568B1 KR 1020040055273 A KR1020040055273 A KR 1020040055273A KR 20040055273 A KR20040055273 A KR 20040055273A KR 100609568 B1 KR100609568 B1 KR 100609568B1
Authority
KR
South Korea
Prior art keywords
latch
data
sensing
unit
control signal
Prior art date
Application number
KR1020040055273A
Other languages
English (en)
Other versions
KR20060006332A (ko
Inventor
이석규
Original Assignee
에스티마이크로일렉트로닉스 엔.브이.
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스티마이크로일렉트로닉스 엔.브이., 주식회사 하이닉스반도체 filed Critical 에스티마이크로일렉트로닉스 엔.브이.
Priority to KR1020040055273A priority Critical patent/KR100609568B1/ko
Priority to TW093138239A priority patent/TWI257626B/zh
Priority to DE102004060349A priority patent/DE102004060349B4/de
Priority to US11/014,507 priority patent/US7061813B2/en
Priority to JP2004372017A priority patent/JP4777643B2/ja
Priority to CNB2005100036358A priority patent/CN100550203C/zh
Publication of KR20060006332A publication Critical patent/KR20060006332A/ko
Application granted granted Critical
Publication of KR100609568B1 publication Critical patent/KR100609568B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/106—Data output latches
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1087—Data input latches
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2216/00—Indexing scheme relating to G11C16/00 and subgroups, for features not directly covered by these groups
    • G11C2216/12—Reading and writing aspects of erasable programmable read-only memories
    • G11C2216/14—Circuits or methods to write a page or sector of information simultaneously into a nonvolatile memory, typically a complete row or word line in flash memory

Abstract

비휘발성 메모리 장치의 페이지 버퍼 및 이를 이용한 프로그램 방법과 독출 방법에 관한 것으로서, 본 발명에 따른 페이지 버퍼는 제1 래치부, 적어도 1개 이상의 제2 래치부, 전송부, 패스 선택부, 센싱부, 및 데이타 입출력부를 포함하여, 데이타 래치를 사용하여 페이지 버퍼의 수를 줄여 줌으로써 센싱 노드의 커플링 커패시턴스에 의한 페일 현상을 억제할 수 있고, 페이지 버퍼의 수를 줄여 레이아웃 부담을 줄일 수 있다.
낸드형 플래시 메모리, 페이지 버퍼, 독출, 프로그램

Description

비휘발성 메모리 장치의 페이지 버퍼 및 이를 이용한 프로그램 방법과 독출 방법{Page buffer of nonvolatile memory device and programming and reading method using the same}
도 1은 종래의 셀 어레이 영역과 페이지 버퍼의 레이아웃(layout)을 개략적으로 도시한 개략도이다.
도 2는 낸드형 플래시 메모리 소자의 셀 어레이 영역 일부분을 도시한 등가회로도이다.
도 3은 본 발명의 바람직한 실시예에 따른 셀 어레이 영역과 페이지 버퍼의 레이아웃(layout)을 개략적으로 도시한 개략도이다.
도 4는 본 발명의 바람직한 실시예에 따른 페이지 버퍼를 도시한 회로도이다.
<도면의 주요 부분에 대한 부호의 설명>
101~104: 비트라인 선택 회로 110: 패스 선택부
120: 제1 래치부 130: 제2 래치부
140: 전송부 150: 센싱부
160: 데이타 입출력부 170: 페이지 버퍼
본 발명은 반도체 메모리 장치, 프로그램 및 독출 방법에 관한 것으로, 더욱 상세하게는 비휘발성 메모리 장치의 페이지 버퍼 및 이를 이용한 프로그램 방법과 독출 방법에 관한 것이다.
반도체 메모리 소자는 전기의 공급이 중단됨에 따라 저장된 정보가 소멸되는 휘발성 메모리(volatile memory) 소자와 전기의 공급이 중단되더라도 정보를 계속적으로 유지시킬 수 있는 비휘발성 메모리(non-volatile memory) 소자로 구별된다. 비휘발성 메모리 소자에는 EPROM(Erasable Programmable Read Only Memory), EEPROM(Electrically Erasable Programmable Read Only Memory), 플래시 메모리(Flash Memory) 등이 있다.
플래시 메모리 소자에서 데이타를 저장하는 메모리 셀들은 셀 트랜지스터들을 포함하고 있으며, 각각의 셀 트랜지스터는 콘트롤 게이트와 플로팅 게이트를 가진다. 플래시 메모리 소자는 절연막을 통한 터널링 현상을 이용하여 정보를 저장하고 있다.
플래시 메모리 소자는 셀(cell) 구성에 따라 노아(NOR)형과 낸드(NAND)형으로 구분된다. 노아형 플래시 메모리 소자는 소량의 정보를 비순차적으로 고속으로 독출하는데 사용되는 반면에, 낸드형 플래시 메모리 소자는 정보를 순차적으로 독출하는데 주로 사용되고 있다. 낸드형 플래시 메모리 소자는 페이지 버퍼를 이용하여 데이타를 프로그램하거나 저장하고 있다.
도 1은 종래의 셀 어레이 영역과 페이지 버퍼의 레이아웃(layout)을 개략적으로 도시한 개략도이다. 도 1에서 A'과 B'은 A 부분과 B 부분을 확대한 것이고, 참조부호 10은 셀 어레이 영역을 나타낸다.
종래의 페이지 버퍼는 도 1에 도시된 바와 같이 페이지 버퍼의 레이아웃(layout)을 고려하여 4개의 페이지 버퍼를 쌓아 놓은 구조를 채용하고 있다. 그러나, 이로 인해 같은 메모리 셀 어레이에 적용되는 페이지 버퍼들도 레이아웃에 의한 차이로 인해 서로 다른 모양을 갖게 된다. 따라서, 읽기 동작시 페이지 버퍼의 센싱 노드(sensing node)인 SO 노드가 플로팅되어 주위의 영향을 받는 정도가 달라지므로 4개의 페이지 버퍼가 각각 다른 감지 차이(sensing difference)를 갖게 되어 테스트시 에러(error)가 발생하는 문제가 있다. 즉, 읽기 동작시 센싱 노드는 플로팅되는데, 인접 센싱 노드와의 커플링 커패시턴스(coupling capacitance)에 의해 데이타를 검출하는데 정확한 값을 감지하지 못하고 페일이 발생하는 현상이 나타난다. 또한, 반도체 기술이 발전할수록 페이지 버퍼를 레이아웃 하기가 더욱 힘들어지고 이로 인해 여러 단의 페이지 버퍼를 사용하게 되므로 이와 같은 센싱 노드들 사이의 커플링 커패시턴스에 의한 페일은 더욱 심각한 문제로 대두되고 있다.
본 발명이 이루고자 하는 기술적 과제는 센싱 노드들 사이의 커플링 커패시턴스를 억제할 수 있는 비휘발성 메모리 소자의 페이지 버퍼를 제공함에 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 비휘발성 메모리 소자의 프로그램 방법을 제공함에 있다.
본 발명이 이루고자 하는 또 다른 기술적 과제는 비휘발성 메모리 소자의 독출 방법을 제공함에 있다.
본 발명은, 데이타를 저장하기 위한 제1 래치부와, 데이타를 저장하기 위한 적어도 1개 이상의 제2 래치부와, 상기 제1 래치부와 상기 제2 래치부 사이에 연결되고, 전송 제어 신호에 응답하여 상기 제1 래치부에 저장된 데이타를 상기 제2 래치부에 전달하도록 제어하기 위한 전송부와, 한 쌍의 제1 비트 라인들 중 선택된 제1 비트 라인과 적어도 한 쌍의 제2 비트 라인들 중 선택된 제2 비트라인(들)이 각각 연결되는 제1 센싱 노드들과, 상기 제1 및 제2 래치 사이에 연결되고, 독출 동작시 독출 제어 신호에 응답하여 상기 제1 센싱 노드들 중 어느 하나에 연결된 상기 선택된 제1 또는 제2 비트 라인으로부터 전송되는 데이타를 제2 센싱 노드에 전달하고, 프로그램 동작시 프로그램 제어 신호에 응답하여 상기 제1 및 제2 래치부에 각각 저장된 데이타들을 상기 제1 센싱 노드들에 각각 전송하는 패스 선택부와, 상기 제2 센싱 노드와 상기 제1 래치부 사이에 연결되고, 상기 독출 동작 및 상기 프로그램 동작시 프리차지 제어 신호에 응답하여 상기 제2 센싱 노드를 프리차지하고, 상기 독출 동작시 래치 제어 신호에 응답하여 상기 제2 센싱 노드에 전송된 데이타를 센싱하고, 이에 대응하는 센싱 데이타를 상기 제1 래치부에 출력하는 센싱부, 및 입출력 제어 신호에 응답하여 데이타 라인으로부터의 데이타를 상기 제1 및 제2 래치부로 전송하거나 상기 제1 및 제2 래치부에 저장된 데이타를 상기 데이타 라인으로 전송하기 위한 데이타 입출력부를 포함하는 비휘발성 메모리 장치의 페이지 버퍼를 제공한다.
또한, 본 발명은, 비휘발성 메모리 장치의 프로그램 방법에 있어서, 입출력 제어 신호에 응답하여 데이타 라인으로부터의 데이타들을 순차적으로 제1 및 제2 래치부에 저장하는 단계와, 서로 다른 센싱 노드들에 각각 연결되는 선택된 제1 및 제2 비트 라인들에 각각 연결되는 다수의 메모리 셀들 중 프로그램할 메모리 셀들을 선택하는 단계, 및 상기 제1 래치부에 저장된 데이타가 상기 제1 비트 라인에 연결된 상기 선택된 메모리 셀들 중 하나에 전송되어 프로그램되고, 상기 제2 래치부에 저장된 데이타(들)가 상기 제2 비트 라인(들)에 연결된 상기 선택된 메모리 셀들 중 나머지(들)에 (각각) 전송되어 프로그램 되도록, 프로그램 제어 신호에 응답하여 상기 제1 및 제2 래치부들의 출력 단자들을 상기 센싱 노드들에 각각 연결하는 단계를 포함하는 프로그램 방법을 제공한다.
또한, 본 발명은, 비휘발성 메모리 장치의 독출 방법에 있어서, 선택된 비트 라인들 각각이 서로 다른 제1 센싱 노드들 각각에 하나씩 순차적으로 연결될 때마다 상기 제1 센싱 노드들에 연결된 제2 센싱 노드에 전달되는 상기 선택된 비트 라인들 중 하나에 연결된 메모리 셀로부터의 독출 데이타를 센싱하고, 그 센싱 데이타를 발생하는 단계와, 상기 센싱 데이타를 제1 래치부에 저장하는 단계와, 상기 센싱 데이타가 제2 래치부에 포함되는 복수의 래치들 중 어느 하나에 저장되도록, 전송부에 의해 상기 제1 래치부에 저장된 상기 센싱 데이타를 상기 제2 래치부에 전송하는 단계와, 상기 센싱 데이타가 상기 복수의 래치들 중 어느 하나에 저장될 때, 상기 전송부에 의해 상기 제2 래치부를 상기 제1 래치부로부터 전기적으로 분리하는 단계와, 상기 복수의 래치들 모두에 상기 센싱 데이타가 저장될 때까지, 상기 발생단계, 상기 저장 단계, 상기 전송 단계, 및 상기 분리 단계를 반복적으로 실행하는 단계와, 상기 센싱 데이타가 상기 복수의 래치들 중 마지막 하나에 저장된 후, 마지막으로 발생되는 상기 센싱 데이타를 제1 래치부에 저장하는 단계, 및 데이타 입출력부에 의해 상기 제1 래치부와 상기 제2 래치부에 각각 저장된 상기 센싱 데이타들을 데이타 라인에 순차적으로 출력하는 단계를 포함하는 독출 방법을 제공한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세하게 설명하기로 한다. 그러나, 이하의 실시예는 이 기술분야에서 통상적인 지식을 가진 자에게 본 발명이 충분히 이해되도록 제공되는 것으로서 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 기술되는 실시예에 한정되는 것은 아니다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.
도 2는 낸드형 플래시 메모리 소자의 셀 어레이 영역 일부분을 도시한 등가회로도이다.
도 2를 참조하면, 낸드형 플래시 메모리의 셀 어레이 영역은 복수개의 스트링(20)으로 구성되며, 하나의 스트링(string)에 16개 또는 32개의 셀이 연결된다. 각 스트링(S1, S2, S3, S4)은 드레인 선택 트랜지스터(DST), 복수개의 셀 트랜지스터(C1∼Cn) 및 소오스 선택 트랜지스터(SST)로 구성된다. 드레인 선택 트랜지스터(DST)의 드레인 영역은 비트라인(BLe, BLo)과 접속되고, 소오스 선택 트랜지스터(SST)의 소오스 영역은 공통 소오스 라인(CSL)과 접속된다. 상기 셀 트랜지스터(C1∼Cn)의 게이트 단자에는 워드라인(WL1~WLn)이 연결되어 있다. 드레인 선택 트랜지스터(DST)의 게이트 단자에는 드레인 선택 라인(DSL)이 연결되고, 소오스 선택 트랜지스터(SST)의 게이트 단자에는 소오스 선택 라인(SSL)이 연결되어 있다. 비트라인(BLe, BLo)에는 프로그램/읽기 동작시 비트라인들(BLe, BLo) 중 어느 하나를 선택하고 선택된 비트라인을 제1 센싱 노드(도 4의 'SO1' 참조)에 연결하고 비선택된 비트라인을 플로팅 시키는 비트라인 선택 회로(도 4의 '101 내지 104' 참조)가 연결되어 있고, 상기 비트라인 선택 회로에 페이지 버퍼(도 4의 '170')가 연결되어 있다.
도 3은 셀 어레이 영역과 페이지 버퍼의 레이아웃(layout)을 개략적으로 도시한 개략도이다. 도 4는 본 발명의 바람직한 실시예에 따른 페이지 버퍼를 도시한 회로도이다. 도 3에서 C'과 D'은 C 부분과 D 부분을 확대한 것이고, 참조부호 CA는 셀 어레이 영역을 나타낸다.
도 3 및 도 4를 참조하면, 페이지 버퍼(170)는 다양한 기능을 수행하는데, 선택된 페이지의 메모리 셀들로부터 데이타를 읽고자 하는 경우 선택된 페이지의 데이타를 감지하여 래치한다. 이는 '감지 동작(sense operation)'이라 불린다. 또한, 선택된 페이지의 메모리 셀들로부터 데이타를 프로그램하고자 하는 경우, 페이지 버퍼(170)는 외부로부터 제공되는 프로그램 데이타를 일시적으로 저장한다. 이는 '데이타 로딩 동작(data loading operation)'이라 불린다. 프로그램/소거된 셀이 목표 문턱 전압(target threshold voltage)을 갖는지(또는 프로그램/소거된 셀이 충분히 프로그램/소거되었는지)의 여부를 확인하기 위한 검증 동작을 수행하는 경우, 페이지 버퍼(170)는 감지 동작과 마찬가지로 선택된 페이지의 메모리 셀들의 데이타 비트(bit)들을 감지하고 래치한다.
페이지 버퍼(170)는 데이타를 저장하기 위한 제1 래치부(120)와, 데이타를 저장하기 위한 적어도 1개 이상의 제2 래치부(130)와, 제1 래치부(120)와 제2 래치부(130) 사이에 연결되고 제1 래치부(120)에 저장된 데이타를 제2 래치부(130)에 전달하도록 제어하기 위한 전송부(140)와, 비트 라인(비트 라인 선택 회로)에 연결되어 독출(read) 동작시 선택된 비트라인(예를 들어, BLe1 또는 BLo1)으로부터 데이타를 감지하여 제1 래치부(120)에 저장하도록 제어하거나 프로그램 동작시 제1 및 제2 래치부(120, 130)로부터 비트라인(BLe1~BLe4, BLo1~BLo4)으로 데이타를 전송하도록 제어하기 위한 패스 선택부(110)와, 패스 선택부(110)와 제 1 래치부(120) 사이에 연결되고, 독출 동작 및 프로그램 동작시 패스 선택부(110)를 프리차지시키거나, 독출 동작시 패스 선택부(110)에 의해 선택된 비트라인(예를 들어, BLe1 또는 BLo1)으로부터 전송된 데이타를 센싱하고, 이에 대응하는 데이타를 발생하여 제1 래치부(120)에 저장할 수 있도록 하기 위한 센싱부(150)와, 데이타 라인(I/O)으로부터 데이타를 제1 및 제2 래치부(120, 130)로 전송하거나 제1 및 제2 래치부(120, 130)에 저장된 데이타를 데이타 라인(I/O)으로 전송하기 위한 데이타 입출력부(160)를 포함한다.
제1 래치부(120)는 인버터들(INV1, INV2)로 구성된 제1 래치(LAT1)를 포함하며, 제1 및 제2 래치 노드들(Q1, /Q1)을 갖는다. 인버터(INV1)는 센싱부(150)에서 생성한 데이타를 입력받고, 인버터(INV2)는 인버터(INV1)의 출력 노드인 제1 래치 노드(Q1)를 입력으로 받는다. 또한, 제1 래치부(120)는 제1 래치 노드(Q1)와 접지 전압(Vss) 사이에 제1 래치 노드(Q1)를 초기화시키기 위한 풀-다운 트랜지스터인 제7 NMOS 트랜지스터(N7)를 포함한다. 제2 래치부(130)는 제2 래치 내지 제4 래치(LAT2, LAT3, LAT4)를 포함한다. 제2 래치(LAT2)는 인버터들(INV3, INV4)로 구성되며, 제1 및 제2 래치 노드들(Q2, /Q2)을 갖는다. 인버터(INV3)는 전송부(140)의 출력을 입력받고, 인버터(INV4)는 제1 래치 노드(Q2)를 입력으로 받는다. 제3 래치(LAT3)는 인버터들(INV5, INV6)로 구성되며, 제1 및 제2 래치 노드들(Q3, /Q3)을 갖는다. 제4 래치(LAT4)는 인버터들(INV7, INV8)로 구성되며, 제1 및 제2 래치 노드들(Q4, /Q4)을 갖는다. 제3 및 제4 래치(LAT3 및 LAT4)의 구성 및 구체적인 동작 설명은 상기 제2 래치(LAT2)와 유사하므로 생략된다. 제2 래치부(130)에 포함되는 래치의 수는 독출하거나 프로그램 하려는 다수의 비트라인 쌍들(BLe1와 BLo1, BLe2와 BLo2, BLe3와 BLo3, BLe4와 BLo4)의 갯수보다 1개 적게 구비되는데, 본 실시예에서는 3개의 래치들(LAT2, LAT3, LAT4)로 구성된 예를 보여준다.
전송부(140)는 제1 래치부(120)와 제2 래치부(130) 사이에 연결되고 제1 래치부(120)에 저장된 데이타를 제2 래치부(130)에 전달하도록 제어한다. 전송부(140)는 제1 래치부(120)에 저장된 데이타를 제2 래치부(130)로 전송할 때 턴-온되고 제2 래치부(130)에 데이타가 저장되면 턴-오프되도록 제어하는 전송 제어 신호(T2, T1, T0)에 의해 제어되는 제 8 내지 제 10 NMOS 트랜지스터(N8, N9, N10)로 이루어진다. 더욱 구체적으로는, 제1 래치(LAT1)와 제2 래치(LAT2) 사이에는 제8 NMOS 트랜지스터(N8)가 연결되어 있고, 제8 NMOS 트랜지스터(N8)는 제어 신호(T2)에 의해 제어된다. 제1 래치(LAT1)와 제3 래치(LAT3) 사이에는 제9 NMOS 트랜지스터(N9)가 연결되어 있고, 제9 NMOS 트랜지스터(N9)는 제어 신호(T1)에 의해 제어된다. 제1 래치(LAT1)와 제4 래치(LAT4) 사이에는 제10 NMOS 트랜지스터(N10)가 연결되어 있고, 제10 NMOS 트랜지스터(N10)는 제어 신호(T0)에 의해 제어된다.
패스 선택부(110)는 한쌍의 비트라인에 연결된 복수개의 제1 센싱 노드(SO1)와, 데이타를 감지하기 위한 제2 센싱 노드(SO2)와, 제1 센싱 노드(SO1)와 제2 센싱 노드(SO2) 사이에 각각 연결되어 독출 동작을 제어하기 위한 제1 스위치로서 동작하는 제3 NMOS 트랜지스터(N3)와, 제1 래치부(120)와 제1 센싱 노드(SO1) 사이에 그리고 제2 래치부(130)와 제1 센싱 노드(SO1) 사이에 연결되어 프로그램 동작을 제어하기 위한 제2 스위치로서 동작하는 제4 NMOS 트랜지스터(N4)를 포함한다. 구체적으로는, 각 비트라인 선택 회로(101 내지 104)와 제2 센싱 노드(SO2) 사이에는 제3 NMOS 트랜지스터(N3)가 연결되어 있고, 제3 NMOS 트랜지스터(N3)는 독출 제어 신호(Read)에 의해 제어된다. 제4 NMOS 트랜지스터(N4)는 프로그램 제어 신호(PGM)에 의해 턴-온/턴-오프 되며, 제1 센싱 노드(SO1)와 각 래치(LAT1, LAT2, LAT3, LAT4)의 제1 래치 노드(Q1, Q2, Q3, Q4) 사이에 연결되어 있다. 제1 센싱노드(SO1)는 독출하거나 프로그램 하려는 다수의 비트라인 쌍들(BLe1와 BLo1, BLe2와 BLo2, BLe3와 BLo3, BLe4와 BLo4)의 갯수와 동일하게 구비되는데, 본 실시예에서는 4개로 구성된 예를 보여준다.
각 비트라인 선택 회로(101 내지 104)는 다수개의 쌍으로 이루어진 비트라인들(BLe1와 BLo1, BLe2와 BLo2, BLe3와 BLo3, BLe4와 BLo4)에 각각 연결된다. 비트라인 선택 회로(101 내지 104)의 구성 및 동작은 서로 유사하므로, 비트라인 선택 회로(101)의 구성 및 구체적인 동작을 예를 들어 설명하면 다음과 같다.
비트라인(BLe1)과 제1 센싱 노드(SO1) 사이에는 제1 NMOS 트랜지스터(N1)가 연결되어 있고, 제1 NMOS 트랜지스터(N1)는 비트라인 선택 제어 신호(BSLe1)에 의해 제어된다. 비트라인(BLo1)과 제1 센싱 노드(SO1) 사이에는 제2 NMOS 트랜지스터(N2)가 연결되어 있고, 제2 NMOS 트랜지스터(N2)는 제어 신호(BSLo1)에 의해 제어된다. 제1 및 제2 NMOS 트랜지스터들(N1, N2)은 프로그램/읽기 동작시 비트라인들(예컨데, BLe1 또는 BLo1) 중 어느 하나를 선택하고 선택된 비트라인을 제1 센싱 노드(SO1)에 연결하고 비선택된 비트라인을 플로팅 시킨다.
센싱부(150)는, 전원 전압 단자(Vcc)와 제2 센싱 노드(SO2) 사이에 연결되고 제2 센싱 노드(SO2)를 전원 전압(Vcc) 레벨로 프리차지 하기 위한 프리차지 제어신호(PRECHb)에 의해 제어되는 풀-업 트랜지스터(P)와, 제1 래치부(120)와 접지 전압 단자(Vss) 사이에 제2 센싱 노드(SO2)의 전압 레벨과 래치 제어 신호(LATCH)에 따라 각각 제어되는 직렬 연결된 풀-다운 트랜지스터인 제 5 및 제 6 NMOS 트랜지스터들(N5, N6)을 포함한다. 구체적으로는, 전원 전압(Vcc)과 제2 센싱 노드(SO2) 사이에는 PMOS 트랜지스터(P)가 연결되며, PMOS 트랜지스터(P)는 프리차지 제어 신호(PRECHb)에 의해 제어된다. 제1 래치(LAT1)의 제2 래치 노드(/Q1)와 접지 전압(Vss) 사이에는 제5 및 제6 NMOS 트랜지스터(N5, N6)가 직렬 연결되며, 제5 및 제6 NMOS 트랜지스터(N5, N6)는 제2 센싱 노드(SO2)의 전압 레벨과 제어 신호(LATCH)에 의해 각각 제어된다.
데이타 입출력부(160)는 데이타 라인(I/O)과 제1 래치부(120) 사이에 그리고 데이타 라인(I/O)과 제2 래치부(130) 사이에 각각 대응되어 연결되고 데이타 라인(I/O)으로부터 데이타를 제1 및 제2 래치부(120, 130)로 전송하거나 제1 및 제2 래치부(120, 130)에 저장된 데이타를 데이타 라인(I/O)으로 전송하도록 제어하는 입출력 제어 신호(YA3, YA2, YA1, YA0)에 따라 제어되는 제11 내지 제 14 NMOS 트랜지스터(N11, N12, N13, N14)를 포함한다. 제어 신호들(YA3, YA2, YA1, YA0)은 컬럼 어드레스 정보에 의해 생성된다. 구체적으로, 각 래치(LAT1, LAT2, LAT3, LAT4)의 제1 래치 노드(Q1, Q2, Q3, Q4)와 데이타 라인(I/O) 사이에 제11 내지 제14 NMOS 트랜지스터(N11, N12, N13, N14)가 연결되며, 제11 내지 제14 NMOS 트랜지스터(N11, N12, N13, N14)는 제어 신호(YA3, YA2, YA1, YA0)에 의해 각각 턴-온/턴-오프 된다.
이하에서, 프로그램 동작을 설명한다.
데이타 라인(I/O)으로부터 데이타가 각 래치부(120, 130)에 로딩되고, 로딩된 데이타는 프로그램 제어 신호(PGM)에 의해 턴-온/턴-오프되는 제4 NMOS 트랜지스터(N4)를 통하여 비트라인(BLe1 내지 BLe4, 또는 BLo1 내지 BLo4)에 연결된 메모리 셀들에 프로그램된다. 각 래치부(120, 130)에는 데이타가 바이트(byte)(8 비트에 해당) 단위로 로딩된다.
더욱 구체적으로 프로그램 동작을 설명하면, 먼저 데이타 입출력부(160)의 제11 NMOS 트랜지스터(N11)는 열리고 프로그램될 데이타는 데이타 라인(I/O)으로부터 제1 래치(LAT1)의 제1 래치 노드(Q1)에 로딩된다. 데이타가 제1 래치(LAT1)의 제1 래치 노드(Q1)에 저장되면 제11 NMOS 트랜지스터(N11)는 턴-오프 된다. 이어서, 데이타 입출력부(160)의 제12 NMOS 트랜지스터(N12)는 열리고 프로그램될 데이타는 데이타 라인(I/O)으로부터 제2 래치(LAT2)의 제1 래치 노드(Q2)에 로딩된다. 데이타가 제2 래치(LAT2)의 제1 래치 노드(Q2)에 저장되면 제12 NMOS 트랜지스터(N12)는 턴-오프 된다. 다음에, 데이타 입출력부(160)의 제13 NMOS 트랜지스터(N13)는 열리고 프로그램될 데이타는 데이타 라인(I/O)으로부터 제3 래치(LAT3)의 제1 래치 노드(Q3)에 로딩된다. 데이타가 제3 래치(LAT3)의 제1 래치 노드(Q3)에 저장되면 제13 NMOS 트랜지스터(N13)는 턴-오프 된다. 이어서, 데이타 입출력부(160)의 제14 NMOS 트랜지스터(N14)는 열리고 프로그램될 데이타는 데이타 라인(I/O)으로부터 제4 래치(LAT4)의 제1 래치 노드(Q4)에 로딩된다. 데이타가 제4 래치(LAT4)의 제1 래치 노드(Q4)에 저장되면 제14 NMOS 트랜지스터(N14)는 턴-오프 된다. 이와 같이, 프로그램될 데이타는 순차적으로 제1 내지 제4 래치(LAT1~LAT4)에 저장된다. 제1 내지 제4 래치(LAT1~LAT4)에 저장된 데이타는 프로그램 제어 신호(PGM)에 따라 제4 NMOS 트랜지스터(N4)를 통하여 메모리 셀 어레이의 페이지에 프로그램된다.
이하에서 독출 동작을 설명한다.
독출 동작 또는 프로그램 검증 동작시, 선택된 페이지의 메모리 셀들에 저장된 데이타는 센싱부(150)에 의해 센싱된다. 프로그램 검증을 수행하기 위해, 먼저 비트라인들(BLe1~BLe4, BLo1~BLo4)과 제2 센싱 노드(SO2)는 방전된다. 다음에, 선택된 비트 라인(예컨대, BLe1)은 소정의 전압으로 충전된 후 플로팅된다.
독출 동작을 수행하기 위하여 제1 래치부(120)의 제1 래치 노드(Q1)를 초기화시킨다. 제1 래치 노드(Q1)를 초기화시켜 제1 래치 노드(Q1)가 로직 로우 상태인 "0"이 되도록 하기 위하여 초기화 제어 신호(SET)를 로우 레벨에서 하이 레벨로 천이시켜 제7 NMOS 트랜지스터(N7)를 턴-온 시킨다. 초기화 제어 신호(SET)는 제1 래치 노드(Q1)가 초기화된 이후에는 로우 레벨을 유지하고 있다.
이어서, 제2 센싱 노드(SO2)를 프리차지(precharge)시킨다. 이를 위해 제어 신호(PRECHb)가 하이 레벨에서 로우 레벨로 천이됨에 따라 제2 센싱 노드(SO2)는 전원 전압 레벨이 된다. 제2 센싱 노드(SO2)가 전원 전압 레벨이 됨에 따라 제5 NMOS 트랜지스터(N5)는 턴-온(turn on) 되고 제2 래치 노드(/Q1)는 로직 하이(logic high) 상태인 "1"을 유지하고 제1 래치 노드(Q1)는 로직 로우(logic low) 상태인 "0"을 그대로 유지하고 있다. 이때, 제어 신호(LATCH)는 로직 로우 상태이고 제6 NMOS 트랜지스터(N6)는 턴-오프(turn off) 되어 있다.
독출 동작을 수행하기 위하여 제어 신호(LATCH)가 하이 레벨로 되면 제6 NMOS 트랜지스터(N6)는 턴-온되고 독출 제어 신호(READ)도 하이 레벨로 되어 제3 NMOS 트랜지스터(N3)도 턴-온된다.
비트라인 선택 회로들 중 어느 하나(예컨데, 101)에 의해 비트 라인(BLe1 또는 BLo1)을 선택하고, 선택된 셀의 데이타를 센싱한다.
선택된 메모리 셀이 프로그램되어 있지 않다면 제2 센싱 노드(SO2)에 공급되는 전류는 선택된 메모리 셀을 통해 방전될 것이다. 이는 제2 센싱 노드(SO2)의 전압이 제5 NMOS 트랜지스터(N5)의 문턱 전압 이하로 낮아지게 하여 제5 NMOS 트랜지스터(N5)는 턴-오프 되게 된다. 비록 제6 NMOS 트랜지스터(N6)가 턴-온 되어 있더라도 제1 래치부(LAT1)의 상태는 그대로 유지된다. 초기화 제어 신호(SET)가 로우 레벨을 유지하고 있어 제7 NMOS 트랜지스터(N7)는 턴-온 상태이므로 제1 래치 노드(Q1)는 로직 로우 상태인 "0"의 데이타를 갖게 된다.
선택된 셀이 프로그램 되어 있다면 PMOS 트랜지스터(P)을 통해 공급되는 전류는 점차적으로 제2 센싱 노드(SO2)에 충전된다. 이는 제2 센싱 노드(SO2)의 전압이 제5 NMOS 트랜지스터(M5)의 문턱 전압 이상 증가되게 하여 제5 NMOS 트랜지스터(N5)는 턴-온 되게 된다. 제6 NMOS 트랜지스터(N6)가 턴-온 될때, 제2 래치 노드(/Q1)는 접지 레벨이 되며, 제1 래치 노드(Q1)는 로직 하이인 데이타 "1"을 갖는다.
독출 제어 신호(Read)에 응답하여 패스 선택부(110)가 제1 센싱 노드(SO1)들과 제2 센싱 노드(SO2)를 연결한 상태에서, 비트라인들(BLe1 내지 BLe4)이 제1 센싱 노드(SO1)에 하나식 순차적으로 연결될 때마다, 센싱부(150)는 제1 센싱 노드(SO1)와 제2 센싱 노드(SO2)를 통해 전송된 데이터를 센싱하여 출력한다.
상기와 같이 제1 래치(LAT1)에 저장된 제1 데이타는 전송 트랜지스터(N8)를 통해 제2 래치(LAT2)에 저장된다. 제1 래치(LAT1)에서 제2 래치(LAT2)로 제1 데이타가 전송되면 전송 트랜지스터(N8)를 턴-오프하여 제1 래치(LAT1)와 제2 래치(LAT2)를 전기적으로 분리한다.
제1 래치(LAT1)에 저장된 제2 데이타는 전송 트랜지스터(N9)를 통해 제3 래치(LAT3)에 저장된다. 제1 래치(LAT1)에서 제3 래치(LAT3)로 제2 데이타가 전송되면 전송 트랜지스터(N9)를 턴-오프하여 제1 래치(LAT1)와 제3 래치(LAT3)를 전기적으로 분리한다.
다음에, 제1 래치(LAT1)에 새로운 제3 데이타를 받아 들여 저장한다. 제1 래치(LAT1)에 저장된 제3 데이타는 전송 트랜지스터(N10)를 통해 제4 래치(LAT4)에 저장된다. 제1 래치(LAT1)에서 제4 래치(LAT4)로 제3 데이타가 전송되면 전송 트랜지스터(N10)를 턴-오프하여 제1 래치(LAT1)와 제4 래치(LAT4)를 전기적으로 분리한다.
이어서, 제1 래치(LAT1)에 새로운 제4 데이타를 받아 들여 저장한다.
상기와 같이, 데이타의 전송과 데이타의 저장은 제1 래치(LAT1)와 다른 래치(LAT2, LAT3, LAT4)를 전기적으로 분리함에 의해 가능하다.
상기와 같이 각 래치(LAT1, LAT2, LAT3, LAT4)에 저장된 선택된 셀의 데이타를 데이타 입출력부(160)를 통해 순차적으로 데이타 라인(I/O)으로 출력한다.
본 발명의 실시예에서는 1개의 페이지 버퍼를 사용함으로서, 종래에 4개의 페이지 버퍼를 대체할 수 있는 효과가 있다. 물론 패스 선택부(110)와, 제2 래치부(130), 전송부(140), 데이타 입출력부(160)를 독출 또는 프로그램 하려는 비트라인 쌍들의 수에 맞게 적절히 배치할 경우 종래의 4개 이상의 페이지 버퍼를 대체할 수도 있음은 물론이다.
본 발명에 의하면, 데이타 래치를 사용하여 페이지 버퍼의 수를 줄여 줌으로써 센싱 노드의 커플링 커패시턴스에 의한 페일 현상을 억제할 수 있다.
또한, 종래에는 4개 또는 그 이상의 페이지 버퍼를 사용하여야 했던 것을 1개의 페이지 버퍼로 대체하여 페이지 버퍼의 수를 줄일 수 있으므로 레이아웃 부담을 줄여줄 수 있다.
이상, 본 발명의 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되는 것은 아니며, 본 발명의 기술적 사상의 범위내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.

Claims (17)

  1. 데이타를 저장하기 위한 제1 래치부;
    데이타를 저장하기 위한 적어도 1개 이상의 제2 래치부;
    상기 제1 래치부와 상기 제2 래치부 사이에 연결되고, 전송 제어 신호에 응답하여 상기 제1 래치부에 저장된 데이타를 상기 제2 래치부에 전달하도록 제어하기 위한 전송부;
    한 쌍의 제1 비트 라인들 중 선택된 제1 비트 라인과 적어도 한 쌍의 제2 비트 라인들 중 선택된 제2 비트라인(들)이 각각 연결되는 제1 센싱 노드들과, 상기 제1 및 제2 래치 사이에 연결되고, 독출 동작시 독출 제어 신호에 응답하여 상기 제1 센싱 노드들 중 어느 하나에 연결된 상기 선택된 제1 또는 제2 비트 라인으로부터 전송되는 데이타를 제2 센싱 노드에 전달하고, 프로그램 동작시 프로그램 제어 신호에 응답하여 상기 제1 및 제2 래치부에 각각 저장된 데이타들을 상기 제1 센싱 노드들에 각각 전송하는 패스 선택부;
    상기 제2 센싱 노드와 상기 제1 래치부 사이에 연결되고, 상기 독출 동작 및 상기 프로그램 동작시 프리차지 제어 신호에 응답하여 상기 제2 센싱 노드를 프리차지하고, 상기 독출 동작시 래치 제어 신호에 응답하여 상기 제2 센싱 노드에 전송된 데이타를 센싱하고, 이에 대응하는 센싱 데이타를 상기 제1 래치부에 출력하는 센싱부; 및
    입출력 제어 신호에 응답하여 데이타 라인으로부터의 데이타를 상기 제1 및 제2 래치부로 전송하거나 상기 제1 및 제2 래치부에 저장된 데이타를 상기 데이타 라인으로 전송하기 위한 데이타 입출력부를 포함하는 비휘발성 메모리 장치의 페이지 버퍼.
  2. 제1항에 있어서, 상기 패스 선택부는,
    상기 제1 센싱 노드들과 상기 제 2 센싱 노드 사이에 각각 연결되고, 독출 제어 신호에 응답하여 독출 동작을 제어하기 위한 복수개의 제1 스위치들; 및
    상기 제1 및 제 2래치부와 상기 제1 센싱 노드들 사이에 각각 연결되고, 프로그램 제어 신호에 응답하여 프로그램 동작을 제어하기 위한 복수개의 제2 스위치들을 포함하는 비휘발성 메모리 장치의 페이지 버퍼.
  3. 제2항에 있어서, 상기 제1 스위치들은 상기 독출 제어 신호에 응답하여 제1 센싱 노드들과 상기 제2 센싱 노드를 연결하는 NMOS 트랜지스터들로 이루어진 것을 특징으로 하는 비휘발성 메모리 장치의 페이지 버퍼.
  4. 제2항에 있어서, 상기 제2 스위치들은 상기 프로그램 제어 신호에 응답하여 상기 제1 및 제2 래치부와 상기 제1 센싱 노드들을 각각 연결하는 NMOS 트랜지스터들로 이루어진 것을 특징으로 하는 비휘발성 메모리 장치의 페이지 버퍼.
  5. 제2항에 있어서, 상기 제1 센싱 노드들의 수는,
    상기 선택된 제1 및 제2 비트 라인(들)의 수와 동일하게 설정되는 비휘발성 메모리 장치의 페이지 버퍼.
  6. 제5항에 있어서, 상기 제1 센싱 노드는 4개 구비되는 비휘발성 메모리 장치의 페이지 버퍼.
  7. 제1항에 있어서, 상기 센싱부는,
    전원 전압 단자와 상기 제2 센싱 노드 사이에 연결되고, 상기 프리차지 제어 신호에 응답하여 상기 제2 센싱 노드를 전원 전압 레벨로 프리차지하기 위한 풀-업 트랜지스터; 및
    상기 제1 래치부와 접지 전압 단자 사이에 직렬 연결되고, 상기 제2 센싱 노드의 전압 레벨과 상기 래치 제어 신호에 각각 응답하여 상기 제1 래치부에 상기 센싱 데이타를 발생시키는 풀-다운 트랜지스터들을 포함하는 비휘발성 메모리 장치의 페이지 버퍼.
  8. 제1항에 있어서, 제1 래치부는,
    상기 센싱 데이타를 입력으로 받는 제1 인버터;
    상기 제1 인버터의 출력 노드인 제1 래치 노드를 입력으로 받는 제2 인버터; 및
    상기 제1 래치 노드와 접지 전압 단자 사이에 연결되고, 초기화 제어 신호에 응답하여 상기 제1 래치 노드를 초기화시키기 위한 풀-다운 트랜지스터를 포함하는 비휘발성 메모리 장치의 페이지 버퍼.
  9. 제1항에 있어서,
    상기 제2 래치부는 상기 전송부의 출력을 입력받는 복수의 래치들을 포함하고, 상기 복수의 래치들 각각은 상기 전송부의 출력을 입력받는 제1 인버터와 상기 제1 인버터의 출력 노드인 제1 래치 노드를 입력으로 받는 제2 인버터를 포함하며,
    상기 전송부는 상기 제1 래치부로부터 수신되는 데이타를 상기 복수의 래치들 중 어느 하나에 전달할 때 나머지 래치들을 상기 제1 래치부로부터 전기적으로 분리하는 비휘발성 메모리 장치의 페이지 버퍼.
  10. 제1항에 있어서, 상기 제2 래치부는,
    상기 제 1 센싱 노드들의 수보다 1개 적도록 구비되는 래치들을 포함하는 비휘발성 메모리 장치의 페이지 버퍼.
  11. 제10항에 있어서, 상기 제2 래치부는 3개의 래치를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 페이지 버퍼.
  12. 제1항에 있어서, 상기 전송부는,
    상기 전송 제어 신호에 응답하여 상기 제1 래치부에 저장된 데이타를 상기 제2 래치부로 전송할 때 턴-온되고, 상기 제2 래치부에 데이타가 저장되면 턴-오프되도록 제어되는 NMOS 트랜지스터로 이루어진 것을 특징으로 하는 비휘발성 메모리 장치의 페이지 버퍼.
  13. 제1항에 있어서, 상기 데이타 입출력부는,
    상기 데이타 라인과 상기 제1 래치부 사이, 상기 데이타 라인과 상기 제2 래치부 사이에 각각 대응되어 연결되고, 상기 입출력 제어 신호에 응답하여 상기 데이타 라인으로부터의 데이타를 상기 제1 및 제2 래치부로 각각 전송하거나 상기 제1 및 제2 래치부에 저장된 데이타를 상기 데이타 라인으로 각각 전송하도록 제어되는 NMOS 트랜지스터들을 포함하는 비휘발성 메모리 장치의 페이지 버퍼.
  14. 비휘발성 메모리 장치의 프로그램 방법에 있어서,
    입출력 제어 신호에 응답하여 데이타 라인으로부터의 데이타들을 순차적으로 제1 및 제2 래치부에 저장하는 단계;
    서로 다른 센싱 노드들에 각각 연결되는 선택된 제1 및 제2 비트 라인들에 각각 연결되는 다수의 메모리 셀들 중 프로그램할 메모리 셀들을 선택하는 단계; 및
    상기 제1 래치부에 저장된 데이타가 상기 제1 비트 라인에 연결된 상기 선택된 메모리 셀들 중 하나에 전송되어 프로그램되고, 상기 제2 래치부에 저장된 데이타(들)가 상기 제2 비트 라인(들)에 연결된 상기 선택된 메모리 셀들 중 나머지(들)에 (각각) 전송되어 프로그램 되도록, 프로그램 제어 신호에 응답하여 상기 제1 및 제2 래치부들의 출력 단자들을 상기 센싱 노드들에 각각 연결하는 단계를 포함 하는 프로그램 방법.
  15. 제14항에 있어서,
    상기 비휘발성 메모리 장치의 프로그램 방법은, 제1항 내지 제13항 중 어느 한 항의 비휘발성 메모리 장치의 페이지 버퍼를 이용하여 실행하는 것을 특징으로 프로그램 방법.
  16. 비휘발성 메모리 장치의 독출 방법에 있어서,
    선택된 비트 라인들 각각이 서로 다른 제1 센싱 노드들 각각에 하나씩 순차적으로 연결될 때마다 상기 제1 센싱 노드들에 연결된 제2 센싱 노드에 전달되는 상기 선택된 비트 라인들 중 하나에 연결된 메모리 셀로부터의 독출 데이타를 센싱하고, 그 센싱 데이타를 발생하는 단계;
    상기 센싱 데이타를 제1 래치부에 저장하는 단계;
    상기 센싱 데이타가 제2 래치부에 포함되는 복수의 래치들 중 어느 하나에 저장되도록, 전송부에 의해 상기 제1 래치부에 저장된 상기 센싱 데이타를 상기 제2 래치부에 전송하는 단계;
    상기 센싱 데이타가 상기 복수의 래치들 중 어느 하나에 저장될 때, 상기 전송부에 의해 상기 제2 래치부를 상기 제1 래치부로부터 전기적으로 분리하는 단계;
    상기 복수의 래치들 모두에 상기 센싱 데이타가 저장될 때까지, 상기 발생단계, 상기 저장 단계, 상기 전송 단계, 및 상기 분리 단계를 반복적으로 실행하는 단계;
    상기 센싱 데이타가 상기 복수의 래치들 중 마지막 하나에 저장된 후, 마지막으로 발생되는 상기 센싱 데이타를 제1 래치부에 저장하는 단계; 및
    데이타 입출력부에 의해 상기 제1 래치부와 상기 제2 래치부에 각각 저장된 상기 센싱 데이타들을 데이타 라인에 순차적으로 출력하는 단계를 포함하는 독출 방법.
  17. 제16항에 있어서, 상기 비휘발성 메모리 장치의 독출 방법은, 제1항 내지 제13항 중 어느 한 항의 비휘발성 메모리 장치의 페이지 버퍼를 이용하여 실행하는 것을 특징으로 독출 방법.
KR1020040055273A 2004-07-15 2004-07-15 비휘발성 메모리 장치의 페이지 버퍼 및 이를 이용한프로그램 방법과 독출 방법 KR100609568B1 (ko)

Priority Applications (6)

Application Number Priority Date Filing Date Title
KR1020040055273A KR100609568B1 (ko) 2004-07-15 2004-07-15 비휘발성 메모리 장치의 페이지 버퍼 및 이를 이용한프로그램 방법과 독출 방법
TW093138239A TWI257626B (en) 2004-07-15 2004-12-10 Page buffer of non-volatile memory device and method of programming and reading non-volatile memory device
DE102004060349A DE102004060349B4 (de) 2004-07-15 2004-12-15 Seitenpuffer einer nichtflüchtigen Speichervorrichtung und Verfahren zum Programmieren und Lesen einer nichtflüchtigen Speichervorrichtung
US11/014,507 US7061813B2 (en) 2004-07-15 2004-12-16 Page buffer of non-volatile memory device and method of programming and reading non-volatile memory device
JP2004372017A JP4777643B2 (ja) 2004-07-15 2004-12-22 不揮発性メモリ装置のページバッファ及びこれを用いたプログラム方法と読み出し方法
CNB2005100036358A CN100550203C (zh) 2004-07-15 2005-01-10 非易失性存储器件的页面缓冲器及其编程和读取方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040055273A KR100609568B1 (ko) 2004-07-15 2004-07-15 비휘발성 메모리 장치의 페이지 버퍼 및 이를 이용한프로그램 방법과 독출 방법

Publications (2)

Publication Number Publication Date
KR20060006332A KR20060006332A (ko) 2006-01-19
KR100609568B1 true KR100609568B1 (ko) 2006-08-08

Family

ID=35599232

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040055273A KR100609568B1 (ko) 2004-07-15 2004-07-15 비휘발성 메모리 장치의 페이지 버퍼 및 이를 이용한프로그램 방법과 독출 방법

Country Status (6)

Country Link
US (1) US7061813B2 (ko)
JP (1) JP4777643B2 (ko)
KR (1) KR100609568B1 (ko)
CN (1) CN100550203C (ko)
DE (1) DE102004060349B4 (ko)
TW (1) TWI257626B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105702288A (zh) * 2014-12-11 2016-06-22 爱思开海力士有限公司 半导体存储器件及其操作方法

Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100635202B1 (ko) * 2004-05-14 2006-10-16 에스티마이크로일렉트로닉스 엔.브이. 듀얼 레지스터를 갖는 페이지 버퍼의 제어방법 및 그제어회로
DE602004010795T2 (de) * 2004-06-24 2008-12-11 Stmicroelectronics S.R.L., Agrate Brianza Verbesserter Seitenspeicher für eine programmierbare Speichervorrichtung
US7242620B2 (en) * 2004-10-05 2007-07-10 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device and an operation method thereof
KR100672149B1 (ko) * 2005-02-17 2007-01-19 주식회사 하이닉스반도체 불휘발성 메모리 장치의 페이지 버퍼 동작 방법
KR100680478B1 (ko) * 2005-03-22 2007-02-08 주식회사 하이닉스반도체 면적이 감소된 플래시 메모리 장치와 그 액세스 제어 방법
KR100680486B1 (ko) * 2005-03-30 2007-02-08 주식회사 하이닉스반도체 향상된 동작 성능을 가지는 플래시 메모리 장치의 페이지버퍼 회로 및 그 독출 및 프로그램 동작 제어 방법
KR100666174B1 (ko) * 2005-04-27 2007-01-09 삼성전자주식회사 3-레벨 불휘발성 반도체 메모리 장치 및 이에 대한구동방법
KR100737914B1 (ko) * 2005-11-10 2007-07-10 삼성전자주식회사 페이지 버퍼 및 그것의 구동 방법, 그리고 이를 구비한불휘발성 메모리 장치
US7609564B2 (en) * 2005-12-31 2009-10-27 Intel Corporation Systems and techniques for non-volatile memory buffering
EP1865513A1 (en) * 2006-06-07 2007-12-12 STMicroelectronics S.r.l. Nonvolatile memory device
US7593259B2 (en) 2006-09-13 2009-09-22 Mosaid Technologies Incorporated Flash multi-level threshold distribution scheme
KR100908518B1 (ko) * 2006-09-29 2009-07-20 주식회사 하이닉스반도체 멀티 레벨 셀의 프로그램 방법
KR100816148B1 (ko) * 2006-09-29 2008-03-21 주식회사 하이닉스반도체 플래시 메모리 소자 및 이의 독출 방법
KR100823174B1 (ko) 2007-02-27 2008-04-18 삼성전자주식회사 멀티-페이지 프로그램 스킴을 갖는 플래시 메모리 장치 및그것의 멀티-페이지 프로그램 방법
KR100833199B1 (ko) * 2007-03-19 2008-05-28 삼성전자주식회사 프로그램 동작의 신뢰성을 향상시킬 수 있는 불휘발성메모리 장치 및 그 프로그램 방법
US7577029B2 (en) * 2007-05-04 2009-08-18 Mosaid Technologies Incorporated Multi-level cell access buffer with dual function
KR100888482B1 (ko) * 2007-05-11 2009-03-12 삼성전자주식회사 비휘발성 반도체 메모리 장치 및 상기 비휘발성 반도체메모리 장치의 쓰기 방법
US7952927B2 (en) 2007-12-05 2011-05-31 Micron Technology, Inc. Adjusting program and erase voltages in a memory device
KR100923821B1 (ko) * 2007-12-24 2009-10-27 주식회사 하이닉스반도체 불휘발성 메모리 장치의 페이지 버퍼 및 그 프로그램 방법
CN101753129B (zh) * 2008-12-01 2011-11-30 中芯国际集成电路制造(上海)有限公司 可承受高电压的输出缓冲器
KR101063571B1 (ko) * 2008-12-08 2011-09-07 주식회사 하이닉스반도체 페이지 버퍼 회로 및 이를 구비한 불휘발성 메모리 소자와 그 동작 방법
KR101024154B1 (ko) * 2009-02-02 2011-03-22 주식회사 하이닉스반도체 페이지 버퍼 회로
US9588883B2 (en) 2011-09-23 2017-03-07 Conversant Intellectual Property Management Inc. Flash memory system
US10400629B2 (en) * 2012-01-31 2019-09-03 United Technologies Corporation Gas turbine engine shaft bearing configuration
CN103700400B (zh) * 2012-09-28 2017-10-31 上海华虹集成电路有限责任公司 用于Flash EEPROM的数据锁存电路
KR102187521B1 (ko) 2014-01-28 2020-12-08 삼성전자주식회사 불휘발성 메모리 및 메모리 컨트롤러를 포함하는 메모리 시스템 및 불휘발성 메모리에 데이터를 프로그램하는 프로그램 방법
KR102356071B1 (ko) * 2015-05-06 2022-01-27 에스케이하이닉스 주식회사 저장 장치 및 이의 동작 방법
KR102414043B1 (ko) * 2015-11-13 2022-06-30 에스케이하이닉스 주식회사 비휘발성 메모리 장치
KR102568203B1 (ko) * 2016-02-23 2023-08-21 삼성전자주식회사 비휘발성 메모리 장치
KR102363382B1 (ko) * 2017-09-26 2022-02-16 에스케이하이닉스 주식회사 불휘발성 메모리 장치, 불휘발성 메모리 장치의 동작 방법 및 불휘발성 메모리 장치를 포함하는 데이터 저장 장치
KR20200048318A (ko) * 2018-10-29 2020-05-08 에스케이하이닉스 주식회사 저장 장치 및 그 동작 방법
KR102535827B1 (ko) 2019-04-04 2023-05-23 삼성전자주식회사 내부 전압을 안정화시키기 위한 메모리 장치 및 그것의 내부 전압 안정화 방법
KR20220010360A (ko) 2020-07-17 2022-01-25 삼성전자주식회사 페이지 버퍼 회로 및 이를 포함하는 메모리 장치
KR102570583B1 (ko) * 2021-12-28 2023-08-28 삼성전자 주식회사 메모리 장치, 이를 포함하는 메모리 시스템 및 메모리 장치의 동작 방법

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0140179B1 (ko) * 1994-12-19 1998-07-15 김광호 불휘발성 반도체 메모리
KR0169419B1 (ko) * 1995-09-28 1999-02-01 김광호 불휘발성 반도체 메모리의 독출방법 및 장치
US5724284A (en) * 1996-06-24 1998-03-03 Advanced Micro Devices, Inc. Multiple bits-per-cell flash shift register page buffer
KR100205240B1 (ko) * 1996-09-13 1999-07-01 윤종용 단일 비트 및 다중 비트 셀들이 장착된 불휘발성 반도체 메모리 장치
KR100204803B1 (ko) * 1996-10-04 1999-06-15 윤종용 단일 비트셀 및 다중비트셀 동작의 동시적인 수행이 가능한 불휘발성 반도체 메모리 장치
JP3851865B2 (ja) * 2001-12-19 2006-11-29 株式会社東芝 半導体集積回路
KR100471167B1 (ko) * 2002-05-13 2005-03-08 삼성전자주식회사 프로그램된 메모리 셀들을 검증하기 위한 페이지 버퍼를구비한 반도체 메모리 장치
KR100514415B1 (ko) * 2003-01-22 2005-09-09 주식회사 하이닉스반도체 낸드 플래시 메모리의 페이지 버퍼
KR100575336B1 (ko) * 2004-04-20 2006-05-02 에스티마이크로일렉트로닉스 엔.브이. 듀얼 레지스터를 갖는 페이지 버퍼, 이를 구비한 반도체메모리 장치 및 그의 프로그램 방법
KR100680478B1 (ko) * 2005-03-22 2007-02-08 주식회사 하이닉스반도체 면적이 감소된 플래시 메모리 장치와 그 액세스 제어 방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105702288A (zh) * 2014-12-11 2016-06-22 爱思开海力士有限公司 半导体存储器件及其操作方法
CN105702288B (zh) * 2014-12-11 2020-12-08 爱思开海力士有限公司 半导体存储器件及其操作方法

Also Published As

Publication number Publication date
TW200603166A (en) 2006-01-16
US20060013045A1 (en) 2006-01-19
KR20060006332A (ko) 2006-01-19
JP2006031906A (ja) 2006-02-02
CN100550203C (zh) 2009-10-14
CN1722304A (zh) 2006-01-18
JP4777643B2 (ja) 2011-09-21
DE102004060349A1 (de) 2006-02-09
TWI257626B (en) 2006-07-01
DE102004060349B4 (de) 2011-12-08
US7061813B2 (en) 2006-06-13

Similar Documents

Publication Publication Date Title
KR100609568B1 (ko) 비휘발성 메모리 장치의 페이지 버퍼 및 이를 이용한프로그램 방법과 독출 방법
KR100553680B1 (ko) 듀얼 레지스터 구조의 페이지버퍼를 가지는 메모리장치
KR100454119B1 (ko) 캐쉬 기능을 갖는 불 휘발성 반도체 메모리 장치 및 그것의 프로그램, 읽기, 그리고 페이지 카피백 방법들
KR100567912B1 (ko) 플래시 메모리 장치의 페이지 버퍼 및 이를 이용한 데이터프로그램 방법
KR100672149B1 (ko) 불휘발성 메모리 장치의 페이지 버퍼 동작 방법
US7336543B2 (en) Non-volatile memory device with page buffer having dual registers and methods using the same
US8351273B2 (en) Nonvolatile memory device and method of operating the same
KR101115623B1 (ko) 불휘발성 메모리 장치 및 이의 동작 방법
KR100528483B1 (ko) 패스/페일 점검이 가능한 불휘발성 반도체 메모리장치
KR100672117B1 (ko) 플래시 메모리 소자의 순간 과전류를 줄이는 프로그램 방법
KR100816148B1 (ko) 플래시 메모리 소자 및 이의 독출 방법
KR101085724B1 (ko) 반도체 메모리 장치 및 그 동작 방법
US9997250B2 (en) Non-volatile memory device with a plurality of cache latches and switches and method for operating non-volatile memory device
KR100953055B1 (ko) 불휘발성 메모리 소자의 동작 방법
KR20060070734A (ko) 불휘발성 메모리 장치 및 그것의 프로그램 검증 방법
KR100769803B1 (ko) 면적이 감소된 비휘발성 메모리 장치의 페이지 버퍼 및그것을 이용하여 비트라인을 프리챠지시키는 방법
KR20070109419A (ko) 플래시 메모리 장치의 페이지 버퍼
KR20100054485A (ko) 불휘발성 메모리 소자 및 그 동작 방법
KR20090055798A (ko) 불휘발성 메모리 소자와 페이지 버퍼 및 그 동작 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
N231 Notification of change of applicant
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130624

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20140623

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20150623

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20160621

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20170620

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20180625

Year of fee payment: 13

FPAY Annual fee payment

Payment date: 20190625

Year of fee payment: 14