KR101024154B1

KR101024154B1 - 페이지 버퍼 회로

Info

Publication number: KR101024154B1
Application number: KR1020090008057A
Authority: KR
Inventors: 박영수
Original assignee: 주식회사 하이닉스반도체
Priority date: 2009-02-02
Filing date: 2009-02-02
Publication date: 2011-03-22
Also published as: US20100195402A1; CN101794615A; KR20100088912A; JP2010176831A; US8189392B2

Abstract

본 발명은 비트라인의 전압 레벨을 센싱하여 제 1 센싱노드의 전압을 변경시키는 제 1 센싱부; 상기 제 1 센싱노드의 전압 레벨을 센싱하여 제 2 센싱노드의 전압 레벨을 변경시키기 위한 제 2 센싱부와, 상기 제 1 센싱노드와 상기 제 2 센싱노드를 연결하기 위한 전송부를 포함하는 데이터 변환부; 데이터 저장을 위한 제 1 및 제 2 래치부; 및 상기 제 1 및 제 2 래치부를 선택적으로 상기 제 2 센싱노드에 연결하기 위한 복수개의 스위칭 소자를 포함하는 스위칭부를 포함하는 페이지 버퍼 회로를 제공한다.

페이지 버퍼, 데이터 변경, 데이터 전송, 래치

Description

페이지 버퍼 회로{Page buffer circuit}

본 발명은 페이지 버퍼 회로에 관한 것으로, 소자의 개수를 줄여 면적을 줄인 페이지 버퍼 회로에 관한 것이다.

반도체 메모리 장치는 데이터를 저장해 두고, 필요할 때 읽어볼 수 있는 기억장치이다. 반도체 메모리 장치는 전원이 끊어지면 저장된 데이터가 소멸되는 휘발성 메모리(volatile memory)가 있고, 전원이 끊어지더라도 저장된 데이터가 소멸되지 않는 불휘발성 메모리(non volatile memory)가 있다. 불휘발성 메모리들 중에서도 플래시 메모리는 전기적으로 셀의 데이터를 일괄적으로 소거하는 기능을 가지고 있기 때문에 컴퓨터 및 메모리 카드 등에 널리 사용되고 있다.

플래시 메모리는 셀과 비트 라인의 연결 상태에 따라 노어형과 낸드형으로 구분된다. 노어형 플래시 메모리는 1개의 비트 라인에 2개 이상의 셀 트랜지스터가 병렬로 연결된 형태로서, 채널 핫 일렉트론(channel hot electron) 방식을 사용하여 데이터를 저장하고, F-N 터널링(Fowler-Nordheim tunneling) 방식을 사용하여 데이터를 소거한다. 그리고 낸드형 플래시 메모리는 1개의 비트 라인에 2개 이상의 셀 트랜지스터가 직렬로 연결된 형태로서, F-N 터널링 방식을 사용하여 데이터를 저장 및 소거한다. 일반적으로, 노어형 플래시 메모리는 전류 소모가 크기 때문에 고집적화에는 불리하지만, 고속화에 용이하게 대처할 수 있는 장점이 있고, 낸드형 플래시 메모리는 노어형 플래시 메모리에 비해 적은 셀 전류를 사용하기 때문에, 고집적화에 유리한 장점이 있다.

불휘발성 메모리 소자는 데이터 저장을 위한 메모리 셀 어레이와, 메모리 셀 어레이의 비트라인에 연결되는 페이지 버퍼들과 페이지 버퍼들의 데이터 입출력 경로를 제공하는 Y 디코더와, 메모리 셀 어레이의 워드라인을 전압 제공을 위한 글로벌 워드라인에 연결하는 X 디코더, 그리고 전압을 생성하여 글로벌 워드라인에 인가하는 전압 제공부를 포함하고, 동작 제어를 위한 제어부가 구비된다.

도 1은 일반적인 페이지 버퍼의 회로도이다.

도 1을 참조하면, 페이지 버퍼(100)는 센싱부(110), 프리차지부(120), 데이터 전송부(130), 데이터 래치부(140) 및 데이터 변경부(150)를 포함한다.

센싱부(110)는 비트라인과 연결되고, 비트라인 전압을 센싱하여 센싱노드(SO)의 전압 레벨을 변경시킨다. 그리고 프리차지부(120)는 센싱노드(SO)를 프리차지시킨다.

데이터 전송부(130)는 데이터 래치부(140)에 저장된 데이터를 센싱노드(SO)로 전송하거나, 데이터 래치부(140)에 포함된 래치들 간에 데이터 변경을 위한 데이터 전송 경로를 제공한다.

데이터 래치부(140)는 제 1 및 제 2 래치(L1, L2)를 포함하고, 각각의 래치는 프로그램하기 위한 데이터를 래치하거나, 메모리 셀에 저장된 데이터를 독출 하 여 저장한다. 데이터 변경부(150)는 센싱노드(SO)의 전압 레벨에 따른 제 1 및 제 2 래치(L1, L2)에 데이터를 입력하는 부분이다.

센싱부(110)는 제 1 NMOS 트랜지스터(N1)를 포함하고, 프리차지부(120)는 제 1 PMOS 트랜지스터(P1)를 포함한다. 그리고 데이터 전송부(130)는 제 2 내지 제 5 NMOS 트랜지스터(N2 내지 N5)를 포함하고, 데이터 래치부(140)는 제 1 내지 제 4 인버터 (I1 내지 I4)를 포함한다. 데이터 변경부(150)는 제 6 내지 제 10 NMOS 트랜지스터(N6 내지 N10)를 포함한다.

제 2 및 제 3 NMOS 트랜지스터(N2, N3)는 제 1 래치(L1)의 데이터 전송을 위해 동작하고, 제 4 및 제 5 NMOS 트랜지스터(N4, N5)는 제 2 래치(L2)의 데이터 전송을 위해 동작한다.

제 1 및 제 2 인버터(I1, I2)는 제 1 래치(L1)로 구성되고, 제 3 및 제 4 인버터(I3, I4)는 제 2 래치(L2)로 구성된다. 그리고 제 6 및 제 7 NMOS 트랜지스터(N6, N7)는 제 1 래치(L1)의 데이터 변경을 위해 동작하고, 제 8 및 제 9 NMOS 트랜지스터(N8, N9)는 제 2 래치(L2)의 데이터 변경을 위해 동작한다.

상기와 같은 페이지 버퍼 회로는 메모리 셀에 저장되는 데이터 비트의 수가 증가할수록 래치의 수가 늘어난다. 이때 데이터 전송부(130)와 데이터 변경부(150)에도 래치가 늘어남에 따라 각각의 래치의 데이터 전송과 변경을 위한 트랜지스터의 개수가 늘어나게 된다. 이렇게 래치가 늘어남에 따라 데이터 전송과 변경을 위한 트랜지스터가 늘어나는 것은 페이지 버퍼의 크기를 크게 늘리는 요인이 된다.

특히 보다 많은 비트 정보를 저장할 수 있는 멀티 레벨 셀(Multi Level Cell)이 개발되고 있는 추세에 따라서 페이지 버퍼의 래치 수도 늘어나게 되고, 이에 따른 트랜지스터의 개수가 늘어나는 것도 불가피해진다. 이는 소형화되고 있는 메모리 소자의 크기를 줄이는데 큰 문제가 될 수 있다.

따라서 본 발명이 이루고자 하는 기술적 과제는 페이지 버퍼 회로의 래치가 늘어남에 따라 함께 늘어나게 되는 트랜지스터의 수를 최소화한 페이지 버퍼 회로를 제공하는데 있다.

본 발명의 특징에 따른 페이지 버퍼 회로는,

비트라인의 전압 레벨을 센싱하여 제 1 센싱노드의 전압을 변경시키는 제 1 센싱부; 상기 제 1 센싱노드의 전압 레벨을 센싱하여 제 2 센싱노드의 전압 레벨을 변경시키기 위한 제 2 센싱부와, 상기 제 1 센싱노드와 상기 제 2 센싱노드를 연결하기 위한 전송부를 포함하는 데이터 변환부; 데이터 저장을 위한 제 1 및 제 2 래치부; 및 상기 제 1 및 제 2 래치부를 선택적으로 상기 제 2 센싱노드에 연결하기 위한 복수개의 스위칭 소자를 포함하는 스위칭부를 포함한다.

상기 데이터 변환부는, 상기 제 1 센싱노드의 전압 레벨을 센싱하여 상기 제 2 센싱노드의 전압 레벨을 변경시키는 제 2 센싱부; 및 상기 제 2 센싱노드와 상기 제 1 센싱노드를 연결하는 전송부를 포함하는 것을 특징으로 한다.

상기 2 센싱부는, 상기 제 1 센싱노드의 전압레벨과 데이터 입력 제어신호에 따라 상기 제 2 센싱노드를 접지노드와 연결시키는 것을 특징으로 한다.

상기 스위칭부는, 상기 제 1 래치부가 연결되는 제 1 노드와 상기 제 2 센싱노드의 사이에 연결되고, 제 1 선택신호에 응답하여 상기 제 1 노드와 상기 제 2 센싱노드를 연결하는 제 1 스위칭소자; 상기 제 1 래치부가 연결되는 제 2 노드와 상기 제 2 센싱노드의 사이에 연결되고, 제 2 선택신호에 응답하여 상기 제 2 노드와 상기 제 2 센싱노드를 연결하는 제 2 스위칭 소자; 상기 제 2 래치부가 연결되는 제 3 노드와 상기 제 2 센싱노드의 사이에 연결되고, 제 3 선택신호에 응답하여 상기 제 3 노드와 상기 제 2 센싱노드를 연결하는 제 3 스위칭소자; 및 상기 제 2 래치부가 연결되는 제 4 노드와 상기 제 2 센싱노드의 사이에 연결되고, 제 4 선택신호에 응답하여 상기 제 4 노드와 상기 제 2 센싱노드를 연결하는 제 4 스위칭소자를 포함한다.

삭제

상기 전송부는 데이터 출력 제어신호에 의해 상기 제 2 센싱노드와 상기 제 1 센싱노드를 연결하는 것을 특징으로 한다.

상기 제 2 센싱부는, 상기 제 1 센싱노드의 전압레벨과 데이터 입력 제어신호에 따라 상기 제 2 센싱노드를 전원전압 입력노드와 연결시키는 것을 특징으로 한다.

상기 제 1 래치부 또는 제 2 래치부는 프로그램을 위해서 입력되는 데이터를 데이터 입력신호에 따라 입력하는 데이터 입력부와 연결되는 것을 특징으로 한다.

본 발명의 다른 특징에 따른 페이지 버퍼 회로는,

비트라인의 전압 레벨을 센싱하여 제 1 센싱노드의 전압을 변경시키는 제 1 센싱부; 상기 제 1 센싱노드의 전압 레벨을 센싱하여 제 2 센싱노드의 전압 레벨을 변경시키기 위한 제 2 센싱부와, 상기 제1 센싱노드와 상기 제 2 센싱노드를 연결하기 위한 전송부를 포함하는 데이터 변환부; 데이터 저장을 위한 N 개의 래치들; 및 상기 N 개의 래치들 중 하나를 선택적으로 상기 제 2 센싱노드에 연결하기 위한 복수개의 스위칭소자를 포함하는 스위칭부를 포함한다.

상기 제 1 센싱노드의 전압레벨과 데이터 입력 제어신호에 따라 상기 제 2 센싱노드를 접지노드와 연결시키는 것을 특징으로 한다.

상기 N 개의 래치들 중 하나 이상의 래치는 프로그램을 위해서 입력되는 데이터를 데이터 입력신호에 따라 입력하는 데이터 입력부와 연결되는 것을 특징으로 한다.

이상에서 설명한 바와 같이, 본 발명에 따른 페이지 버퍼 회로는 페이지 버퍼의 데이터 전송을 위한 부분의 소자 개수를 최소화하고, 래치가 늘어나는 것에 영향을 받지 않도록 함으로써 페이지 버퍼의 래치가 늘어남에 따라 증가되는 소자의 개수를 최소화하여 페이지 버퍼 회로를 단순화하고, 전체 면적을 줄일 수 있다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.

도 2a는 본 발명의 실시 예에 따른 불휘발성 메모리 소자의 블록도이다.

도 2a를 참조하면, 불휘발성 메모리 소자(200)는 메모리 셀 어레이(210), 페이지 버퍼부(220), Y 디코더(230), X 디코더(240), 전압 제공부(250) 및 제어 부(260)를 포함한다.

메모리 셀 어레이(210)는 데이터 저장을 위한 메모리 셀들을 포함한다. 메모리 셀 어레이(210)의 메모리 셀들은 비트라인(Bit Line; BL)과 워드라인(Word Line; WL)에 의해 선택되어진다. 그리고 비트라인은 페이지 버퍼부(220)의 페이지 버퍼에 연결되고, 워드라인은 X 디코더(240)를 통해서 전압을 제공하는 글로벌 워드라인(Global Word Line)에 연결된다.

페이지 버퍼부(220)는 복수 개수의 페이지 버퍼를 포함한다. 페이지 버퍼는 각각 하나 이상의 비트라인과 연결된다. 그리고 페이지 버퍼는 프로그램 데이터를 래치하다가 상기 비트라인으로 전달하거나, 메모리 셀에 저장된 데이터를 비트라인을 통해 독출 하여 래치한다.

Y 디코더(230)는 페이지 버퍼부(220)의 페이지 버퍼들에 데이터 입출력 경로를 제공하고 X 디코더(240)는 선택된 워드라인(WL)과 글로벌 워드라인을 연결한다.

전압 제공부(250)는 글로벌 워드라인에 인가되는 동작 전압을 생성하고, 제어부(260)는 페이지 버퍼부(220), Y 디코더(230), X 디코더(240) 및 전압 제공부(250)를 제어하여 데이터의 프로그램과 독출, 소거 동작을 제어한다.

도 2b는 도 2a의 페이지 버퍼의 제 1 실시 예에 따른 회로도이다.

도 2b를 참조하면, 페이지 버퍼부(220)에 포함되는 페이지 버퍼(221)는 제 1 센싱부(222), 프리차지부(223), 데이터 변환부(224), 제 1 래치부(225) 및 제 2 래치부(226)를 포함한다. 이때, 제 1 래치부(225)의 래치회로에 데이터 입출력 신호(DI, DIn)에 의해 데이터가 입력되는 부분만을 간략히 도시하고, 프로그램 검증 을 위한 부분, 비트라인을 선택하는 부분 등의 회로 등은 종래와 동일하게 구성하여 적용할 수 있기 때문에 생략하기로 한다.

제 1 센싱부(222)는 비트라인에 연결되어, 비트라인 전압을 센싱하고, 센싱결과에 따라 제 1 센싱노드(SO1)의 전압이 변경되게 한다. 프리차지부(223)는 제 1 센싱노드(SO1)를 프리차지시킨다.

데이터 변환부(224)는 제 1 센싱노드(SO1)의 전압 레벨을 센싱하여 제 2 센싱노드(SO2)의 전압 레벨을 변경시키는 센싱부와, 제 2 센싱노드(SO2)와 제 1 센싱노드(SO1)를연결하여 제 2 센싱노드(SO2)의 전압 레벨을 제 1 센싱노드(SO)로 전달하는 전송부를 포함한다.

제 1 및 제 2 래치부(225, 226)는 상기 제 2 센싱노드(SO2)에 공통 연결되고, 데이터 변환부(224)의 동작에 따라서 데이터를 래치하거나, 래치된 데이터를 전달한다.

제 1 및 제 2 래치부(225, 226)는 각각 래치회로와, 래치회로의 노드를 선택하여 상기 제 2 센싱노드(SO2)로 연결하기 위한 래치선택회로를 포함한다.

제 1 센싱부(222)는 제 1 NMOS 트랜지스터(MN1)를 포함하고, 프리차지부(223)는 제 1 PMOS 트랜지스터(MP1)를 포함한다. 그리고 데이터 변환부(224)는 센싱부에 해당하는 제 2 및 제 3 NMOS 트랜지스터(MN2, MN3)를 포함하고, 전송부에 해당하는 제 4 NMOS 트랜지스터(MN4)를 포함한다.

제 1 및 제 2 래치부(225, 226)는 제 5 내지 제 8 NMOS 트랜지스터(MN5 내지MN8)와, 제 1 내지 제 4 인버터(IN1 내지 IN4)를 포함한다.

제 1 NMOS 트랜지스터(MN1)는 비트라인(BL)과 제1 센싱노드(SO1)의 사이에 연결되고, 제 1 PMOS 트랜지스터(MP1)는 전원전압과 제 1 센싱노드(SO1)의 사이에 연결된다. 제 1 NMOS 트랜지스터(MN1)의 게이트에는 센싱제어신호(PBSENSE)가 입력되고, 제 1 PMOS 트랜지스터(MP1)의 게이트에는 프리차지 제어신호(PRECHN)가 입력된다.

제 2 및 제 3 NMOS 트랜지스터(MN2, MN3)는 제 2 센싱노드(SO2)와 접지노드 사이에 직렬로 연결되고, 제 2 NMOS 트랜지스터(MN2)의 게이트는 제 1 센싱노드(SO1)에 연결되고, 제 3 NMOS 트랜지스터(MN3)의 게이트에는 데이터 입력 제어신호(PBDI)가 입력된다.

제 4 NMOS 트랜지스터(MN4)는 제 1 센싱노드(SO1)와 제 2 센싱노드(SO2)의 사이에 연결되고, 제 4 NMOS 트랜지스터(MN4)의 게이트에는 데이터 출력 제어신호(PBDO)가 입력된다.

제 5 NMOS 트랜지스터(MN5)는 제 2 센싱노드(SO2)와 노드(CQ)의 사이에 연결되고, 제 6 NMOS 트랜지스터(MN6)는 제 2 센싱노드(SO2)와 노드(CQ_N)사이에 연결된다. 제 5 NMOS 트랜지스터(MN5)의 게이트에는 제 1 데이터 전송신호(CTRAN)가 입력되고, 제 6 NMOS 트랜지스터(MN6)의 게이트에는 제 2 데이터 전송신호(CTRAN_N)가 입력된다.

제 7 NMOS 트랜지스터(MN7)는 제 2 센싱노드(SO2)와 노드(MQ) 사이에 연결되고, 제 8 NMOS 트랜지스터(MN8)는 제 2 센싱노드(SO2)와 노드(MQ_N)사이에 연결된다. 제 7 NMOS 트랜지스터(MN7)의 게이트에는 제 3 데이터 전송신호(MTRAN)가 입력 되고, 제 8 NMOS 트랜지스터(MN8)의 게이트에는 제 4 데이터 전송신호(MTRAN_N)가 입력된다.

제 1 및 제 2 인버터(IN1, IN2)는 노드(CQ)와 노드(CQ_N)의 사이에 제 1 래치(L1)로 연결되고, 제 3 및 제 4 인버터(IN3, IN4)는 노드(MQ)와 노드(MQ_N)의 사이에 제 2 래치(L2)로 연결된다.

상기의 페이지 버퍼(221)는 데이터를 변경하는 데이터 변환부(224)가 각각의 래치마다 따로 구성되는 것이 아니라 모든 래치에 대해서 공통적으로 사용하도록 구성되어 있다. 이에 따른 동작은 다음과 같이 동작한다.

먼저 제 1 래치(L1)와 제 2 래치(L2)간에 데이터를 바꾸는 동작의 설명을 위해서 노드(MQ_N)의 데이터가 변경되는 과정을 설명하기로 한다.

노드(QM_N)의 데이터를 '1'로 만들기 위해서는, 프리차지 제어신호(PRECHN)를 로우 레벨로 인가하여 제 1 PMOS 트랜지스터(MP1)를 턴 온 시킨다. 제 1 PMOS 트랜지스터(MP1)가 턴온 되면 제 1 센싱노드(SO1)가 하이 레벨로 프리차지된다.

그리고 데이터 입력 제어신호(PBDI)를 하이 레벨로 인가한다. 제 1 센싱노드(SO1)가 하이 레벨이면 제 2 NMOS 트랜지스터(MN2)가 턴 온 되고, 데이터 입력 제어신호(PBDI)가 하이 레벨이면 제 3 NMOS 트랜지스터(MN3)가 턴 온 된다.

따라서 제 2 센싱노드(SO2)는 접지노드와 연결되어 로우 레벨이 된다. 이때 노드(QM_N)를 '1'로 변경하기 위해서는 제 3 데이터 전송신호(MTRAN)를 하이 레벨로 인가하고, 제 1, 제 2 및 제 4 데이터 전송신호(CTRAN, CTRAN_N, MTRAN_N)는 로우 레벨로 인가한다. 제 3 데이터 전송신호(MTRAN)가 하이 레벨이면 제 7 NMOS 트 랜지스터(MN7)가 턴 온 되어 노드(MQ)가 제 2 센싱노드(SO2)와 연결된다. 이때 제 2 센싱노드(SO2)는 로우 레벨이므로 노드(MQ)도 로우 레벨이 되고, 노드(MQ_N)는 래치의 특성에 따라서 하이 레벨인 '1'값이 입력된다.

이와 반대로 노드(MQ_N)를 '0'으로 만들고 싶을 때는, 상기의 제 2 센싱노드(SO2)를 로우 레벨로 만든 상태에서 제 4 데이터 전송신호(MTRAN_N)를 하이 레벨로 인가하고, 제 1 내지 제 3 데이터 전송신호(CTRAN, CTRAN_N, MTRAN)를 로우 레벨로 인가하여 제 8 NMOS 트랜지스터(MN8)를 턴 온 시킨다. 이상과 같은 방법으로 제 1 래치(L1)의 노드(CQ) 또는 노드(CQ_N)의 데이터를 변경하는 것이 가능하다.

상기 페이지 버퍼(221)에서 데이터를 전송하는 과정은 두 가지로 나누어 설명할 수 있다. 첫 번째는 제 1 래치부(225)에 래치된 데이터를 제 1 센싱노드(SO1)를 통해 비트라인(BL)으로 전송하는 과정이고, 두 번째는 제 1 래치(L1)와 제 2 래치(L2)간에 데이터를 전송하는 과정이다.

첫 번째 제 1 래치부(225)에 래치된 데이터를 비트라인(BL)으로 전송하는 과정은 다음과 같다. 예를 들어 제 2 래치(L2)의 노드(MQ_N)의 데이터를 비트라인(BL)으로 전송하는 경우에는 먼저 제 4 데이터 전송신호(MTRAN_N)를 하이 레벨로 인가하고, 제 1 내지 제 3 데이터 전송신호(CTRAN, CTRAN_N, MTRAN)는 로우 레벨로 인가한다. 그리고 데이터 출력 제어신호(PBDO)를 하이 레벨로 인가한다.

제 4 데이터 전송신호(MTRAN_N)가 하이 레벨로 인가되면, 제 8 NMOS 트랜지스터(MN8)가 턴 온 되고, 데이터 출력 제어신호(PBDO)가 하이 레벨로 인가되면 제 4 NMOS 트랜지스터(MN4)가 턴 온 된다.

제 4 및 제 8 NMOS 트랜지스터(MN4, MN8)가 턴온 되면, 노드(MQ_N)가 제 1 센싱노드(SO1)와 연결된다. 그리고 센싱제어신호(PBSENSE)를 하이 레벨로 인가하면 제 1 NMOS 트랜지스터(MN1)가 턴온 되어 노드(MQ_N)에 래치된 데이터가 비트라인(BL)으로 전달된다.

다음의 표는 각각의 노드의 데이터를 비트라인으로 전송하기 위해 인가되는 제어신호들을 나타낸다.

그리고 제 1 래치부(225)의 데이터를 비트라인(BL)으로 전달할 때 센싱제어신호(PBSENSE)는 하이 레벨로 인가된다.

한편, 두 번째로 래치 간에 데이터를 전달하는 과정을 설명하기 위해, 노드(MQ)의 데이터를 노드(CQ)로 전달하는 과정을 설명하기로 한다.

데이터 전달에 앞서서 노드(CQ)를 '0'으로 초기화하는 과정을 수행한다. 상기 노드(CQ)를 초기화 하는 과정은 먼저 프리차지 제어신호(PRECHN)를 로우 레벨로 입력하여 제 1 PMOS 트랜지스터(MP1)를 턴 온 시킨다. 제 1 PMOS 트랜지스터(MP1)가 턴 온 되면, 제 1 센싱노드(SO1)가 하이 레벨로 프리차지된다.

제 1 센싱노드(SO1)가 하이 레벨이 되면, 제 2 NMOS 트랜지스터(MN2)가 턴 온 된다. 그리고 데이터 입력 제어신호(PBDI)를 하이 레벨로 입력하여 제 3 NMOS 트랜지스터(MN3)를 턴 온 시킨다. 제 2 및 제 3 NMOS 트랜지스터(MN2, MN3)가 턴 온 되면, 제 2 센싱노드(SO2)는 접지노드와 연결된다.

그리고 제 1 데이터 전송신호(CTRAN)를 하이 레벨로 입력하여 제 5 NMOS 트랜지스터(MN5)를 턴 온 시키면, 노드(QC)가 '0'으로 초기화 된다.

초기화가 끝나면, 노드(CQ)는 '0' 데이터가 저장된 상태이다. 노드(MQ)의 데이터를 제 1 센싱노드(SO1)로 전달하기 위하여 데이터 출력 제어신호(PBDO)를 하이 레벨로 인가하여 제 4 NMOS 트랜지스터(MN4)를 턴온 시킨다. 그리고 제 3 데이터 전송신호(MTRAN)를 하이 레벨로 인가하여 제 7 NMOS 트랜지스터(MN7)를 턴 온 시킨다. 이때 제 1, 제 2 및 제 4 데이터 전송신호(CTRAN, CTRAN_N, MTRAN_N)와 데이터 입력 제어신호(PBDI)는 로우 레벨로 인가한다.

제 4 및 제 7 NMOS 트랜지스터(MN4, MN7)가 턴온 되면, 노드(MQ)의 데이터 상태에 따라서 제 1 센싱노드(SO1)가 변경된다. 즉 노드(MQ)가 하이 레벨이면 제 1 센싱노드(SO1)고 하이 레벨이 되고, 노드(MQ)가 로우 레벨이면 제 1 센싱노드(SO1)도 로우 레벨이 된다.

상기와 같이 제 1 센싱노드(SO1)가 노드(MQ)에 의해 변경된 이후에, 데이터 출력 제어신호(PBDO)를 로우 레벨로 변경하고 데이터 입력 제어신호(PBDI)를 하이 레벨로 변경한다. 그리고 제 2 데이터 전송신호(CTRAN_N)를 하이 레벨로 인가하고 제 1 , 제 3 및 제 4 데이터 전송신호(CTRAN, MTRAN, MTRAN_N)를 로우 레벨로 인가한다.

노드(MQ)가 하이 레벨인 경우에는 제 1 센싱노드(SO1)가 하이 레벨이 되므로 제 2 NMOS 트랜지스터(MN2)가 턴온 된다. 그리고 데이터 입력 제어신호(PBDI)에 의해 제 3 NMOS 트랜지스터(MN3)가 턴온 된다. 따라서 제 2 센싱노드(SO2)는 접지노드와 연결되어 로우 레벨이 된다. 이때 제 2 데이터 전송신호(CTRAN_N)가 하이 레벨로 인가되어 제 6 NMOS 트랜지스터(MN6)가 턴 온 되면 노드(CQ_N)는 제 2 센싱노드(SO2)와 연결되어 로우 레벨이 된다. 따라서 노드(CQ)는 하이 레벨인 '1'데이터가 입력된다. 이는 노드(MQ)의 데이터가 이동된 것이라고 할 수 있다.

반대로 노드(MQ)가 로우 레벨인 경우에는 제 1 센싱노드(SO1)가 로우 레벨이 되므로 제 2 NMOS 트랜지스터(MN2)는 턴 오프 된다. 이때 데이터 입력 제어신호(PBDI)가 입력된다 하여도 제 2 센싱노드(SO2)는 플로팅 상태가 된다. 따라서 제 2 데이터 전송신호(CTRAN_N)가 하이 레벨로 인가되어 제 6 NMOS 트랜지스터(MN6)가 턴온 되어도 노드(CQ_N)에는 영향을 주지 않는다. 즉 노드(CQ)는 처음 초기화 상태인 로우 레벨'0'을 유지하는 것이다. 이는 노드(MQ)의 데이터가 이동된 것으로 판단할 수 있다.

상기와 같이 데이터 변환부(224)는 제 2 내지 제 4 NMOS 트랜지스터(MN2 내지 MN4)로 구성되어 있으나, 제 1 및 제 2 래치(L1, L2)의 데이터를 변경하고, 전송하는 모든 동작을 수행할 수 있다. 이는 래치의 수가 늘어나도 마찬가지이다.

도 2c는 도 2a의 페이지 버퍼의 제 2 실시 예에 따른 회로도이다.

도 2c를 참조하면, 제 2 실시 예에 따른 페이지 버퍼(227)는 도 2b의 페이지 버퍼(221)와 동일한 제 1 센싱부(222), 프리차지부(223), 데이터 변환부(224)와 제 1 및 제 2 래치부(225, 226)를 포함하고 있으며, 제 3 래치부(227)의 회로만 변경되었다.

제 3 래치부(227)는 제 9 및 제 10 NMOS 트랜지스터(MN9, MN10)와 제 5 및 제 6 인버터(IN5, IN6)를 포함한다. 상기 제 1 내지 제 3 래치부(225 내지 227)는 제 2 센싱노드(SO2)에 공통 연결된다.

즉, 제 3 래치부(227)와 같이 래치가 하나 늘어남에 따라 래치를 구성하는 두 개의 인버터와, 래치의 각 노드를 제 2 센싱노드(SO2)와 연결하는 두 개의 트랜지스터만이 늘어난 것을 알 수 있다.

그리고 데이터 변환부(224)는 동일하게 구성된다. 따라서 래치가 늘어나더라도 데이터 변환부(224)를 구성하는 소자의 개수는 늘어나지 않고, 래치가 구성되는 두 개 노드 데이터를 전송하기 위한 제 2 래치부(227)의 소자만 늘어난다.

이는 래치를 세 개 보다 많이 늘려도 마찬가지로 래치를 구성하는 인버터와, 래치의 각 노드와 제 2 센싱노드(SO2)를 연결하기 위한 스위칭 소자인 트랜지스터만이 늘어날 뿐이고, 데이터 변환부(224)는 변경되지 않는다. 즉 종래와 비교하여 래치의 개수가 늘어난다 하여도 데이터 변환부(224)를 구성하는 소자의 개수는 늘어나지 않는다. 따라서 페이지 버퍼에 구성되는 래치의 개수가 늘어날수록 종래와 비교하여 소자의 개수가 현저히 줄어드는 것을 확인할 수 있다.

한편, 상기 데이터 변환부(224)의 센싱부에 해당하는 부분의 제 2 NMOS 트랜지스터(MN2)를 제 2 PMOS 트랜지스터(MP2)로 변경하여 다음과 같이 제 3 실시 예로 페이지 버퍼(PB)를 구성할 수 있다.

도 2d는 도 2a의 페이지 버퍼의 제 3 실시 예에 따른 회로도이다.

도 2d를 참조하면, 제 3 실시 예에서는 데이터 변환부(224)의 센싱을 하는 회로가 제 2 PMOS 트랜지스터(MP2)와 제 3 NMOS 트랜지스터(MN3)를 포함한다. 제 2 PMOS 트랜지스터(MP2)와 제 3 NMOS 트랜지스터(MN3)는 전원전압과 제 2 센싱노드(SO2)의 사이에 직렬로 연결되고, 제 2 PMOS 트랜지스터(MP2)는 제 1 센싱노드(SO1)의 전압 레벨에 따라 턴온 되게 한다.

또한, 상기 제 2 PMOS 트랜지스터(MP2)가 턴온 되었을때, 입력되는 전원전압의 강하를 막기 위해 제 3 NMOS 트랜지스터(MN3)를 PMOS 트랜지스터로 대체하는 것도 가능하다. 제 3 NMOS 트랜지스터(MN3)를 PMOS 트랜지스터로 대체하면, 데이터 입력 제어신호(PBDI)가 반전되어 게이트에 입력될 수 있게 회로를 구성해야 한다.

상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

도 1은 일반적인 페이지 버퍼의 회로도이다.

*도면의 주요 부분의 간단한 설명*

200 : 불휘발성 메모리 소자 210 : 메모리 셀 어레이

220 : 페이지 버퍼부 230 : Y 디코더

240 : X 디코더 250 : 전압 제공부

260 : 제어부

Claims

비트라인의 전압 레벨을 센싱하여 제 1 센싱노드의 전압을 변경시키는 제 1 센싱부;

상기 제 1 센싱노드의 전압 레벨을 센싱하여 제 2 센싱노드의 전압 레벨을 변경시키기 위한 제 2 센싱부와, 상기 제 1 센싱노드와 상기 제 2 센싱노드를 연결하기 위한 전송부를 포함하는 데이터 변환부;

데이터 저장을 위한 제 1 및 제 2 래치부; 및

상기 제 1 및 제 2 래치부를 선택적으로 상기 제 2 센싱노드에 연결하기 위한 복수개의 스위칭 소자를 포함하는 스위칭부

를 포함하는 페이지 버퍼 회로.
삭제
제 1항에 있어서,

상기 2 센싱부는,

상기 제 1 센싱노드의 전압레벨과 데이터 입력 제어신호에 따라 상기 제 2 센싱노드를 접지노드와 연결시키는 것을 특징으로 하는 페이지 버퍼 회로.
제 1항에 있어서,

상기 스위칭부는,

상기 제 1 래치부가 연결되는 제 1 노드와 상기 제 2 센싱노드의 사이에 연결되고, 제 1 선택신호에 응답하여 상기 제 1 노드와 상기 제 2 센싱노드를 연결하는 제 1 스위칭소자;

상기 제 1 래치부가 연결되는 제 2 노드와 상기 제 2 센싱노드의 사이에 연결되고, 제 2 선택신호에 응답하여 상기 제 2 노드와 상기 제 2 센싱노드를 연결하는 제 2 스위칭 소자;

상기 제 2 래치부가 연결되는 제 3 노드와 상기 제 2 센싱노드의 사이에 연결되고, 제 3 선택신호에 응답하여 상기 제 3 노드와 상기 제 2 센싱노드를 연결하는 제 3 스위칭소자; 및

상기 제 2 래치부가 연결되는 제 4 노드와 상기 제 2 센싱노드의 사이에 연결되고, 제 4 선택신호에 응답하여 상기 제 4 노드와 상기 제 2 센싱노드를 연결하는 제 4 스위칭소자를 포함하는 페이지 버퍼 회로.
제 1항에 있어서,

상기 전송부는 데이터 출력 제어신호에 의해 상기 제 2 센싱노드와 상기 제 1 센싱노드를 연결하는 것을 특징으로 하는 페이지 버퍼 회로.
제 1항에 있어서,

상기 제 2 센싱부는,

상기 제 1 센싱노드의 전압레벨과 데이터 입력 제어신호에 따라 상기 제 2 센싱노드를 전원전압 입력노드와 연결시키는 것을 특징으로 하는 페이지 버퍼 회로.
제 1항에 있어서,

상기 제 1 래치부 또는 제 2 래치부는 프로그램을 위해서 입력되는 데이터를 데이터 입력신호에 따라 입력하는 데이터 입력부와 연결되는 것을 특징으로 하는 페이지 버퍼 회로.
비트라인의 전압 레벨을 센싱하여 제 1 센싱노드의 전압을 변경시키는 제 1 센싱부;

상기 제 1 센싱노드의 전압 레벨을 센싱하여 제 2 센싱노드의 전압 레벨을 변경시키기 위한 제 2 센싱부와, 상기 제1 센싱노드와 상기 제 2 센싱노드를 연결하기 위한 전송부를 포함하는데이터 변환부;

데이터 저장을 위한 N 개의 래치들; 및

상기 N 개의 래치들 중 하나를 선택적으로 상기 제 2 센싱노드에 연결하기 위한 복수개의 스위칭소자를 포함하는 스위칭부

를 포함하는 페이지 버퍼 회로.
삭제
제 8항에 있어서,

상기 제 2 센싱부는,

상기 제 1 센싱노드의 전압레벨과 데이터 입력 제어신호에 따라 상기 제 2 센싱노드를 접지노드와 연결시키는 것을 특징으로 하는 페이지 버퍼 회로.
제 8항에 있어서,

상기 제 2 센싱부는,

상기 제 1 센싱노드의 전압레벨과 데이터 입력 제어신호에 따라 상기 제 2 센싱노드를 전원전압 입력노드와 연결시키는 것을 특징으로 하는 페이지 버퍼 회로.
제 8항에 있어서,

상기 N 개의 래치들 중 하나 이상의 래치는 프로그램을 위해서 입력되는 데이터를 데이터 입력신호에 따라 입력하는 데이터 입력부와 연결되는 것을 특징으로 하는 페이지 버퍼 회로.
제 8항에 있어서,

상기 전송부는 데이터 출력 제어신호에 의해 상기 제 2 센싱노드와 상기 제 1 센싱노드를 연결하는 것을 특징으로 하는 페이지 버퍼 회로.
제 8항에 있어서,

상기 스위칭부는,

상기 N 개의 래치들과 상기 제 2 센싱노드의 사이에 각각 연결되는 스위칭 소자들을 포함하고, 각각의 스위칭 소자는 각각에 입력되는 선택 제어신호에 응답하여 동작하는 것을 특징으로 하는 페이지 버퍼 회로.