JP2002197876A - 不揮発性記憶装置の書込み方法 - Google Patents

Abstract

(57)【要約】 【課題】 従来のフラッシュメモリの書込み方式にあっ
ては、メモリアレイの記憶容量が増加するほどビット線
の長さが長くなりビット線の数も多くなるため、ビット
線の負荷容量が大きくなりビット線が所定の電位に到達
するまでの時間が長くなって書込み所要時間が長くなる
とともに、消費電力も多くなるという課題があった。 【解決手段】 複数のメモリセルがローカルビット線と
ローカルドレイン線との間に並列に接続されてなるＡＮ
Ｄ型のメモリアレイを有する不揮発性記憶装置におい
て、共通ドレイン線側（主ビット線の反対側）から比較
的高い電圧を供給してローカルドレイン線をプリチャー
ジするとともに、主ビット線には書込みデータに応じて
０Ｖまたは比較的小さな電圧を印加して選択プリチャー
ジを行なった後、ワード線に書込み電圧を印加して書込
みを行ないたい選択メモリセルにのみドレイン電流を流
して発生したホットエレクトロンをフローティングゲー
トに注入させるようにした。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電気的に書込み消
去可能な不揮発性メモリにおける書込み制御方式に適用
して有効な技術に関し、例えば所定の単位で一括してデ
ータの消去が可能なフラッシュメモリに利用して有効な
技術に関する。

【０００２】

【従来の技術】フラッシュメモリは、コントロールゲー
トおよびフローティングゲートを有する２層ゲート構造
のＭＯＳＦＥＴからなる不揮発性記憶素子をメモリセル
として使用している。従来、フラッシュメモリにおける
書き込み方式には、ＦＮトンネル現象を利用する方式と
ホットエレクトロンを利用する方式とがある。ＦＮトン
ネル現象を利用する方式は、コントロールゲートと基板
（もしくはウェル領域）との間またはコントロールゲー
トとソースまたはドレインとの間に電圧を印加してＦＮ
トンネル現象を利用してフローティングゲートに電荷を
注入させたり放出させたりしてしきい値を変化させる方
式である。

【０００３】一方、ホットエレクトロンを利用する方式
は、コントロールゲートに高電圧を印加した状態でソー
ス・ドレイン間に電流を流してチャネルで発生したホッ
トエレクトロンをフローティングゲートに注入してしき
い値を変化させる方式である。なお、ホットエレクトロ
ン方式の場合、フローティングゲートからの電荷の引き
抜きは一般にＦＮトンネルで行なう。また、いずれの書
込み方式を採用する場合も、フラッシュメモリにおける
データの消去は、１本のワード線に接続されたメモリセ
ル（セクタ）またはウェル領域やソース線を共通にする
複数のセクタ（ブロック）を単位として行なわれるよう
に構成されることが多い。

【０００４】

【発明が解決しようとする課題】図１６に、従来のＦＮ
トンネルによる書込み方式におけるメモリセルへの印加
電圧の例（書込みによりメモリセルのしきい値を高くす
る方式）を示す。このうち（Ａ）は選択すなわち書込み
を行なうメモリセルの印加電圧、（Ｂ）は非選択すなわ
ち書込みを行なわないメモリセルの印加電圧である。同
図に示されているように、選択メモリセルのソースおよ
びドレインには０Ｖの電圧が印加される一方、非選択メ
モリセルのソースおよびドレインには５Ｖの書込み阻止
電圧が印加される。

【０００５】ところで、フラッシュメモリには、図１７
（Ａ）のような記憶素子Ｑｍが直列に接続されたＮＡＮ
Ｄ型と呼ばれるメモリアレイと、図１７（Ｂ）のような
記憶素子Ｑｍが並列に接続されたＡＮＤ型と呼ばれるメ
モリアレイとがある。

【０００６】このうちＡＮＤ型のメモリアレイにおいて
は、図１７（Ｂ）に示されているように、記憶素子Ｑｍ
のドレインが接続されたローカルビット線ＬＢＬが選択
ＭＯＳＦＥＴ Ｑｓを介して主ビット線ＧＢＬに接続さ
れるように構成されることが多い。かかるメモリアレイ
において、図１６のような書込み方式を採用した場合、
書込みデータに応じて主ビット線およびローカルビット
線を介して記憶素子Ｑｍに５Ｖのような書込み阻止電圧
を印加させるようにすると、メモリアレイの記憶容量が
増加するほどビット線の長さが長くなりビット線の数も
多くなるため、ビット線の負荷容量が大きくなりビット
線が所定の電位に到達するまでの時間が長くなって書込
み所要時間が長くなるとともに、消費電力も多くなると
いう課題がある。

【０００７】また、書込み阻止電圧を昇圧回路のような
内部電源回路で発生するものにおいては、ビット線の負
荷容量が大きくなると内部電源回路の電源供給能力を大
きくする必要があるため、回路の占有面積が大きくなっ
てチップサイズを増大させてしまう。さらに、ＦＮトン
ネルによる書込み方式を採用した場合、メモリセル間の
絶縁のためセル間に素子分離領域を設ける必要があると
ともに、ホットエレクトロン方式に比べてメモリセルを
構成する素子の耐圧を高くする必要があるため微細化が
困難となり集積度が上がらないという不具合もある。

【０００８】この発明の目的は、トータルの書込み所要
時間を短縮可能なフラッシュメモリのような不揮発性記
憶装置を提供することにある。

【０００９】この発明の他の目的は、消費電力を低減可
能なフラッシュメモリのような不揮発性記憶装置を提供
することにある。

【００１０】この発明のさらに他の目的は、メモリアレ
イの集積度を向上させることができる不揮発性記憶装置
を提供することにある。

【００１１】この発明の前記ならびにそのほかの目的と
新規な特徴については、本明細書の記述および添付図面
から明らかになるであろう。

【００１２】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。

【００１３】すなわち、複数のワード線およびビット線
と、前記ワード線のいずれかに接続されたメモリセルが
複数個並列に接続されてなる複数のメモリセル列とを備
え、前記各メモリセル列の第１の共通接続ノードは第１
のスイッチ手段を介して前記ビット線に接続可能にさ
れ、前記メモリセル列の第２の共通接続ノードは第２の
スイッチ手段を介して共通電圧供給線に接続可能にされ
たメモリアレイを有する不揮発性記憶装置の書込み方法
において、書込み動作に際して前記第２のスイッチ手段
を介して前記メモリセル列の第１の共通接続ノードに前
記ビット線と反対側の前記共通電圧供給線から書込みの
ための第１の電圧を充電した後に、前記ビット線には書
込みデータに応じて前記第１の電圧よりも小さな第２の
電圧を選択的に印加するとともに前記第１および第２の
スイッチ手段を制御して書込みを行ないたい選択メモリ
セルには電流を流し充電した第１の電圧を放電し、書込
みを行ないたくない非選択メモリセルには電流を流さな
いようにした後に前記ワード線のいずれかに書込みのた
めの第３の電圧を印加して選択的にメモリセルに対して
書込みを行なうようにしたものである。

【００１４】より具体的には、複数のメモリセルがロー
カルビット線とローカルドレイン線との間に並列に接続
されてなるいわゆるＡＮＤ型のメモリアレイを有する不
揮発性記憶装置において、ローカルビット線とローカル
ドレイン線との間を短絡可能なスイッチＭＯＳＦＥＴを
設けて共通ドレイン線側（主ビット線の反対側）から書
込み阻止電圧を供給してローカルビット線およびローカ
ルドレイン線をプリチャージした後、書込みデータに応
じて主ビット線に０Ｖまたは前記書込み阻止電圧よりも
小さな電圧を印加し、ローカルビット線と主ビット線と
の間の選択ＭＯＳＦＥＴのゲートに上記主ビット線の印
加電圧と同程度の電圧を印加して選択ＭＯＳＦＥＴを選
択的に導通させて書込みを行いたい選択メモリセルが接
続されているローカルビット線のプリチャージ電荷を主
ビット線側に引き抜いてから、ワード線に書込み電圧を
印加して書込みを行ないたい選択メモリセルにＦＮトン
ネルにより電子をフローティングゲートに注入させるよ
うにしたものである。

【００１５】上記した手段によれば、書込みに際して予
め書込み阻止電圧までプリチャージする必要があるのは
比較的寄生容量の小さなローカルビット線とローカルド
レイン線であり、主ビット線は書込み阻止電圧よりも小
さな電圧まで上げてやれば良いので、主ビット線を予め
書込み阻止電圧までプリチャージする従来方式に比べ
て、主ビット線をプリチャージするのに要する時間を短
縮して書込み速度を速くすることができるとともに書込
み時における内部電源回路の負荷容量を低減し消費電力
を大幅に少なくすることができる。

【００１６】また、上記の場合に、前記第３のスイッチ
手段としての選択ＭＯＳＦＥＴを導通させる制御信号の
電位は、書込みデータに応じて前記ビット線に印加され
る前記第２の電圧と同一かより高いレベルとする。これ
により、前記第３のスイッチ手段としての選択ＭＯＳＦ
ＥＴを、選択的に電圧が印加されたビット線に対応して
選択的に導通させて、ローカルビット線の書込み電圧を
選択的に引き下げて所望のメモリセルに対してのみ書込
みを行なわせることができる。

【００１７】さらに、前記書込み動作後に、前記ビット
線を放電するとともに前記共通電圧供給線の電位を接地
電位に切り換えて、前記第１および第２のスイッチ手段
としての選択ＭＯＳＦＥＴを導通させて前記第１の共通
接続ノードとしてのローカルビット線および前記第２の
共通接続ノードとしてのローカルドレイン線を放電した
後に書込みベリファイのための読出し動作に移行するよ
うにする。これにより、書込みベリファイのための読出
し動作への移行制御が簡単になるとともに、書込み動作
後に速やかにベリファイ読出し動作へ移行することがで
きる。

【００１８】また、前記メモリセルが、ローカルビット
線もしくはローカルドレイン線間に直列形態に接続され
たスイッチ素子と記憶素子とから構成されているいわゆ
るＡＧ―ＡＮＤ型の不揮発性記憶装置において、書込み
動作に際して前記スイッチ素子をオフさせた状態で主ビ
ット線と反対側の前記ローカルドレイン線に共通電圧供
給線から書込みのための比較的高い電圧を供給するとと
もに、前記主ビット線および該主ビット線に接続された
ローカルビット線には書込みデータに応じて比較的小さ
な電圧を選択的に印加して充電した後に、前記ワード線
のいずれかに書込みのための高電圧を印加するとともに
前記記憶素子と直列のスイッチ素子を導通させて、書込
みを行ないたい選択メモリセルには電流を流し、書込み
を行ないたくない非選択メモリセルには電流を流さない
ようにして選択的にメモリセルに対して書込みを行なう
ようにした。

【００１９】上記した手段によっても、書込みに際して
予め比較的高い書込み電圧までプリチャージする必要が
あるのは比較的寄生容量の小さなローカルドレイン線で
あり、主ビット線およびローカルビット線はローカルド
レイン線の書込み電圧よりも小さな電圧まで上げてやれ
ば良いので、主ビット線を予め書込みドレイン電圧まで
プリチャージする従来方式に比べて、主ビット線をプリ
チャージするのに要する時間を短縮して書込み速度を速
くすることができるとともに、書込み時における内部電
源回路の負荷容量を低減し消費電力を大幅に少なくする
ことができる。

【００２０】また、前記書込み動作時に前記記憶素子と
直列のスイッチ素子を導通させる制御信号の電位は前記
ビット線に印加される電圧とほぼ同一のレベルとする。
これにより、記憶素子と直列のスイッチ素子を、選択的
に電圧が印加された主ビット線に対応して選択的に導通
させて、所望のメモリセルに対してのみ書込みを行なわ
せることができる。

【００２１】さらに、前記書込み動作後に、前記ビット
線を放電するとともに前記共通電圧供給線の電位を接地
電位に切り換えて、前記第１の共通接続ノードおよび前
記第２の共通接続ノードとしてのローカルドレイン線を
放電した後に書込みベリファイのための読出し動作に移
行するようにする。これにより、書込みベリファイのた
めの読出し動作への移行制御が簡単になるとともに、書
込み動作後に速やかにベリファイ読出し動作へ移行する
ことができる。

【００２２】また、前記ビット線（主ビット線）には前
記第１のスイッチ手段を介して２つのメモリセル列が接
続可能にされているものにおいて、奇数番目のメモリセ
ル列の前記第１の共通接続ノードを前記第１のスイッチ
手段により前記ビット線に接続させるときは前記第２の
スイッチ手段により前記第２の共通接続ノードを前記共
通電圧供給線に接続させるとともに、偶数番目のメモリ
セル列の前記第２の共通接続ノードを前記第１のスイッ
チ手段により前記ビット線に接続させるときは前記第１
のスイッチ手段により前記第２の共通接続ノードを前記
共通電圧供給線に接続させるようにする。これにより、
奇数列のメモリセル列と偶数列のメモリセル列に対して
ビット線の共通化が可能になり、トータルのビット線の
数さらにはビット線の容量を減らし、さらに書込み速度
を速くすることができるとともに、消費電力を低減する
ことができる。

【００２３】さらに、前記選択ワード線に接続されてい
る全メモリセル列を対象にして同時に消去動作を行なう
ものにおいて、前記選択ワード線に接続されている奇数
列目の全メモリセル列または偶数列目の全メモリセル列
を対象にしてそれぞれ同時に前記書込み動作を行なうよ
うにする。これにより、奇数列目のメモリセル列と偶数
列目のメモリセル列に対してビット線の共通化を図って
も、消去は１本の選択ワード線に接続されている全メモ
リセル列を対象にして同時に消去動作を行なうことがで
きる。

【００２４】また、前記選択メモリセルの書込み電流や
書込みベリファイのための読出し電流が流される方向
は、読出し時に選択メモリセルに電流が流される方向と
同一となるようにする。これにより、電流の流れる方向
によってメモリセルのしきい値が異なってしまうのを回
避して、正確なデータの読出しが可能となる。

【００２５】

【発明の実施の形態】以下、本発明の好適な実施例を図
面に基づいて説明する。

【００２６】図１は、本発明を適用して好適な不揮発性
記憶装置としてのフラッシュメモリの一例のブロック図
を示す。特に制限されるものでないが、図１のフラッシ
ュメモリは１つのメモリセルに２ビットのデータを記憶
可能な多値メモリとして構成され、単結晶シリコンのよ
うな１個の半導体チップ上に形成される。

【００２７】特に制限されるものでないが、図１のフラ
ッシュメモリでは、メモリアレイ１０は２つのメモリマ
ットＭＡＴ−Ｕ，ＭＡＴ−Ｄで構成され、２つのマット
間に各マット内のビット線ＢＬに接続され読出し信号の
増幅およびラッチやビット線のプリチャージ等を行なう
センスラッチ回路１１が配置されている。以下、このセ
ンスラッチ回路１１の増幅動作とラッチ動作を行なう部
分をセンスラッチと称し、ＳＬＴと記す。また、マット
の外側すなわちビット線ＢＬを挟んでセンスラッチ回路
１１と反対側にそれぞれ書込み、読出しデータを一時保
持したりビット線のプリチャージ等を行なうデータラッ
チ回路１２ａ，１２が配置されている。

【００２８】以下、このデータラッチ回路１２ａ，１２
ｂのラッチ動作を行なう部分をデータラッチと称し、Ｄ
ＬＴと記す。なお、本明細書においては、特に断わらな
い限り、ビット線とはセンスアンプに接続される主ビッ
ト線を意味する。これに対して、ローカルビット線とは
選択スイッチおよび主ビット線を介して間接的にセンス
アンプに接続されるものを指す。

【００２９】図１の実施例において、メモリマットＭＡ
Ｔ−Ｕ，ＭＡＴ−Ｄにはそれぞれ、フローティングゲー
トとコントロールゲートとを有する２層ゲート構造のＭ
ＯＳＦＥＴにより構成されたメモリセルがマトリックス
状に配置され、同一行のメモリセルのコントロールゲー
トは連続して形成されてワード線ＷＬを構成し、同一列
のメモリセルのドレインは共通のビット線ＢＬに接続可
能にされている。

【００３０】また、メモリアレイ１０には、各メモリマ
ットＭＡＴ−Ｕ，ＭＡＴ−Ｄに対応してそれぞれＸ系の
アドレスデコーダ（ワードデコーダ）１３ａ，１３ｂが
設けられている。該デコーダ１３ａ，１３ｂにはデコー
ド結果に従って各メモリマット内の１本のワード線ＷＬ
を選択レベルに駆動するワードドライブ回路が含まれ
る。

【００３１】１４ａ，１４ｂ，１４ｃはＹ系のアドレス
をデコードするデコーダ回路である。図１には示されて
いないが、このデコーダの出力によって選択的にオン、
オフされてセンスラッチ回路１１やデータラッチ回路１
２ａ，１２ｂのラッチを選択するＹゲート（カラムスイ
ッチ）は、センスラッチ回路１１やデータラッチ回路１
２ａ，１２ｂ内に設けられている。また、１５ａ，１５
ｂは、外部から供給される書込みデータを上記データラ
ッチ１２ａ，１２ｂに渡したり、データラッチ１２ａ，
１２ｂにラッチされた読出しデータを増幅したりするメ
インアンプである。

【００３２】図１のフラッシュメモリは、特に制限され
ないが、外部のコントロール装置から与えられるコマン
ド（命令）を解釈し当該コマンドに対応した処理を実行
すべくメモリ内部の各回路に対する制御信号を順次形成
して出力する制御回路（シーケンサ）２０を備えてお
り、コマンドが与えられるとそれを解読して自動的に対
応する処理を実行するように構成されている。前記制御
回路２０は、例えばコマンドを実行するのに必要な一連
のマイクロ命令群が格納されたＲＯＭ（リード・オンリ
・メモリ）２１を備え、マイクロ命令が順次実行されて
チップ内部の各回路に対する制御信号を形成するように
構成される。

【００３３】また、上記制御回路２０は、内部の状態を
反映するステータスレジスタ２２を備え、このステータ
スレジスタ２２の状態に応じて外部からのアクセスが可
能か否か示すレディ／ビジー信号Ｒ／Ｂが生成されて外
部へ出力される。さらに、この実施例のフラッシュメモ
リには、発振回路２３が設けられ、制御回路２０はこの
発振回路２３で生成されたシステムクロック信号φｓに
同期して動作するように構成されている。

【００３４】また、図１の多値フラッシュメモリには、
外部から入力されるデータ信号やアドレス信号、制御信
号を取り込んだり、メモリアレイから読み出されたデー
タ信号や前記ステータスレジスタ２２の内容等を外部へ
出力するための入出力バッファ回路３１、外部から入力
されるアドレス信号を取り込んでカウントアップ動作し
Ｙ系のアドレスを発生するアドレスカウンタ３２、外部
から入力された２ビットの書込みデータを多値書込みの
ために変換し変換後のデータをメインアンプ１５ａ，１
５ｂに振り分けたりメインアンプ１５ａ，１５ｂで増幅
された読出しデータを逆変換したりするデータ制御回路
３３、前記制御回路２０からの制御信号に基づいて前記
センスラッチ回路１１やデータラッチ回路１２ａ，１２
ｂに対する動作タイミング信号を生成して供給するタイ
ミング制御回路３４、センスラッチ回路１１により読み
出されたデータに基づいて書込みが終了したか判定を行
なうオール判定回路３５、メモリアレイ１０への書込み
や消去に使用される高電圧を発生する電源回路４０等が
設けられている。なお、この実施例では、上記データと
コマンド、アドレスは、共通の入出力端子Ｉ／Ｏ０〜Ｉ
／Ｏ７から前記入出力バッファ回路３１により時分割で
入出力されるように構成されている。

【００３５】前記電源回路４０は、書込み電圧等の基準
となる電圧を発生する基準電圧発生回路４１や外部から
供給される電源電圧Ｖccに基づいて書込み電圧、消去電
圧、読出し電圧、ベリファイ電圧等チップ内部で必要と
される電圧を発生するチャージポンプなどの昇圧回路か
らなる内部電源発生回路４２、メモリの動作状態に応じ
てこれらの電圧の中から所望の電圧を選択してＸデコー
ダ１３ａ，１３ｂ等に供給する電源切替え回路４３、こ
れらの回路を制御する電源制御回路４４等からなる。な
お、図１において、５１は外部から例えば５Ｖあるいは
３．３Ｖのような電源電圧Ｖccが印加される電源電圧端
子、５２は同じく接地電位Ｖssが印加される電源電圧端
子（グランド端子）であり、電源回路からの電源を受け
る回路を除くメモリアレイの周辺回路は電源電圧Ｖｃｃ
で動作する。

【００３６】外部のＣＰＵなどのコントロール装置から
前記フラッシュメモリに入力される制御信号としては、
例えばリセット信号ＲＥＳやチップ選択信号ＣＥ、書込
み制御信号ＷＥ、出力制御信号ＯＥ、コマンドもしくは
データ入力かアドレス入力かを示すためのコマンドイネ
ーブル信号ＣＤＥ、システムクロックＳＣ等がある。コ
マンドとアドレスはコマンドイネーブル信号ＣＤＥと書
込み制御信号ＷＥとに従って、制御回路２０とアドレス
カウンタ３２にそれぞれ取り込まれ、書込みデータはコ
マンドイネーブル信号ＣＤＥがコマンドもしくはデータ
入力を示しているときに、システムクロックＳＣが入力
されることでこのクロックに同期してデータ制御回路３
３に取り込まれる。

【００３７】図２には本発明を適用して好適なメモリア
レイ１０の具体例（いわゆるＡＮＤ型）を示す。図２に
は、２つのメモリマットで構成されている実施例のメモ
リアレイ１０のうち、片方のメモリマットの具体例が示
されている。同図に示すように、各メモリマットは、列
方向に配列され各々ソースおよびドレインが共通接続さ
れた並列形態のｎ個（例えば２５６個）のメモリセル
（フローティングゲートを有するＭＯＳＦＥＴ）ＭＣ１
〜ＭＣｎからなるメモリ列ＭＣＣが行方向（ワード線Ｗ
Ｌ方向）および列方向（ビット線ＧＢＬ方向）にそれぞ
れ複数個配設されている。特に制限されるものでない
が、１本のワード線には約１万６千個のメモリセルが接
続される。

【００３８】センスラッチＳＬＴの一方の入出力ノード
には、伝送ＭＯＳＦＥＴ Ｑｔ１１，Ｑｔ１２……を介
して一方のメモリマットの主ビット線ＧＢＬ１１，ＧＢ
Ｌ１２，……が接続され、センスラッチＳＬＴの他方の
入出力ノードには、伝送ＭＯＳＦＥＴ Ｑｔ２１，Ｑｔ
２２……を介して一方のメモリマットの主ビット線ＧＢ
Ｌ２１，ＧＢＬ２２，……が接続され、両方のメモリマ
ットの主ビット線の電位差で読出しデータをセンスする
ように構成されている。

【００３９】各メモリ列ＭＣＣは、ｎ個のメモリセルＭ
Ｃ１〜ＭＣｎおよび１個のショートＭＯＳＦＥＴ Ｑｓ
ｔのソースおよびドレインがそれぞれ共通のローカルビ
ット線ＬＢＬおよび共通のローカルドレイン線ＬＤＬに
接続され、ローカルビット線ＬＢＬは選択ＭＯＳＦＥＴ
Ｑｓｂを介して主ビット線ＧＢＬに、またローカルド
レイン線ＬＤＬは選択ＭＯＳＦＥＴ Ｑｓｄを介して共
通ドレイン線ＣＤＬに接続可能にされている。メモリア
レイが複数のブロックに分割され、各ブロックごとに設
けられたローカルビット線ＬＢＬが選択ＭＯＳＦＥＴ
Ｑｓｂを介して主ビット線ＧＢＬに接続される構成にさ
れることにより、ローカルビット線ＬＢＬのプリチャー
ジに要する消費電力を低減することができる。

【００４０】ローカルビット線ＬＢＬおよびローカルド
レイン線ＬＤＬを共通にする上記複数のメモリ列のうち
ワード線方向に配設されているもの（これを１ブロック
と称する）は半導体基板上の同一のウェル領域ＷＥＬＬ
内に形成され、データ消去時にはそのウェル領域ＷＥＬ
Ｌおよびローカルドレイン線ＬＤＬに０Ｖのような電位
を与え、ウェル領域を共通にするワード線に−１６Ｖの
ような負電圧を印加して、ＦＮトンネル現象を利用して
ブロック内のメモリセルのフローティングゲートから負
電荷を引き抜くことで、セクタ単位もしくはブロック単
位で一括消去が可能にされている。

【００４１】なお、データ消去時には切替えスイッチＳ
Ｗ１が接地電位側に接続されて、共通ドレイン線ＣＤＬ
を介して各メモリセルのドレインに０Ｖの電位が印加さ
れるように構成されている。このとき、ビット線側の選
択ＭＯＳＦＥＴ Ｑsｂはオフされ、ショートＭＯＳＦ
ＥＴ Ｑｓｔはオンされ、ローカルビット線ＬＢＬはオ
ン状態にされたショートＭＯＳＦＥＴ Ｑｓｔを通して
ソース側の電圧が伝えられることで０Ｖのような電位に
される。

【００４２】図３には本実施例のＡＮＤ型メモリアレイ
における書込み動作の手順が、また図４にはそのタイミ
ングチャートが示されている。

【００４３】図３に示されているように、データ書込み
時には、ローカルビット線ＬＢＬ上の選択ＭＯＳＦＥＴ
Ｑｓｂをオフさせた状態で、先ず制御信号ＳＨｉを５
Ｖのような選択レベルに立ち上げてショートＭＯＳＦＥ
Ｔ Ｑｓｔをオンさせる（ステップＳ１，タイミングｔ
１）。続いて、切替えスイッチＳＷ１をドレイン充電電
圧Ｖｗｄ側に接続させた状態で、制御信号ＳＤｉを５Ｖ
のような選択レベルに立ち上げて共通ドレイン側の選択
ＭＯＳＦＥＴ Ｑｓｄをオンさせる（ステップＳ２）。
これによって、ローカルドレイン線ＬＤＬおよびローカ
ルビット線ＬＢＬが例えば５Ｖのような電圧Ｖｗｄに充
電される（ステップＳ３）。

【００４４】次に、センスラッチＳＬＴに保持されてい
る書込みデータに基づいて主ビット線ＧＢＬを選択的に
プリチャージする（ステップＳ４）。具体的には、書込
みを行ないたいメモリセルが接続された主ビット線ＧＢ
Ｌは０Ｖを保持させ、書込みを行なわないメモリセルが
接続された主ビット線ＧＢＬは外部からの電源電圧Ｖｃ
ｃよりも低い０．８Ｖのような電位にプリチャージす
る。

【００４５】しかる後、制御信号ＳＤｉを０Ｖに立ち下
げて共通ドレイン側の選択ＭＯＳＦＥＴ Ｑｓｄをオフ
させ、引き続き制御信号ＳＳｉを０．８Ｖのような選択
レベルに立ち上げてローカルビット線側の選択ＭＯＳＦ
ＥＴ Ｑｓｂをオンさせる（ステップＳ５，タイミング
ｔ２）。すると、プリチャージされている主ビット線Ｇ
ＢＬの電位は０．８Ｖで、プリチャージされていない主
ビット線ＧＢＬの電位は０Ｖであるので、プリチャージ
されていない主ビット線ＧＢＬに接続されている選択Ｍ
ＯＳＦＥＴ Ｑｓｂはオンされるが、プリチャージされ
ている主ビット線ＧＢＬに接続されている選択ＭＯＳＦ
ＥＴ Ｑｓｂはゲートとソースが同一電位であるためオ
ンされない。そのため、プリチャージされている主ビッ
ト線ＧＢＬに対応するローカルビット線はドレイン充電
電圧Ｖｗｄを保持し、プリチャージされていない主ビッ
ト線ＧＢＬに対応するローカルビット線は０Ｖにディス
チャージされる。

【００４６】次に、制御信号ＳＨｉと制御信号ＳＳｉを
０Ｖに立ち下げてショートＭＯＳＦＥＴ Ｑｓｔとロー
カルビット線側の選択ＭＯＳＦＥＴ Ｑｓｂをオフさせ
る（ステップＳ６，タイミングｔ３）。それから、ワー
ド線に１４Ｖのような書込み電圧を印加する（ステップ
Ｓ７，タイミングｔ４）。すると、非選択のローカルビ
ット線はドレイン充電電圧Ｖｗｄを保持しているため、
非選択メモリセルの基板−フローティングゲート間の電
界が緩和されＦＮトンネル電流が流れず、メモリセルの
しきい値は変化されない。

【００４７】一方、選択ローカルビット線は０Ｖにディ
スチャージされているため、ＦＮトンネル電流により負
電荷がフローティングゲートに注入されてメモリセルの
しきい値が高くされる書込みが行なわれる（図４の期間
Ｔ１）。

【００４８】上記書込み動作が終了するとベリファイ読
出し動作（ステップＳ８，期間Ｔ２）を行ない、メモリ
セルのしきい値ＶthがベリファイレベルＶwvよりも高く
なったか否か判定する（ステップＳ９）。そして、しき
い値ＶthがベリファイレベルＶwvよりも高くなっていれ
ば書込み動作を終了し、しきい値Ｖthがベリファイレベ
ルＶwvよりも高くなっていないときはステップＳ１へ戻
って再度書込みを行なう。

【００４９】なお、上記ベリファイ読出しは、図４に示
されているように、ワード線ＷＬと共通ドレイン線ＣＤ
Ｌの電位を立ち下げた後（タイミングｔ５）、制御信号
ＳＤｉと制御信号ＳＳｉを立ち上げて選択ＭＯＳＦＥＴ
ＱｓｂとＱｓｄをオンさせ（タイミングｔ６）、ロー
カルビット線ＬＢＬとローカルドレイン線ＬＤＬをディ
スチャージさせる（期間Ｔ２１）。しかる後、制御信号
ＳＤｉを立ち下げて選択ＭＯＳＦＥＴ Ｑｓｂをオフさ
せ（タイミングｔ７）、センスラッチＳＬＴにより主ビ
ット線ＧＢＬの電位を０．８Ｖ程度までプリチャージす
る（期間Ｔ２２）。

【００５０】続いて、再び制御信号ＳＤｉを立ち上げて
選択ＭＯＳＦＥＴ Ｑｓｂをオンさせるとともに、ワー
ド線ＷＬを立ち上げる（タイミングｔ８）。そして、選
択ワード線に接続されているメモリセルのしきい値に応
じてメモリセルに電流が流れて主ビット線ＧＢＬの電位
が変化したか否かをセンスラッチＳＬＴにより増幅する
（期間Ｔ２３）。その後、センスラッチＳＬＴの保持デ
ータをチェックしてすべての書込みが終了したか否かの
オール判定を行なう（期間Ｔ２４）。

【００５１】図５には本発明を適用して好適なメモリア
レイ１０の他の実施例（いわゆるＡＧ−ＡＮＤ型）を示
す。この実施例のメモリアレイは、同図に示すように、
フローティングゲートを有する不揮発性記憶素子として
のＭＯＳＦＥＴ Ｑｍと該記憶素子Ｑｍとチャネルが直
列をなすように構成されたアシストゲートＭＯＳＦＥＴ
ＱａとによってメモリセルＭＣが構成されている。

【００５２】かかる構成を有するｎ個（例えば２５６
個）のメモリセルＭＣ１〜ＭＣｎが列方向に配列され各
々記憶素子Ｑｍのソースもしくはドレインとおよびアシ
ストゲートＭＯＳＦＥＴ Ｑａのドレインもしくはソー
スが共通接続された並列形態のメモリ列ＭＣＣが、行方
向（ワード線ＷＬ方向）および列方向（ビット線ＧＢＬ
方向）にそれぞれ複数個配設されて、メモリアレイが構
成されている。

【００５３】そして、同一行のメモリセルの記憶素子Ｑ
ｍのゲートがワード線ＷＬを構成もしくはワード線に接
続され、奇数番目のメモリ列のアシストゲートＭＯＳＦ
ＥＴＱａのゲートには共通の制御信号ＡＧ０が、また偶
数番目のメモリ列のアシストゲートＭＯＳＦＥＴ Ｑａ
のゲートには共通の制御信号ＡＧ１が印加されて、制御
されるように構成されている。

【００５４】さらに、この実施例のメモリアレイにおい
ては、ローカルビット線とローカルドレイン線（もしく
はローカルソース線）とを兼用するローカルドレイン線
ＬＤＬがワード線と交差する方向に配設されている。そ
して、１本のローカルドレイン線ＬＤＬには、その両側
に位置するメモリセルＭＣｉの記憶素子Ｑｍのソースも
しくはドレインと、ＭＣｉ+1のアシストゲートＭＯＳＦ
ＥＴ Ｑａのドレインもしくはソースが接続されてい
る。

【００５５】そして、各ローカルドレイン線ＬＤＬの一
端は選択ＭＯＳＦＥＴ Ｑｓｂ１，Ｑｓｂ２……を介し
て２本ずつそれぞれ共通の主ビット線ＧＢＬ１，ＧＢＬ
２……に接続可能にされているとともに、他端は選択Ｍ
ＯＳＦＥＴ Ｑｓｄ１，Ｑｓｄ２……を介して共通ドレ
イン線（もしくは共通ソース線）ＣＤＬに接続可能にさ
れている。また、ローカルドレイン線ＬＤＬを対応する
主ビット線ＧＢＬに接続可能にする選択ＭＯＳＦＥＴ
Ｑｓｂ１，Ｑｓｂ２……のうち奇数番目のローカルドレ
イン線ＬＤＬ上の選択ＭＯＳＦＥＴ Ｑｓｂと偶数番目
のローカルドレイン線ＬＤＬ上の選択ＭＯＳＦＥＴ Ｑ
ｓｄは、異なる制御信号ＳＳ０ｉとＳＳ１ｉによりオ
ン、オフ制御される。

【００５６】一方、ローカルドレイン線ＬＤＬを共通ド
レイン線ＣＤＬに接続可能にする選択ＭＯＳＦＥＴ Ｑ
ｓｄ１，Ｑｓｄ２……のうち奇数番目のローカルドレイ
ン線ＬＤＬ上の選択ＭＯＳＦＥＴ Ｑｓｂと偶数番目の
ローカルドレイン線ＬＤＬ上の選択ＭＯＳＦＥＴ Ｑｓ
ｄは、同時にハイレベルになることがない異なる制御信
号ＳＤ０ｉとＳＤ１ｉによりオン、オフ制御されるよう
に構成されている。さらに、制御信号ＳＳ０ｉ，ＳＳ１
ｉとＳＤ０ｉ，ＳＤ１ｉも、ある１本のローカルドレイ
ン線ＬＤＬ上に着目すると、主ビット線側の選択ＭＯＳ
ＦＥＴ Ｑｓｂと共通ドレイン線ＣＤＬ側の選択ＭＯＳ
ＦＥＴ Ｑｓｄを同時にオン状態にすることがないよう
に形成される。

【００５７】なお、共通ドレイン線ＣＤＬには切替えス
イッチＳＷ２を介し手Ｖｓｓ（０Ｖ）または５Ｖのよう
な書込み電圧Ｖｗｄが印加される。図５には示されてい
ないが、隣接する２本のローカルドレイン線ＬＤＬが選
択ＭＯＳＦＥＴ Ｑｓｂを介して接続されている主ビッ
ト線ＧＢＬは、ワード線ＷＬと交差する方向に延設さ
れ、その一端は前記センスラッチＳＬＴに、また他端は
データラッチＤＬＴに接続される。

【００５８】ここで、この実施例のＡＧ―ＡＮＤ型メモ
リアレイにおけるデータの書込み動作の原理を、図６を
用いて説明する。この実施例のメモリアレイの書込み
は、奇数番目の列のメモリセルの書込みと偶数番目の列
のメモリセルの書込みとが、時分割で別々に行なわれ
る。

【００５９】奇数番目の列のメモリセルへのデータの書
込み時には、図６（Ａ）に示すように、奇数列目の主ビ
ット線側の選択ＭＯＳＦＥＴ Ｑｓｂ１，Ｑｓｂ３……
をオンさせ、共通ドレイン線ＣＤＬ側の選択ＭＯＳＦＥ
Ｔ Ｑｓｄ１，Ｑｓｄ３……をオフさせるとともに、偶
数列目の主ビット線側の選択ＭＯＳＦＥＴ Ｑｓｂ２，
Ｑｓｂ４……をオフさせ、共通ドレイン線ＣＤＬ側の選
択ＭＯＳＦＥＴ Ｑｓｄ２，Ｑｓｄ４……をオンさせた
状態で、共通ドレイン線ＣＤＬから５Ｖのような電圧Ｖ
ｗｄを偶数番目のローカルドレイン線ＬＤＬ２，ＬＤＬ
４……に印加する。

【００６０】また、主ビット線ＧＢＬからは、書込みデ
ータに応じてしきい値を変化させたいメモリセル（選択
メモリセル）が接続されている主ビット線には０Ｖを、
そしてしきい値を変化させたくないメモリセル（選択メ
モリセル）が接続されている主ビット線には０．８Ｖを
それぞれ印加して、オンされている奇数列目の選択ＭＯ
ＳＦＥＴ Ｑｓｂ１，Ｑｓｂ３……を介して奇数番目の
ローカルドレイン線ＬＤＬ１，ＬＤＬ３……に主ビット
線の電圧を伝達する。さらにこのとき、制御信号ＡＧ０
を０．６Ｖのような電位に立ち上げて奇数列目のメモリ
セルのアシストゲートＭＯＳＦＥＴ Ｑａをオン状態に
させるとともに、ワード線を書込み選択レベルの１５Ｖ
のような高電圧に立ち上げる。

【００６１】すると、選択メモリセル（例えばＭＣ１
１）の記憶素子Ｑｍのソースとドレインには、奇数番目
のローカルドレイン線ＬＤＬ１，ＬＤＬ３……から０Ｖ
が、また偶数番目のローカルドレイン線ＬＤＬ２，ＬＤ
Ｌ４……から５Ｖが供給される。そのため、選択メモリ
セル（ＭＣ１１）のコントロールゲートＣＧ、アシスト
ゲートＡＧおよびソースＳ、ドレインＤへの印加電圧は
図７（Ａ）のようになり、ビット線側から共通ドレイン
線側へ向かってドレイン電流が流れて発生したホットエ
レクトロンがフローティングゲートＦＧに注入されてし
きい値が変化する。

【００６２】一方、非選択メモリセル（例えばＭＣ３
１）の記憶素子Ｑｍのソースとドレインには、奇数番目
のローカルドレイン線ＬＤＬ１，ＬＤＬ３……から０．
８Ｖが、また偶数番目のローカルドレイン線ＬＤＬ２，
ＬＤＬ４……から５Ｖが供給されるそのため、非選択メ
モリセル（ＭＣ３１）のコントロールゲートＣＧ、アシ
ストゲートＡＧおよびソースＳ、ドレインＤへの印加電
圧は図７（Ｂ）のようになり、ドレイン電流が流れずし
きい値は変化しないこととなる。

【００６３】偶数番目の列のメモリセルへのデータの書
込み時には、図６（Ｂ）に示すように、偶数番目の主ビ
ット線側の選択ＭＯＳＦＥＴ Ｑｓｂ２，Ｑｓｂ４……
をオンさせ、共通ドレイン線ＣＤＬ側の選択ＭＯＳＦＥ
Ｔ Ｑｓｄ２，Ｑｓｄ４……をオフさせるとともに、奇
数列目の主ビット線側の選択ＭＯＳＦＥＴ Ｑｓｂ１，
Ｑｓｂ３……をオフさせ、共通ドレイン線ＣＤＬ側の選
択ＭＯＳＦＥＴ Ｑｓｄ１，Ｑｓｄ３……をオンさせた
状態で、共通ドレイン線ＣＤＬから５Ｖのような電圧を
偶数番目のローカルドレイン線ＬＤＬ１，ＬＤＬ３……
に印加する。そして、その後は奇数列目のメモリセルへ
のデータの書込みと同様の動作により、選択メモリセル
のしきい値を変化させ、非選択メモリセルのしきい値は
変化させないようにすることができる。

【００６４】上記のように、この実施例のＡＧ―ＡＮＤ
型メモリアレイにおいては、共通ドレイン線ＣＤＬおよ
びそれに接続されたローカルドレイン線ＬＤＬに比べて
寄生容量がかなり大きい主ビット線ＧＢＬを書込みデー
タに応じて０．８Ｖにプリチャージするだけで良く、従
来のように主ビット線を５Ｖのような電圧にプリチャー
ジする必要がないので、ビット線の電圧立上げ時間を短
縮できるとともに、消費電力を大幅に低減することがで
きる。

【００６５】しかも、ＡＧ―ＡＮＤ型メモリアレイにお
いては、アシストゲートＭＯＳＦＥＴ Ｑａにより隣接
する記憶素子Ｑｍ間の電気的な分離を行なうことがで
き、通常のＡＮＤ型メモリアレイで隣接する記憶素子間
の電気的な分離のために設けている分離領域が不要にな
るので、高集積化も達成される。具体的には、ＡＧ―Ａ
ＮＤ型メモリアレイにおけるメモリセルは、図１５に示
すような構造とすることができる。

【００６６】図１５において、ＳＵＢは半導体基板、Ｗ
ＥＬＬはウェル領域、ＳＤはアシストゲートＭＯＳＦＥ
Ｔ Ｑａおよび記憶素子Ｑｍのソース・ドレインとして
の拡散領域で、この実施例ではローカルドレイン線ＬＤ
Ｌを兼ねている。また、ＡＧはアシストゲートＭＯＳＦ
ＥＴ Ｑａのゲート電極、ＦＧは記憶素子Ｑｍのフロー
ティングゲート電極、ＷＬはワード線で記憶素子Ｑｍの
コントロールゲート電極でもある。図１５より、ＡＧ―
ＡＮＤ型メモリアレイにおいては、アシストゲートＡＧ
を０ＶにしてＭＯＳＦＥＴ Ｑａをオフさせればコント
ロールゲート（ＷＬ）がハイレベルにされソース・ドレ
インＳＤ間に電位差があっても記憶素子Ｑｍに流れる電
流を遮断できるので、記憶素子間の分離領域が不要にな
り、高集積化も達成されることが分かる。なお、ウェル
領域ＷＥＬＬとゲート電極ＡＧ，ＦＧとワード線ＷＬと
の間はそれぞれ絶縁膜により絶縁されている。

【００６７】図８には本実施例のＡＧ−ＡＮＤ型メモリ
アレイにおける書込み動作の手順が、また図９にはその
タイミングチャートが示されている。以下、奇数列目の
メモリセルにデータの書込みを行なう場合を例にとって
説明する。

【００６８】奇数列目のメモリセルにデータ書込み時に
は、先ずローカルビット線ＬＢＬ上の選択ＭＯＳＦＥＴ
Ｑｓｂ，Ｑｓｄをすべてオフさせた状態で、共通ドレ
イン線ＣＤＬにドレイン充電電圧Ｖｗｄを印加する（ス
テップＳ１１）。続いて、センスラッチＳＬＴに保持さ
れている書込みデータに応じて主ビット線ＧＢＬを選択
的にプリチャージする（ステップＳ１２）。具体的に
は、書込みを行ないたいメモリセルが接続された主ビッ
ト線ＧＢＬは０Ｖを保持させ、書込みを行なわないメモ
リセルが接続された主ビット線ＧＢＬは０．８Ｖのよう
な電位にプリチャージする。

【００６９】次に、制御信号ＳＳ０ｉとＳＤ０ｉを７Ｖ
のような選択レベルに立ち上げて、奇数番目のローカル
ビット線ＬＢＬ上の選択ＭＯＳＦＥＴ Ｑｓｂと偶数番
目のローカルビット線ＬＢＬ上の選択ＭＯＳＦＥＴ Ｑ
ｓｄをオンさせる（ステップＳ１３，タイミングｔ１
１）。これによって、偶数番目のローカルドレイン線Ｌ
ＤＬはＶｗｄに充電され、奇数番目のローカルドレイン
線ＬＤＬは書込みデータに応じて選択的に０．８Ｖに充
電される。

【００７０】しかる後、ワード線に１４Ｖのような書込
み電圧を印加する（ステップＳ４，タイミングｔ１
２）。また、書込み対象としている奇数列目のメモリセ
ルに対応したアシストゲートを制御する制御信号ＡＧ０
を０．６Ｖのような電圧に立ち上げる（ステップＳ５，
タイミングｔ１３）。すると、プリチャージされている
主ビット線ＧＢＬに接続された非選択のローカルドレイ
ン線ＬＤＬの電位は０．８Ｖで、プリチャージされてい
ない主ビット線ＧＢＬに接続された選択ローカルドレイ
ン線ＬＤＬの電位は０Ｖであるので、０．８Ｖの電位の
ローカルドレイン線ＬＤＬに接続されているメモリセル
のアシストゲートＭＯＳＦＥＴ Ｑａはオンされない
が、０Ｖの電位のローカルドレイン線ＬＤＬに接続され
ているメモリセルのアシストゲートＭＯＳＦＥＴ Ｑａ
はオンされる。

【００７１】そのため、オンされないアシストゲートＭ
ＯＳＦＥＴ Ｑａのメモリセルの記憶素子Ｑｍのチャネ
ルには電流が流れず、メモリセルのしきい値は変化され
ない。一方、オンされたいアシストゲートＭＯＳＦＥＴ
Ｑａのメモリセルの記憶素子ＱｍのチャネルにはＱａ
側に向かって電流が流れ、発生したホットエレクトロン
がフローティングゲートに注入されてメモリセルのしき
い値が高くされる書込みが行なわれる（期間Ｔ１１）。

【００７２】上記書込み動作が終了すると、選択ワード
線ＷＬの電位を選択レベルから０Ｖへ立ち下げるととも
に、アシストゲートを制御する制御信号ＡＧ０および共
通ドレイン線ＣＤＬの電位を０Ｖに立ち下げて、ローカ
ルドレイン線ＬＤＬをリセットする動作（ステップＳ１
６，期間Ｔ１２）。それから、ベリファイ動作（ステッ
プＳ１７，期間Ｔ２０）を行ない、メモリセルのしきい
値ＶthがベリファイレベルＶwv（例えば４Ｖ）よりも高
くなったか否か判定する（ステップＳ１８）。そして、
しきい値ＶthがベリファイレベルＶwvよりも高くなって
いれば書込み動作を終了し、しきい値Ｖthがベリファイ
レベルＶwvよりも高くなっていないときはステップＳ１
１へ戻って再度書込みを行なう。

【００７３】なお、上記ベリファイ読出しは、図９に示
されているように、制御信号ＡＧ０を書込みの時の０．
６Ｖよりも高い２Ｖに立ち上げてアシストゲートＭＯＳ
ＦＥＴ Ｑａを充分にオンさせた状態で制御信号ＳＳ０
ｉとＳＤ０ｉを立ち下げ偶数番目のローカルビット線Ｌ
ＢＬ上の選択ＭＯＳＦＥＴ Ｑｓｄをオフさせてから、
センスラッチにより主ビット線ＧＢＬの電位を０．８Ｖ
程度までプリチャージする（タイミングｔ１６，期間Ｔ
２２）。

【００７４】続いて、再び制御信号ＳＤ１ｉを立ち上げ
て偶数番目のローカルビット線ＬＢＬ上の選択ＭＯＳＦ
ＥＴ Ｑｓｄをオンさせるとともに、ワード線ＷＬを立
ち上げる（タイミングｔ１７）。そして、選択ワード線
に接続されているメモリセルのしきい値に応じてメモリ
セルに電流が流れて主ビット線ＧＢＬの電位が変化した
か否かをセンスラッチにより増幅する（期間Ｔ２３）。
その後、センスラッチの保持データをチェックしてすべ
ての書込みが終了したか否かのオール判定を行なう（期
間Ｔ２４）。

【００７５】次に、この実施例のＡＧ―ＡＮＤ型メモリ
アレイにおけるデータの読出し動作の原理を、図１０を
用いて説明する。この実施例のメモリアレイの読出し
は、奇数番目の列のメモリセルの読出しと偶数番目の列
のメモリセルの読出しとが、時分割で別々に行なわれ
る。ただし、１回１回の読出し動作のタイミングは、図
９に示されているベリファイの場合と同様である。

【００７６】奇数番目の列のメモリセルからのデータの
読出し時には、図１０（Ａ）に示すように、偶数列目の
主ビット線側の選択ＭＯＳＦＥＴ Ｑｓｂ２，Ｑｓｂ４
……をオフさせ、共通ドレイン線ＣＤＬ側の選択ＭＯＳ
ＦＥＴ Ｑｓｄ２，Ｑｓｄ４……をオンさせるととも
に、奇数列目の主ビット線側の選択ＭＯＳＦＥＴ Ｑｓ
ｂ１，Ｑｓｂ３，Ｑｓｂ５……をオンさせ、共通ドレイ
ン線ＣＤＬ側の選択ＭＯＳＦＥＴ Ｑｓｂ１，Ｑｓｂ
３，Ｑｓｂ５……をオフさせた状態で、共通ドレイン線
ＣＤＬから０Ｖのような電圧を偶数番目のローカルドレ
イン線ＬＤＬ２，ＬＤＬ４……に印加する。

【００７７】また、主ビット線は例えば０．８Ｖのよう
な電位にそれぞれプリチャージして、オンされている奇
数列目の選択ＭＯＳＦＥＴ Ｑｓｂ１，Ｑｓｂ３，Ｑｓ
ｂ５……を介して主ビット線ＧＢＬから奇数番目のロー
カルドレイン線ＬＤＬ１，ＬＤＬ３……に主ビット線の
電圧を伝達する。さらにこのとき、制御信号ＡＧ０を立
ち上げて奇数列目のメモリセルのアシストゲートＭＯＳ
ＦＥＴ Ｑａをオン状態にさせるとともに、ワード線を
読出し選択レベルの電圧（２値の場合にはたとえば４
Ｖ、また多値の場合には例えば１．３Ｖ，２．６Ｖ，
４．０Ｖなど）に立ち上げる。

【００７８】すると、選択メモリセル（例えばＭＣ１
１）の記憶素子Ｑｍのソースとドレインには、奇数番目
のローカルドレイン線ＬＤＬ１，ＬＤＬ３……から０．
８Ｖが、また偶数番目のローカルドレイン線ＬＤＬ２，
ＬＤＬ４……から０Ｖが供給されるため、記憶素子Ｑｍ
のしきい値に応じてドレイン電流が流れたり、流れなか
ったりする。これにより、ドレイン電流が流れたときは
主ビット線ＧＢＬの電位が０Ｖに変化し、ドレイン電流
が流れなかったときは主ビット線ＧＢＬは０．８Ｖの電
位を保持する。この主ビット線ＧＢＬの電位がセンスラ
ッチにより検出されて読出しデータが得られることとな
る。

【００７９】偶数番目の列のメモリセルからのデータの
読出し時には、図１０（Ｂ）に示すように、偶数列目の
主ビット線側の選択ＭＯＳＦＥＴ Ｑｓｂ２，Ｑｓｂ４
……をオンさせ、共通ドレイン線ＣＤＬ側の選択ＭＯＳ
ＦＥＴ Ｑｓｄ２，Ｑｓｄ４……をオフさせるととも
に、奇数列目の主ビット線側の選択ＭＯＳＦＥＴ Ｑｓ
ｂ１，Ｑｓｂ３……をオフさせ、共通ドレイン線ＣＤＬ
側の選択ＭＯＳＦＥＴＱｓｄ１，Ｑｓｄ３……をオンさ
せた状態で、共通ドレイン線ＣＤＬから０Ｖのような電
圧を奇数番目のローカルドレイン線ＬＤＬ１，ＬＤＬ３
……に印加する。

【００８０】また、主ビット線は０．８Ｖにそれぞれプ
リチャージして、オンされている偶数列目の選択ＭＯＳ
ＦＥＴ Ｑｓｂ２，Ｑｓｂ４……を介して主ビット線Ｇ
ＢＬから偶数番目のローカルドレイン線ＬＤＬ２，ＬＤ
Ｌ４……に主ビット線の電圧を伝達する。さらにこのと
き、制御信号ＡＧ０を立ち上げて偶数列目のメモリセル
のアシストゲートＭＯＳＦＥＴ Ｑｂをオン状態にさせ
るとともに、ワード線を読出し選択レベルの１．３Ｖ，
２．６Ｖ，４．０Ｖのような電圧に立ち上げる。これに
よって、選択ワード線に接続されている偶数列目のメモ
リセルからデータの読出しを行なうことができる。

【００８１】なお、この実施例のＡＧ―ＡＮＤ型メモリ
アレイにおけるデータの消去は、図７（Ｃ）に示すよう
に、メモリセルのコントロールゲートＣＧに−１６Ｖの
ような負電圧、アシストゲートＡＧに２Ｖのような正電
圧、ソースＳとドレインＤおよびウェルＷＥＬＬに０Ｖ
を印加して、ＦＮトンネル現象でフローティングゲート
ＦＧから負電荷を基板側へ引き抜くことで行なわれる。
また、データ消去は奇数列と偶数列に関係なく同一のワ
ード線に接続されている全メモリセルを対象にして一括
で行なわれる。

【００８２】図１１には、この実施例のＡＧ―ＡＮＤ型
メモリアレイにおける上記のような書込み動作と読出し
動作および消去動作を可能にするアレイ周辺のセンスラ
ッチＳＬＴおよびデータラッチＤＬＴを含めた回路の具
体例を示す。なお、図１１には、１本の主ビット線に関
わる回路が、メモリセルが省略された状態で示されてお
り、ハッチングが付されている部分がメモリセル列ＭＣ
Ｃである。

【００８３】図１１に示されているように、主ビット線
ＧＢＬに接続されたセンスラッチＳＬＴおよびデータラ
ッチＤＬＴは、それぞれＰチャネルＭＯＳＦＥＴとＮチ
ャネルＭＯＳＦＥＴからなる２つのＣＭＯＳインバータ
の入出力端子が交差結合されたフリップフロップ回路に
より構成されている。そして、上記センスラッチＳＬＴ
の一方の入出力ノードＮLに一方のメモリマット内の主
ビット線ＧＢＬLが伝送ＭＯＳＦＥＴ ＱｔLを介して接
続されている。また、フリップフロップＦＦの他方の入
出力ノードＮRには、他方のメモリマット内の主ビット
線ＧＢＬRが伝送ＭＯＳＦＥＴ ＱｔRを介して接続され
ている。なお、回路はセンスラッチＳＬＴを挟んで対称
であるので、以下、左側の主ビット線ＧＢＬL側の構成
について説明する。

【００８４】上記センスラッチＳＬＴの左側の入出力端
子ＮLにはセンスラッチリセット用のＭＯＳＦＥＴＱｄ
１が接続されている。また、各主ビット線ＧＢＬLには
プリチャージ用のＭＯＳＦＥＴ Ｑｐ１，Ｑｐ２とディ
スチャージ用のＭＯＳＦＥＴＱｄ２が接続され、このう
ちＱｐ１はＭＯＳＦＥＴ Ｑｃを介して電源電圧ＦＰＣ
が供給される端子に接続され、Ｑｃのゲートはセンスラ
ッチＳＬＴの入出力ノードＮLに接続されその保持デー
タに応じてオン、オフされ、ＰＣＬが０．８Ｖ＋Ｖｔｈ
（しきい値電圧）のような電位にされることにより、セ
ンスラッチＳＬＴの保持データが“１”のときに対応す
る主ビット線ＧＢＬLを０．８Ｖにプリチャージする。

【００８５】プリチャージＭＯＳＦＥＴ Ｑｐ２はその
ゲート制御信号ＲＰＣＬが０．８Ｖ＋Ｖｔｈのような電
位にされることにより主ビット線ＧＢＬLを０．８Ｖ
に、また反対側のメモリマットでは信号ＲＰＣＬが０．
４Ｖ＋Ｖｔｈのような電位にされることにより主ビット
線ＧＢＬRを０．４Ｖにプリチャージする。また、プリ
チャージＭＯＳＦＥＴ Ｑｐ２は、主ビット線ＧＢＬを
ディスチャージする際にも利用される。一方、ディスチ
ャージ用ＭＯＳＦＥＴ Ｑｄ２は、主ビット線ＧＢＬを
ディスチャージしたり、消去時にウェル領域と同一の電
位（０Ｖ）を印加するのに使用される。このようにＱｐ
２とＱｄ２の両方を用いて容量の大きな主ビット線ＧＢ
Ｌの電荷を引き抜くことにより、電位の立ち下げを速く
して次の動作への移行を早めることができる。

【００８６】さらに、上記センスラッチＳＬＴの入出力
端子ＮLにはカラムスイッチＭＯＳＦＥＴ（Ｙゲート）
Ｑｙを介して、他端がメインアンプ１５ａに接続された
コモン入出力線ＣＩ／Ｏに接続可能にされている。ま
た、上記センスラッチＳＬＴの入出力ノードＮLにはオ
ール“０”判定用のＭＯＳＦＥＴ Ｑａｔのゲートが接
続されており、センスラッチＳＬＴの保持データが
“１”であると対応するＭＯＳＦＥＴ Ｑａｔがオンさ
れて電流が流れるため、この電流を検出することで全て
のセンスラッチＳＬＴの保持データが“０”であるか否
か判定することができる。各主ビット線ＧＢＬL（ＧＢ
ＬR）の判定用ＭＯＳＦＥＴ ＱａｔのドレインＥＣL
（ＥＣR）は共通結合されてオール判定回路３５に接続
される。図示しないが、センスラッチＳＬＴの右側の入
出力ノードＮRおよび主ビット線ＧＢＬRにも、左側と同
様な素子Ｑｐ１，Ｑｐ２，Ｑｄ１，Ｑｄ２，Ｑｃ，Ｑ
ｙ，Ｑａｔが接続されている。

【００８７】主ビット線ＧＢＬLの他端とデータラッチ
ＤＬＴの一方の入出力ノードＮ１との間にも、上記と同
様な動作をするＭＯＳＦＥＴ ＱｔL’Ｑｐ１’，Ｑｄ
１’，Ｑｃ’，Ｑｙ’が接続されている。また、データ
ラッチＤＬＴの他方の入出力ノードＮ２には、主ビット
線ＧＢＬLの電位を判別するため、プリチャージレベル
（０．８Ｖ）の半分の参照電圧０．４Ｖを供給する素子
Ｑｒと、データラッチＤＬＴのラッチデータをコモンＩ
／Ｏ線ＣＩ／Ｏを介してメインアンプへ出力するための
ＹゲートＭＯＳＦＥＴ Ｑｙ”が接続されている。図示
しないが、反対側の主ビット線ＧＢＬRの他端にも、上
記ＭＯＳＦＥＴ ＱｔL’Ｑｐ１’，Ｑｄ１’，Ｑ
ｃ’，Ｑｙ’，Ｑｒ，Ｑｙ”と同様な動作をする素子お
よびデータラッチが接続されている。

【００８８】次に、上記実施例のメモリアレイにおい
て、１つのメモリセルに４値のデータを記憶させる場合
の動作について説明する。１つのメモリセルに４値のデ
ータを記憶させる場合、２ビットのデータに基づいて例
えば図１２（Ａ）に示すように、各記憶素子のしきい値
が４つの分布のいずれかに入るように書込みが行なわれ
る。

【００８９】具体的には、この実施例においては、２ビ
ットのデータが“０，１”のときはしきい値が最も高く
なるように、またデータが“０，０”のときはしきい値
が２番目に高くなるように、データが“１，０”のとき
はしきい値が３番目に高くなるように、それぞれ書込み
が行なわれ、データが“１，１”のときはしきい値が最
も低くなるようにされる。この実施例においては、記憶
データ“１，１”に対応するしきい値が最も低い状態
は、記憶素子のフローティングゲートから負電荷が引き
抜かれた消去状態とされる。

【００９０】図１３には、本実施例のフラッシュメモリ
における多値のデータの書込み手順が示されている。な
お、この書込みが開始される前にメモリアレイ内のすべ
てのメモリセルは、しきい値が最も低い消去状態にされ
る。

【００９１】図１３に示されているように、書込みはし
きい値の最も高い状態に対応されるデータ“０，１”対
応するデータをセンスラッチＳＬＴと１対のデータラッ
チＤＬＴにラッチする処理（ステップＳ２１）から行な
われる。具体的には、データ“０，１”の書込みに際し
ては、図１２（Ｂ）の第１欄に示されているように、セ
ンスラッチＳＬＴのメモリアレイリマットＭＡＴｕ側の
ノードＮLがハイレベル（３．３Ｖ）になり、メモリア
レイリマットＭＡＴｕ側のデータラッチＤＬＴｕのビッ
ト線側のノードがロウレベル（０Ｖ）、メモリアレイリ
マットＭＡＴｄ側のデータラッチＤＬＴｄのビット線側
のノードがハイレベル（３．３Ｖ）になるようにメイン
アンプからデータが転送される。なお、図１２（Ｂ）に
おいて、符号“Ｈ”はハイレベル（３．３Ｖ）を、また
“Ｌ”はロウレベル（０Ｖ）を意味している。このよう
なデータは、例えば外部から入力された２ビットのデー
タをデータ制御回路３３で変換することで生成すること
ができる。あるいは、２ビットのデータの一方を一旦デ
ータラッチもしくはセンスラッチへ送って、ビット線上
で反転処理や論理演算処理などを行なうことで、図１２
（Ｂ）のようなデータをセットさせるようにしてもよ
い。

【００９２】ここで、２ビットの書込みデータの転送
は、１対のデータラッチＤＬＴに対してのみ行ない、セ
ンスラッチへは、データラッチからビット線ＧＢＬを介
して転送するように構成することもできる。また、デー
タの読出しの際には、センスラッチＳＬＴで検出された
読出しデータを選択メモリマット側のデータラッチＤＬ
Ｔへそれぞれビット線ＧＢＬを介して転送し、データラ
ッチで３．３Ｖのような振幅の信号に増幅してコモンＩ
／Ｏ線を介してデータラッチからメインアンプへ順次転
送するように構成されている。

【００９３】そして、上記のようにして書込みデータが
センスラッチＳＬＴと１対のデータラッチＤＬＴにラッ
チされると、そのデータに基づいて書込み処理（ステッ
プＳ２２）が実行される。この書込みは、センスラッチ
の選択マット側の入出力ノードが“Ｈ”レベルにされて
いるビット線に接続されているメモリセルに対して書込
み電圧を印加することで行なわれる。この書込みデータ
のラッチは、メモリアレイ内の全ビット線に対応して設
けられている全てのセンスラッチＳＬＴとデータラッチ
ＤＬＴに対して行なうことで、１本のワード線に接続さ
れているメモリセルの半分（奇数列目または偶数列目）
に対する書込み処理を同時に行なうことが可能である。

【００９４】１回の書込み動作が終わるとベリファイ読
出しを行ない、オール判定回路によりすべてのセンスラ
ッチのデータが“１”になったか否かを判定することで
書込みの終了判定が行なわれる（ステップＳ２３）。そ
して、書込みが未終了であれば、ステップＳ２２へ戻っ
て再度書込み処理を行なう。

【００９５】なお、この場合における書込みは、最初の
書込み処理でしきい値が充分に変化しなかったもののみ
を対象する。書込み後のベリファイ処理では、書込みに
よりしきい値が変化していなかったメモリセルに対応す
るセンスラッチの選択マット側のノードにロウレベルが
読み出されて保持され、書込みが不要なメモリセルおよ
び書込みによりしきい値が充分に変化したメモリセルに
対応するセンスラッチの選択マット側のノードにハイレ
ベルが読み出されて保持されるようにされているので、
ベリファイ処理によりセンスラッチに残っているデータ
（選択マット側のノードがハイレベルの状態）を用い
て、全ビット線を選択プリチャージして再書込みを行な
うことで既に書込みが終了しているメモリセルに対して
再度書込み電圧が印加されてさらにしきい値が変化して
しまうのを回避することができる。

【００９６】データ“０，１”の書込みが終了すると次
はデータ“０，０”のラッチと書込み、ベリファイ（ス
テップＳ２４〜Ｓ２６）が行なわれる。データ“０，
０”の書込みに際しては、図１２（Ｂ）の第２欄に示さ
れているように、センスラッチＳＬＴのメモリアレイリ
マットＭＡＴｕ側のノードＮLがロウレベル（０Ｖ）に
なり、メモリアレイリマットＭＡＴｕ側のデータラッチ
ＤＬＴｕのビット線側のノードＮ１がハイレベル（０．
８Ｖ）、メモリアレイリマットＭＡＴｄ側のデータラッ
チＤＬＴｄのビット線側のノードがハイレベル（０．８
Ｖ）になるようにメインアンプからデータが転送され
る。

【００９７】データ“０，０”の書込みが終了すると次
はデータ“１，０”のラッチと書込み、ベリファイ（ス
テップＳ２７〜Ｓ２９）が行なわれる。データ“１，
０”の書込みに際しては、図１２（Ｂ）の第３欄に示さ
れているように、センスラッチＳＬＴのメモリアレイリ
マットＭＡＴｕ側のノードＮLがロウレベル（０Ｖ）に
なり、メモリアレイリマットＭＡＴｕ側のデータラッチ
ＤＬＴｕのビット線側のノードＮ１がロウレベル（０
Ｖ）、メモリアレイリマットＭＡＴｄ側のデータラッチ
ＤＬＴｄのビット線側のノードがロウレベル（０Ｖ）に
なるようにメインアンプからデータが転送される。

【００９８】データ“１，０”の書込みが終了すると、
ベリファイ電圧をワード線に印加してデータ“１，１”
に対応するメモリセルのしきい値が変化していないかの
判定が行なわれる（ステップＳ３０）。その後、データ
“１，０”に対応するメモリセルのしきい値が変化して
いないかの判定と、データ“０，０”に対応するメモリ
セルのしきい値が変化していないかの判定とが行なわれ
る（ステップＳ３１，Ｓ３２）。そして、これらの判定
でしきい値が変化したものがなければ書込みが正常に終
了し、しきい値が変化したものがあれば書込み異常とし
て終了する。

【００９９】図１４には、上記ステップＳ２２で行なわ
れる書込み処理およびステップＳ２３のベリファイ処理
のより詳しい手順が示されている。

【０１００】ステップＳ２１でのセンスラッチＳＬＴへ
の書込みデータのラッチが完了すると、センスラッチＳ
ＬＴのラッチデータに基づく選択プリチャージが行なわ
れる（ステップＳ２０１）。この選択プリチャージは、
制御信号ＰＣによりプリチャージＭＯＳＦＥＴ Ｑｐ１
をオンさせることで行なう。Ｑｐ１をオンさせたときに
センスラッチＳＬＴのラッチデータがハイレベルであれ
ば、プリチャージＭＯＳＦＥＴ Ｑｐ１と直列のＭＯＳ
ＦＥＴ ＱｃのゲートにセンスラッチＳＬＴの出力ノー
ドＮｕ（Ｎｄ）の電圧が印加されているため、Ｑｃがオ
ンされてビット線ＧＢＬはハイレベルにプリチャージさ
れる。

【０１０１】また、ビット線ＧＢＬと選択すべきメモリ
列のローカルドレイン線ＬＤＬとの間の選択ＭＯＳＦＥ
Ｔ Ｑｓｂを、偶数列もしくは奇数列のメモリセルのい
ずれ書込みを行なうかに応じてオンさせて、ローカルド
レイン線ＬＤＬも同時にプリチャージさせる。一方、こ
の時、プリチャージされたローカルドレイン線ＬＤＬと
反対側のローカルドレイン線ＬＤＬと共通ドレイン線Ｃ
ＤＬとの間の選択ＭＯＳＦＥＴ Ｑｓｂをオンさせて、
反対側のローカルドレイン線ＬＤＬを５Ｖのような電位
を印加する。

【０１０２】ビット線のプリチャージに際しては、制御
信号ＰＣを０．８＋Ｖｔｈ（Ｑｐ１のしきい値電圧）と
することで、ビット線ＧＢＬを０．８Ｖにプリチャージ
させることができる。なお、原理的にはセンスラッチＳ
ＬＴにより直接ビット線ＧＢＬをプリチャージさせるこ
とも可能であるが、そのようにするとビット線ＧＢＬの
負荷容量が非常に大きいためセンスラッチＳＬＴが誤っ
て反転してしまうおそれがある。しかるに、実施例のよ
うに、間接的にプリチャージすることでセンスラッチの
誤反転を回避することができる。センスラッチＳＬＴの
ラッチデータがロウレベルであれば、プリチャージＭＯ
ＳＦＥＴ Ｑｐ１と直列のＭＯＳＦＥＴＱｃはオンされ
ないためビット線ＧＢＬはプリチャージされない。

【０１０３】次に、制御信号ＴＲをハイレベルに立ち上
げてビット線ＧＢＬ上の伝送ＭＯＳＦＥＴ ＱｔL（Ｑ
ｔR）をオンさせて、センスラッチＳＬＴとビット線Ｇ
ＢＬとを接続し、ビット線ＧＢＬの選択プリチャージ電
位を保持する（ステップＳ２０２）。このとき、制御信
号ＴＲを０．８＋Ｖｔｈ（Ｑｃのしきい値電圧）とする
ことで、ビット線ＧＢＬの電位を０．８Ｖにクランプさ
せる。このように、センスラッチＳＬＴとビット線ＧＢ
Ｌとを接続しているのは、プリチャージＭＯＳＦＥＴ
Ｑｐ１とＱｃによるプリチャージでは、非選択のビット
線ＧＢＬの電位がビット線間のカップリング容量で浮き
上がっているので、非選択のビット線ＧＢＬの電位を０
Ｖに安定されるためである。

【０１０４】その後、選択ワード線ＷＬを１４Ｖのよう
な高電圧に立ち上げるとともに、偶数列もしくは奇数列
のメモリセルのアシストゲートＭＯＳＦＥＴ Ｑａをオ
ンさせて、メモリセルの記憶素子Ｑｍに所定時間書込み
電圧を印加して書込みを行なわせる（ステップＳ２０
３）。ステップＳ２０３はステップＳ２０２とほぼ同時
に行なうようにしても良い。

【０１０５】書込みが終了すると、伝送ＭＯＳＦＥＴ
ＱｔL（ＱｔR）をオフさせた状態で制御信号ＤＤＣを立
ち上げてＭＯＳＦＥＴ Ｑｄ２をオンさせてビット線Ｇ
ＢＬをディスチャージさせるとともに、ビット線側の選
択ＭＯＳＦＥＴ Ｑｓｂをオフした状態で、共通ドレイ
ン線ＣＤＬをグランド側に接続した状態で選択ＭＯＳＦ
ＥＴ Ｑｓｄをオンさせてローカルドレイン線ＬＤＬを
ディスチャージさせる（ステップＳ２０４）。

【０１０６】しかる後、書込みベリファイのために制御
信号ＲＰＣを立ち上げてプリチャージＭＯＳＦＥＴ Ｑ
ｐ２をオンさせて選択メモリマット側の全ビット線ＧＢ
Ｌを一括して０．８Ｖのような電位にプリチャージする
（ステップＳ２０５）。このとき、非選択側のメモリマ
ットではＭＯＳＦＥＴ Ｑｐ２をオンさせて全ビット線
ＧＢＬを一括して０．４Ｖのような選択側の半分の電位
にプリチャージする。

【０１０７】また、ローカルドレイン線ＬＤＬの選択Ｍ
ＯＳＦＥＴ Ｑｓｂを、書込みを行なったメモリセルが
偶数列か奇数列かに応じてオンさせて、ローカルドレイ
ン線ＬＤＬも同時にプリチャージさせる。一方、プリチ
ャージされたローカルドレイン線ＬＤＬと反対側のロー
カルドレイン線ＬＤＬと共通ドレイン線ＣＤＬとの間の
選択ＭＯＳＦＥＴ Ｑｓｂをオンさせて、反対側のロー
カルドレイン線ＬＤＬに０Ｖの電位を印加しておく。

【０１０８】続いて、ワード線にベリファイのための電
圧を印加するとともに、選択マット側および非選択マッ
ト側の伝送ＭＯＳＦＥＴ Ｑｔをオンさせてビット線Ｇ
ＢＬをセンスラッチＳＬＴに接続する（ステップＳ２０
６）。また、偶数列または奇数列のアシストゲートＭＯ
ＳＦＥＴ Ｑａをオンさせる。これによって、メモリセ
ルの読出しが行なわれ、選択メモリセルのしきい値が高
ければ電流は流れず、ビット線ＧＢＬはプリチャージレ
ベルを維持し、選択メモリセルのしきい値が低ければ電
流が流れて、ビット線ＧＢＬがディスチャージされて０
Ｖに変化する。引き続き非選択メモリセルに接続されて
いるビット線ＧＢＬを選択プリチャージ（ステップＳ２
０７）し、非選択メモリセルに対するマスク処理を行
う。最終的にビット線の電位変化は、センスラッチによ
り非選択マットのビット線の電位と比較されて読出しデ
ータが検出される（ステップＳ２０８）。

【０１０９】本発明者らが検討したところによると、ア
シストゲートＭＯＳＦＥＴを設けて、主ビット線側から
書込み阻止電圧を印加してホットエレクトロンを記憶素
子のフローティグゲートに注入することによりデータの
書込みを行なうように構成されたメモリアレイでは、ベ
リファイ動作の際にプリチャージ方式を採用すると、書
込みデータと読出しデータの論理が逆になってしまい、
ビット線上での論理反転動作が必要となるが、本実施例
のメモリアレイではそのような論理反転が不要であるこ
とが分かった。

【０１１０】次に、各センスラッチＳＬＴにラッチされ
ているデータに基づいて、センスラッチの非選択マット
側の入出力ノードがすべてロウレベルになっているか否
かのオールゼロ判定を行なう（ステップＳ２０９）。こ
のオールゼロ判定は、各ビット線ＧＢＬにゲートが接続
されているＭＯＳＦＥＴ Ｑａｚのドレイン電圧がロウ
レベルに立ち下がっているか否かをオール判定回路３５
により判定することで行なわれる。オール判定用のＭＯ
ＳＦＥＴ Ｑａｚはドレインが互いに共通接続されてい
るため、ゲート電圧が１つでもハイレベルであると共通
ドレイン線の電位が下がるので、オール判定回路３５が
共通ドレイン線の電位を検出することでオールゼロの判
定を行なうことでができる。

【０１１１】判定の結果、オールゼロであれば次のデー
タの書込み処理のためのデータラッチへ移行し、オール
ゼロでないときはステップＳ２０１へ戻って再書込みを
行なう。このとき、ビット線の選択プリチャージはセン
スラッチＳＬＴに残っているデータに基づいて行なわれ
る。つまり、書込みデータの再ラッチは行なわない。

【０１１２】次に、本実施例の多値フラッシュメモリに
おけるデータの読出しについて簡単に説明する。

【０１１３】データの読出しは、１本のワード線に接続
されているメモリセルの半分（偶数列もしくは奇数列）
に対して、ワード線の電位を変えて３回に亘って行なわ
れる。３回の読出し動作の際にワード線に印加される電
圧Ｖｒ１，Ｖｒ２，Ｖｒ３は、図１２（Ａ）に示されて
いるしきい値分布のほぼ中間の値が選択され、例えば
１．５Ｖ，２．８Ｖ，４．２Ｖである。これらの電圧に
よる読出しは、高い方から低い方へ順番に行なわれる。
低い方から高い方へ順番に行なうことも可能である。１
回の読出し動作の具体的な手順は、前述した書込みの際
のベファイとほぼ同じであり、選択側マットのビット線
を０．８Ｖに、また非選択側マットのビット線を０．４
Ｖにそれぞれプリチャージしてから行なわれる。

【０１１４】データ読出しとベリファイとの差異は、デ
ータ読出しでは、センスラッチＳＬＴにより検出された
データがビット線を介してデータラッチＤＬＴに転送さ
れ、データラッチで３．３Ｖのような振幅に増幅されて
コモンＩ／Ｏ線を介してメインアンプ１５ａ，１５ｂに
送られる点にある。そして、メインアンプで増幅された
３個のデータはデータ制御回路３３に送られて、ここで
元の２ビットのデータに変換されて外部端子より出力さ
れる。

【０１１５】具体的には、読出し電圧Ｖｒ１，Ｖｒ２，
Ｖｒ３に基づいて１つのメモリセルから読み出される１
回目と２回目と３回目のデータは、選択メモリセルのし
きい値Ｖｔｈに応じて、次の表１のようになる。データ
制御回路３３では、これらのデータに基づいて表１の右
欄のような２ビットのデータを復元する。

【０１１６】

【表１】

【０１１７】なお、３回の読出しデータに基づく２ビッ
トのデータの復元は、それぞれの読出しデータを１本の
ビット線に対応した一対のデータラッチと中央のセンス
ラッチにそれぞれラッチして、ビット線上で論理演算を
行ない、その結果を一対のデータラッチにラッチしてか
らメインアンプへ送るように構成することも可能であ
る。かかるビット線上での論理演算による元の２ビット
データの復元は、既に提案されている技術であり本願発
明の要旨ではないので、詳細な説明は省略する。

【０１１８】ここでは、センスラッチＳＬＴにより検出
されたデータをビット線を介してデータラッチＤＬＴに
転送し、データラッチで０−３Ｖのような振幅に増幅す
る動作について説明する。

【０１１９】データの読出し際しては、先ず、制御信号
ＲＰＣを立ち上げてプリチャージＭＯＳＦＥＴ Ｑｐ２
をオンさせて選択メモリマット側の全ビット線ＧＢＬを
一括して０．８Ｖのような電位にプリチャージする。こ
のとき、非選択側のメモリマットではＭＯＳＦＥＴ Ｑ
ｐ２をオンさせて全ビット線ＧＢＬを一括して０．４Ｖ
のような選択側の半分の電位にプリチャージする。

【０１２０】また、ローカルドレイン線ＬＤＬの選択Ｍ
ＯＳＦＥＴ Ｑｓｂをオンさせて、ローカルドレイン線
ＬＤＬも同時にプリチャージさせる。一方、プリチャー
ジされたローカルドレイン線ＬＤＬと反対側のローカル
ドレイン線ＬＤＬと共通ドレイン線ＣＤＬとの間の選択
ＭＯＳＦＥＴ Ｑｓｂをオンさせて、反対側のローカル
ドレイン線ＬＤＬに０Ｖの電位を印加しておく。

【０１２１】続いて、ワード線に読出しのための電圧を
印加するとともに、選択マット側および非選択マット側
の伝送ＭＯＳＦＥＴ Ｑｔをオンさせてビット線ＧＢＬ
をセンスラッチＳＬＴに接続する。これによって、メモ
リセルの読出しが行なわれ、選択メモリセルのしきい値
が高ければ電流は流れず、ビット線ＧＢＬはプリチャー
ジレベルを維持し、選択メモリセルのしきい値が低けれ
ば電流が流れて、ビット線ＧＢＬがディスチャージされ
て０Ｖに変化する。そして、このビット線の電位変化
は、センスラッチにより非選択マットのビット線の電位
と比較されて読出しデータが検出される。

【０１２２】次に、ビット線上のセンスアンプ側の伝送
ＭＯＳＦＥＴ Ｑｔをオフ、データラッチ側の伝送ＭＯ
ＳＦＥＴ Ｑｔ’をオンさせた状態で、制御信号ＰＣを
立ち上げてプリチャージＭＯＳＦＥＴ Ｑｐ１をオンさ
せ、ビット線の選択プリチャージを行なう。具体的に
は、ＭＯＳＦＥＴ Ｑｐ１をオンさせたときにセンスラ
ッチＳＬＴのラッチデータがハイレベルであれば、プリ
チャージＭＯＳＦＥＴＱｐ１と直列のＭＯＳＦＥＴ Ｑ
ｃのゲートにセンスラッチＳＬＴの出力ノードＮｕ（Ｎ
ｄ）の電圧が印加されているため、Ｑｃがオンされてビ
ット線ＧＢＬはハイレベルにプリチャージされる。

【０１２３】また、データ読出しの際のビット線のプリ
チャージでは、制御信号ＰＣを１．２＋Ｖｔｈ（Ｑｐ１
のしきい値電圧）とすることで、ビット線ＧＢＬを１．
２Ｖにプリチャージさせることができる。

【０１２４】その後、ビット線上の伝送ＭＯＳＦＥＴ
Ｑｔ’をオフさせた状態でデータラッチＤＬＴに電源と
して３Ｖを印加することでデータラッチを活性化させ
る。すると、０−１．２Ｖの振幅の信号が０−３Ｖの振
幅の信号に増幅される。そして、増幅された読出し信号
は、ＹゲートＭＯＳＦＥＴ Ｑｙ’，Ｑｙ”をオンさせ
ることで、コモンＩ／Ｏ線ＣＩ／Ｏを介してメインアン
プに伝達される。特に制限されるものでないが、この実
施例ではデータラッチＤＬＴの増幅信号は差動で出力さ
れるように構成されている。

【０１２５】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、図
５の実施例のＡＧ―ＡＮＤ型メモリアレイにおいては、
１本のビット線ＧＢＬに対して２本のローカルドレイン
線ＬＤＬを選択ＭＯＳＦＥＴ Ｑｓｂにより接続可能に
構成されているが、図２の実施例のＡＮＤ型メモリアレ
イと同様に、ビット線に接続可能なローカルビット線と
ビット線に接続不能なローカルドレイン線とを設け、こ
の間に複数のメモリセルを並列に接続してメモリセル列
を構成したメモリアレイに対しても本発明を適用するこ
とができる。そして、その場合には、書込み時と読出し
時で電流の流れる方向を一致させるようにすることがで
き、それによって、電流の流れる方向によってメモリセ
ルのしきい値が見かけ上変化するのを回避することがで
きる。また、実施例においては、多値のフラッシュメモ
リを例にとって説明したが、２値のフラッシュメモリに
対しても同様に適用することができる。

【０１２６】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるフラッ
シュメモリに適用した場合について説明したが、本発明
にそれに限定されるものでなく、フローティングゲート
を有するＭＯＳＦＥＴを記憶素子とする不揮発性記憶装
置一般に利用することができる。

【０１２７】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。すなわち、本発明に従うと、フラッシ
ュメモリのような不揮発性記憶装置において、トータル
の書込み所要時間を短縮することができるとともに、消
費電力を低減することが可能になる。

【図面の簡単な説明】

【図１】本発明を適用して好適な不揮発性半導体記憶装
置としてのフラッシュメモリの一例を示すブロック図で
ある。

【図２】本発明を適用して好適なメモリアレイの具体例
（いわゆるＡＮＤ型）を示す回路構成図である。

【図３】本実施例のＡＮＤ型メモリアレイにおける書込
み動作の手順を示すフローチャートである。

【図４】本実施例のＡＮＤ型メモリアレイにおける書込
み時の動作タイミングを示すタイミングチャートであ
る。

【図５】本発明を適用して好適なメモリアレイの他の具
体例（いわゆるＡＧ−ＡＮＤ型）を示す回路構成図であ
る。

【図６】本発明を適用したＡＧ−ＡＮＤ型メモリアレイ
における書込み時の電圧の供給の仕方を示す回路説明図
である。

【図７】本発明を適用したＡＧ−ＡＮＤ型メモリアレイ
における書込み時の選択メモリセルと非選択メモリセル
のバイアス状態および消去時のバイアス状態を示す断面
説明図である。

【図８】本発明を適用したＡＧ−ＡＮＤ型メモリアレイ
における書込み動作手順を示すフローチャートである。

【図９】本発明を適用したＡＧ−ＡＮＤ型メモリアレイ
における書込み時の動作タイミングを示すタイミングチ
ャートである。

【図１０】本発明を適用したＡＧ−ＡＮＤ型メモリアレ
イにおける読出し時の電圧の供給の仕方を示す回路説明
図である。

【図１１】本発明を適用したＡＧ−ＡＮＤ型メモリアレ
イにおけるメモリアレイ周辺の回路の具体例を示す回路
構成図である。

【図１２】本発明を適用したＡＧ−ＡＮＤ型メモリアレ
イにおける多値データの書込み時の記憶素子のしきい値
の分布およびセンスラッチおよびデータラッチへのデー
タの設定の仕方を示す説明図である。

【図１３】本発明を適用したＡＧ−ＡＮＤ型メモリアレ
イにおける多値データの書込み動作手順を示すフローチ
ャートである。

【図１４】図１３の書込み処理のより詳しい手順を示す
フローチャートである。

【図１５】本発明を適用したＡＧ−ＡＮＤ型メモリアレ
イの具体的な構造の例を示す断面図である。

【図１６】従来のＦＮトンネルによる書込み方式におけ
るメモリセルへの印加電圧の例を示す断面説明図であ
る。

【図１７】従来のフラッシュメモリにおけるメモリアレ
イの構成例を示す回路図である。

【符号の説明】

１０ メモリアレイ １１（ＳＬＴ） センス＆ラッチ回路 １２ａ，１２（ＤＬＴ） データラッチ １３ａ，１３ｂ ワードデコーダ １４ａ，１４ｂ，１４ｃ Ｙアドレスデコーダ １５ａ，１５ｂ メインアンプ ２０ 制御回路 ２１ マイクロ命令ＲＯＭ ２２ ステータスレジスタ ２３ 発振回路 ３１ 入出力バッファ ３２ アドレスカウンタ ３３ データ制御回路 ４０ 内部電源回路 ４１ 基準電圧発生回路 ４２ 内部電源発生回路（昇圧回路） ４３ 電源切替え回路 ４４ 電源制御回路 ＭＡＴ−Ｕ，ＭＡＴ−Ｄ メモリマット ＭＣＣ メモリ列 ＭＣ メモリセル ＷＬ ワード線 ＧＢＬ 主ビット線 ＬＢＬ ローカルビット線 ＬＤＬ ローカルドレイン線 ＬＳＬ ローカルソース線 ＣＤＬ 共通ドレイン線 ＳＬＴ センスラッチ ＤＬＴ データラッチ Ｑｓｂ，Ｑｓｄ 選択スイッチＭＯＳＦＥＴ Ｑａ アシストゲートＭＯＳＦＥＴ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 久保埜 昌次 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 (72)発明者 金光 道太郎 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 (72)発明者 野副 敦史 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 (72)発明者 吉田 敬一 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 (72)発明者 倉田 英明 東京都国分寺市東恋ヶ窪一丁目280番地 株式会社日立製作所中央研究所内 Ｆターム(参考） 5B025 AA03 AB01 AC01 AD03 AD04 AE05 AE06

Claims (10)

【特許請求の範囲】
1. 【請求項１】 複数のワード線およびビット線と、前記
   ワード線のいずれかに接続されたメモリセルが複数個並
   列に接続されてなる複数のメモリセル列とを備え、前記
   各メモリセル列の第１の共通接続ノードは第１のスイッ
   チ手段を介して前記ビット線に接続可能にされ、前記メ
   モリセル列の第２の共通接続ノードは第２のスイッチ手
   段を介して共通電圧供給線に接続可能にされたメモリア
   レイを有する不揮発性記憶装置の書込み方法において、 書込み動作に際して前記第２のスイッチ手段を介して前
   記メモリセル列の第１の共通接続ノードに前記ビット線
   と反対側の前記共通電圧供給線から書込みのための第１
   の電圧を充電した後に、前記ビット線には書込みデータ
   に応じて前記第１の電圧よりも小さな第２の電圧を選択
   的に印加するとともに、前記第１および第２のスイッチ
   手段を制御して書込みを行ないたい選択メモリセルには
   電流を流して充電した第１の電圧を放電し、書込みを行
   ないたくない非選択メモリセルには電流を流さないよう
   にした後に、前記ワード線のいずれかに書込みのための
   第３の電圧を印加して選択的にメモリセルに対して書込
   みを行なうことを特徴とする不揮発性記憶装置の書込み
   方法。
2. 【請求項２】 前記メモリセルと並列に前記第１の共通
   接続ノードと前記第２の共通接続ノードとを接続可能な
   第３のスイッチ手段が各メモリセル列毎に設けられてい
   るものにおいて、前記ビット線と反対側の前記共通電圧
   供給線から書込みのための第１の電圧を供給する際に、
   前記第３のスイッチ手段を導通させて前記第２の共通接
   続ノードと前記第１の共通接続ノードとに同時に前記第
   １の電圧を供給して充電させた後、前記第１のスイッチ
   手段を導通させて前記第１の共通接続ノードを前記ビッ
   ト線の電位に応じて選択的に放電させ、前記ワード線の
   いずれかに書込みのための第３の電圧を印加するととも
   に前記第３のスイッチ手段を非導通にして書込みを行な
   うことを特徴とする請求項１に記載の不揮発性記憶装置
   の書込み方法。
3. 【請求項３】 前記第３のスイッチ手段を導通させる制
   御信号の電位は前記第２の電圧とほぼ同一のレベルであ
   ることを特徴とする請求項２に記載の不揮発性記憶装置
   の書込み方法。
4. 【請求項４】 前記書込み動作後に、前記ビット線を放
   電するとともに前記共通電圧供給線の電位を前記第２の
   電圧よりも低い第４の電圧に切り換えて、前記第１およ
   び第２のスイッチ手段を導通させて前記第１の共通接続
   ノードおよび前記第２の共通接続ノードを放電した後に
   書込みベリファイのための読出し動作に移行することを
   特徴とする請求項２に記載の不揮発性記憶装置の書込み
   方法。
5. 【請求項５】 前記メモリセルが、前記第１の共通接続
   ノードと前記第２の共通接続ノードと間に直列形態に接
   続されたスイッチ素子と記憶素子とから構成されている
   ものにおいて、 書込み動作に際して前記スイッチ素子をオフさせた状態
   で前記第２のスイッチ手段を介して前記メモリセル列の
   前記ビット線と反対側の第２の共通接続ノードに前記共
   通電圧供給線から書込みのための第１の電圧を供給する
   とともに、前記第２のスイッチ手段をオンさせた状態で
   前記ビット線および前記第１の共通接続ノードに書込み
   データに応じて前記第１の電圧よりも小さな第２の電圧
   を選択的に印加して充電した後に、前記ワード線のいず
   れかに書込みのための第３の電圧を印加するとともに前
   記記憶素子と直列のスイッチ素子を導通させて、書込み
   を行ないたい選択メモリセルには電流を流し、書込みを
   行ないたくない非選択メモリセルには電流を流さないよ
   うにして選択的にメモリセルに対して書込みを行なうこ
   とを特徴とする請求項１に記載の不揮発性記憶装置の書
   込み方法。
6. 【請求項６】 書込み動作時に前記記憶素子と直列のス
   イッチ素子を導通させる制御信号の電位は前記第２の電
   圧よりも小さいことを特徴とする請求項５に記載の不揮
   発性記憶装置の書込み方法。
7. 【請求項７】 前記書込み動作後に、前記ビット線を放
   電するとともに前記共通電圧供給線の電位を前記第２の
   電圧よりも低い第４の電圧に切り換えて、前記第１の共
   通接続ノードおよび前記第２の共通接続ノードを放電し
   た後に書込みベリファイのための読出し動作に移行する
   ことを特徴とする請求項５または６に記載の不揮発性記
   憶装置の書込み方法。
8. 【請求項８】 前記ビット線には前記第１のスイッチ手
   段を介して２つのメモリセル列が接続可能にされている
   ものにおいて、奇数番目のメモリセル列の前記第１の共
   通接続ノードを前記第１のスイッチ手段により前記ビッ
   ト線に接続させるときは前記第２のスイッチ手段により
   前記第２の共通接続ノードを前記共通電圧供給線に接続
   させるとともに、偶数番目のメモリセル列の前記第２の
   共通接続ノードを前記第１のスイッチ手段により前記ビ
   ット線に接続させるときは前記第２のスイッチ手段によ
   り前記第１の共通接続ノードを前記共通電圧供給線に接
   続させることを特徴とする請求項５〜７のいずれかに記
   載の不揮発性記憶装置の書込み方法。
9. 【請求項９】 前記選択ワード線に接続されている全メ
   モリセル列を対象にして同時に消去動作を行なうものに
   おいて、前記選択ワード線に接続されている奇数列目の
   全メモリセル列または偶数列目の全メモリセル列を対象
   にしてそれぞれ同時に書込み動作を行なうことを特徴と
   する請求項８に記載の不揮発性記憶装置の書込み方法。
10. 【請求項１０】 前記選択メモリセルに書込み電流が流
    される方向は、読出し時に選択メモリセルに電流が流さ
    れる方向と同一であることを特徴とする請求項５〜７の
    いずれかに記載の不揮発性記憶装置の書込み方法。