JP4200872B2 - 半導体集積回路 - Google Patents

半導体集積回路 Download PDF

Info

Publication number
JP4200872B2
JP4200872B2 JP2003355171A JP2003355171A JP4200872B2 JP 4200872 B2 JP4200872 B2 JP 4200872B2 JP 2003355171 A JP2003355171 A JP 2003355171A JP 2003355171 A JP2003355171 A JP 2003355171A JP 4200872 B2 JP4200872 B2 JP 4200872B2
Authority
JP
Japan
Prior art keywords
memory cell
comparison
semiconductor integrated
integrated circuit
outputs
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2003355171A
Other languages
English (en)
Other versions
JP2005122801A (ja
Inventor
文章 倉盛
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Oki Electric Industry Co Ltd
Original Assignee
Oki Electric Industry Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Oki Electric Industry Co Ltd filed Critical Oki Electric Industry Co Ltd
Priority to JP2003355171A priority Critical patent/JP4200872B2/ja
Priority to US10/964,642 priority patent/US7020023B2/en
Publication of JP2005122801A publication Critical patent/JP2005122801A/ja
Application granted granted Critical
Publication of JP4200872B2 publication Critical patent/JP4200872B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G11C16/28—Sensing or reading circuits; Data output circuits using differential sensing or reference cells, e.g. dummy cells

Description

本発明は、不揮発性メモリ装置、詳しくはEPROMに関し、特に記憶された情報を読み出し時に参照するリファレンス電圧を制御する方法に関する。
従来、上記不揮発性メモリ装置には図６に示すように１つのセルブロックに１列に電流比較用のセルが配置されていて、この比較用のセルに流れる電流と格納された情報を読み出すセルの電流を比較して０又は１の判定を行う回路を備えていた。
また、図６に示すAMPの回路の詳細は図７に示す通りである。
AMP１０はAMP１、AMP２、AMP３を備えていて、AMP１は読み出し用ディテクタ及び比較用ディテクタを備えている。比較用ディテクタは読み出し用ディテクタの２倍のディメンジョンとなっている。比較用ディテクタにつながる比較用セルには情報が書き込まれることは無く、常時電流を流すようになっている。
格納情報の１を読み出す場合、格納情報を読み出すセルと比較用セルとが同じ電流を流し、常時比較用ディテクタを流れる電流に比較用BLから流れる電流が加算されるため、読み出し用ディテクタ及び比較用ディテクタのディメンジョン比から、読み出し用ディテクタが出力するAMP１出力はVREFより高い値になる。逆に格納情報の０を読み出す場合は格納情報を読み出すセルは電流を流さないので、VREFよりもAMP１出力は低くなる。なお、VREFは格納情報の１と０を読み出す場合のAMP１出力の中間電位となる。上記内容に関しては例えば下記特許文献１に記載されている。
特開平０９―０９７４９６号公報
しかしながら、上記AMP１０は誤動作を起こす場合があり、読み出しセルとしては不良ではないにもかかわらず、不良として検出される場合がある。誤動作のメカニズムとしては以下の２つの例が考えられる。
1つ目は比較用セルがプロセスばらつきによりオン時の電流が小さく、さらに情報読み出し用セルがプロセスばらつきによりオフリーク電流が増大してしまった場合である。比較用セルの電流が小さくなってしまったことからVREFの値は低くなり、また、読み出し用セルを流れる電流が大きくなってしまったことからAMP１出力が高くなり、VREFの値をAMP１出力が超えてしまうことから誤動作に至ると考えられる。
2つ目は比較用セルがプロセスバラツキによりオン時の電流が大きくなり、さらに、情報読み出し用セルがプロセスばらつきにより、オン電流が低くなってしまった場合である。比較用セルを流れる電流が大きくなったことからVREFの値は大きくなり、また、読み出し用セルを流れる電流が小さくなったことから、AMP１出力は小さくなり、AMP１出力をVREFの値が超えてしまうことから誤動作に至ると考えられる。
上記２つの場合は共に、比較用セルと読み出し用セルのプロセスばらつきが顕著な場合に起こる。比較用セルと読み出し用セルのどちらかのプロセスばらつきが小さくなれば本問題を解決することが可能となる。よって、本発明の目的は上記問題を解決し、比較用セルのプロセスバラツキを平均化できる半導体集積回路を提供することである。
本発明の半導体集積回路では、上述した課題を解決すべく、電流レベルを検知する比較セルとデータを蓄積するデータセルを含む複数のメモリセルブロックと、第１基準電位と比較セルの出力に応じて第２基準電圧を決定する複数のリファレンス電圧決定回路と、データセルに蓄積されたデータとリファレンス電圧決定回路の出力を比較して増幅する増幅器を有し、比較セルの出力は所定の組合せで短絡されている。
本発明の半導体集積回路を使用することにより、個々の比較用セルのプロセスばらつきによって読み出し用セルの誤検知を防止し、歩留まり向上を図ることが可能となる。さらには、コスト削減につながる。
以下、図を参照して、本発明の実施の形態について、説明する。
図１は本発明の第１の実施の形態におけるブロック図である。本発明の第１の実施の形態の半導体集積回路は比較セル３とデータセル２からなる複数のメモリセルブロック１と、各データセル２のビットライン（以下、BLと呼ぶ）を選択するBL選択回路１１と、比較用セルBLを選択する比較用セルBLトランスファー１２と、BL選択回路１１と比較用セルBLトランスファー１２の出力を受けて増幅する増幅器１０とを複数備えている。増幅器１０はBL選択回路１１の出力に応じてAMP１出力を出力する第１読み出し用ディテクタと、比較用セルBLトランスファー１２の出力に応じてリファレンス電圧（以下VREFと呼ぶ）を出力する比較用ディテクタと、AMP１出力とVREFを受けて、AMP１出力とVREFの差を増幅して出力する差動増幅を備えている。
各増幅器１０のVREFは所定の組合せで短絡されている。特に組合せは限定しないが、短絡する出力が多いほど平均化される。図１に示すのは隣り合う二つのセルブロックに対応した増幅器１０のVREFを短絡した例である。動作に関しては従来と同じであるが、隣り合うVREFを短絡しているため、プロセスばらつきによる比較用セルに流れる電流のばらつきがどちらか一方に片寄ったとしても平均化され、VREFはより正常値に近い値となる。本例では、ばらつきを半分に抑えることができる。よって、不良と判断されるものは比較用セルに流れる電流が大きくずれたものだけとなる。
図２に示すのは全増幅器１０のVREFを短絡した例である。特に短絡するVREFの数が多くなると比較用セルのプロセスばらつきでのみならず、完全に不良セルとなっている場合でも他のメモリセルブロック１の比較用セルが正常であれば、VREFは平均化され正常動作が可能範囲に収まる可能性がある。よって、歩留まりの向上を図ることが可能となる。
図３は本発明の第２の実施の形態におけるブロック図である。第１の実施の形態と同様の構成の場所に関しては、同様の符号を付してある。本発明の第２の実施の形態の半導体集積回路は比較セル３とデータセル２からなる複数のメモリセルブロック１と、各データセル２のビットライン（以下、BLと呼ぶ）を選択するBL選択回路１１と、比較用セルBLを選択する比較用セルBLトランスファー１２と、BL選択回路１１と比較用セルBLトランスファー１２の出力を受けて増幅する増幅器１０とを複数備えている。増幅器１０はBL選択回路１１の出力に応じてAMP１出力を出力する第１読み出し用ディテクタと、比較用セルBLトランスファー１２の出力に応じてVREFを出力する比較用ディテクタと、AMP１出力とVREFを受けて、AMP１出力とVREFの差を増幅して出力する差動増幅を備えている。
第２の実施の形態では、第１の実施の形態で短絡されていたVREFがBL選択回路１１の出力に変ったものである。必要に応じて短絡個所を変化させることができるので、設計上の利点を踏まえて容易に使用することが可能となる。
さらに、図４に示すようにすべてのBL選択回路１１の出力を短絡させることでさらに、平均化することが可能となる。
図５は本発明の第３の実施の形態におけるブロック図である。第１の実施の形態及び第２の形態との違いは一つのメモリセルブロック１内に複数列の比較用セルが形成されている点である。複数列の比較用セルを形成することでさらにVREFの値が平均化されることとなる。
当然のことながら、上述の実施例１、２、及び３を組み合わせた内容も同様の効果が得られることは言うまでもない。
本発明の第１の実施の形態における半導体集積回路のブロック図である。 本発明の第１の実施の形態における半導体集積回路のブロック図の変形例である。 本発明の第２の実施の形態における半導体集積回路のブロック図である。 本発明の第２の実施の形態における半導体集積回路のブロック図の変形例である。 本発明の第３の実施の形態における半導体集積回路のブロック図である。 本発明の従来に当たる半導体集積回路のブロック図である。 本発明の増幅器１０の詳細回路図である。
符号の説明
１ メモリセルブロック
２ データセル
３ 比較セル
１０ 増幅器（AMP）
１１ BL選択回路
１２ 比較用セルBLトランスファー

Claims (7)

  1. 比較用の電流を供給する比較セルとデータを蓄積するデータセルをそれぞれ備えた複数のメモリセルブロックと、
    前記メモリセルブロックに対応してそれぞれ設けられるとともに、前記比較セルの出力に応じてリファレンス電圧を出力する複数のリファレンス電圧決定回路と、
    前記メモリセルブロックに対応してそれぞれ設けられるとともに、前記データセルに蓄積されたデータと前記リファレンス電圧決定回路の出力を比較して増幅する複数の増幅器とを有し、
    前記複数のメモリセルブロックのうち異なるメモリセルブロックの比較セルの出力同士が短絡されていることを特徴とする半導体集積回路。
  2. 前記異なるメモリセルブロックの比較セルの出力とは、隣り合う前記メモリセルブロックに含まれる前記比較セルの出力同士であることを特徴とする請求項１に記載の半導体集積回路。
  3. 前記異なるメモリセルブロックの比較セルの出力とは、前記半導体集積回路に含まれる全ての前記メモリセルブロックの比較セルの出力同士であることを特徴とする請求項１に記載の半導体集積回路。
  4. 比較用の電流を供給する比較セルとデータを蓄積するデータセルをそれぞれ備えた複数のメモリセルブロックと、
    前記メモリセルブロックに対応してそれぞれ設けられるとともに、前記比較セルの出力に応じてリファレンス電圧を出力する複数のリファレンス電圧決定回路と、
    前記メモリセルブロックに対応してそれぞれ設けられるとともに、前記データセルに蓄積されたデータと前記リファレンス電圧決定回路の出力を比較して増幅する複数の増幅器とを有し、
    異なる前記メモリセルブロックに対応する前記リファレンス電圧決定回路の出力同士が短絡されていることを特徴とする半導体集積回路。
  5. 前記リファレンス電圧決定回路の出力とは、隣り合う前記リファレンス電圧決定回路の出力同士であることを特徴とする請求項４に記載の半導体集積回路。
  6. 前記リファレンス電圧決定回路の出力とは、前記半導体集積回路内のすべての前記リファレンス電圧決定回路の出力同士であることを特徴とする請求項４に記載の半導体集積回路。
  7. 一つの前記メモリセルブロック内に複数列の前記比較セル列が形成されていて、前記メモリセルブロック内の前記比較セルは各々短絡されていることを特徴とする請求項１又は請求項４のいずれかに記載の半導体集積回路。
JP2003355171A 2003-10-15 2003-10-15 半導体集積回路 Expired - Fee Related JP4200872B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2003355171A JP4200872B2 (ja) 2003-10-15 2003-10-15 半導体集積回路
US10/964,642 US7020023B2 (en) 2003-10-15 2004-10-15 Semiconductor integrated circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2003355171A JP4200872B2 (ja) 2003-10-15 2003-10-15 半導体集積回路

Publications (2)

Publication Number Publication Date
JP2005122801A JP2005122801A (ja) 2005-05-12
JP4200872B2 true JP4200872B2 (ja) 2008-12-24

Family

ID=34509753

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2003355171A Expired - Fee Related JP4200872B2 (ja) 2003-10-15 2003-10-15 半導体集積回路

Country Status (2)

Country Link
US (1) US7020023B2 (ja)
JP (1) JP4200872B2 (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9597750B2 (en) 2006-04-19 2017-03-21 Arcelormittal France Method for manufacturing a welded component with very high mechanical characteristics from a coated lamination sheet
US9604311B2 (en) 2012-06-29 2017-03-28 Shiloh Industries, Inc. Welded blank assembly and method
US9956636B2 (en) 2013-03-14 2018-05-01 Shiloh Industries, Inc. Welded blank assembly and method
US10821546B2 (en) 2012-11-30 2020-11-03 Shiloh Industries, Inc. Method of forming a weld notch in a sheet metal piece

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7314323B2 (en) * 2003-09-03 2008-01-01 Toshiba Tec Kabushiki Kaisha Wire dot printer head and wire dot printer
US7008126B2 (en) * 2003-09-04 2006-03-07 Toshiba Tec Kabushiki Kaisha Wire dot printer head and wire dot printer
US7172351B2 (en) * 2004-01-26 2007-02-06 Toshiba Tec Kabushiki Kaisha Method for manufacturing an armature
JP2005254663A (ja) * 2004-03-12 2005-09-22 Toshiba Tec Corp ワイヤドットプリンタヘッド及びワイヤドットプリンタ
JP4562406B2 (ja) 2004-03-12 2010-10-13 東芝テック株式会社 ワイヤドットプリンタヘッド及びワイヤドットプリンタ
JP2005254732A (ja) * 2004-03-15 2005-09-22 Toshiba Tec Corp ワイヤドットプリンタヘッド及びワイヤドットプリンタ
JP2005262803A (ja) * 2004-03-22 2005-09-29 Toshiba Tec Corp ヨークの製造方法、ヨーク、ワイヤドットプリンタヘッド及びワイヤドットプリンタ
JP4589023B2 (ja) * 2004-03-23 2010-12-01 東芝テック株式会社 アーマチュア、ワイヤドットプリンタヘッド及びワイヤドットプリンタ
JP5035110B2 (ja) * 2008-05-22 2012-09-26 トヨタ自動車株式会社 車両用設計支援装置
US8675390B2 (en) * 2011-10-21 2014-03-18 Qualcomm Incorporated System and method for MRAM having controlled averagable and isolatable voltage reference

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0997496A (ja) * 1995-09-29 1997-04-08 Nec Corp 強誘電体メモリ装置及びデータ読出方法
JP4579493B2 (ja) * 2000-08-03 2010-11-10 スパンション エルエルシー 不揮発性半導体記憶装置及びデータ読出し方法
JP4084922B2 (ja) * 2000-12-22 2008-04-30 株式会社ルネサステクノロジ 不揮発性記憶装置の書込み方法
JP4175852B2 (ja) * 2002-09-13 2008-11-05 スパンション エルエルシー 冗長セルアレイへの置き換えを正常に行う半導体メモリ

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9597750B2 (en) 2006-04-19 2017-03-21 Arcelormittal France Method for manufacturing a welded component with very high mechanical characteristics from a coated lamination sheet
US9669490B2 (en) 2006-04-19 2017-06-06 Arcelormittal France Precoated steel plate, welded blank, part and methods
US9669491B2 (en) 2006-04-19 2017-06-06 Arcelormittal France Method of forming a steel part and steel part
US9676061B2 (en) 2006-04-19 2017-06-13 Arcelormittal France Methods of fabricating a precoated steel plate
US9682443B2 (en) 2006-04-19 2017-06-20 Arcelormittal France Welded blank and part
US10352342B2 (en) 2006-04-19 2019-07-16 Arcelormittl France Steel part
US9604311B2 (en) 2012-06-29 2017-03-28 Shiloh Industries, Inc. Welded blank assembly and method
US11198195B2 (en) 2012-06-29 2021-12-14 TWB Company, LLC Welded blank assembly and method
US10821546B2 (en) 2012-11-30 2020-11-03 Shiloh Industries, Inc. Method of forming a weld notch in a sheet metal piece
US9956636B2 (en) 2013-03-14 2018-05-01 Shiloh Industries, Inc. Welded blank assembly and method

Also Published As

Publication number Publication date
US20050083764A1 (en) 2005-04-21
JP2005122801A (ja) 2005-05-12
US7020023B2 (en) 2006-03-28

Similar Documents

Publication Publication Date Title
JP4200872B2 (ja) 半導体集積回路
US9892784B2 (en) Semiconductor device and error correction method
US7885131B2 (en) Resistance change semiconductor memory device and method of reading data with a first and second switch circuit
US7616488B2 (en) Current or voltage measurement circuit, sense circuit, semiconductor non-volatile memory, and differential amplifier
US6490214B2 (en) Semiconductor memory device
US20060256619A1 (en) Sense amplifier circuit for parallel sensing of four current levels
US8385111B2 (en) Semiconductor memory apparatus
JP4008907B2 (ja) 半導体記憶装置
JP2010134994A (ja) 半導体装置及びそのカリブレーション方法
KR100645287B1 (ko) 반도체 판독회로
JP4568084B2 (ja) 半導体記憶装置
JP4383478B2 (ja) メモリ
JP3578661B2 (ja) 不揮発性半導体記憶装置
KR100598167B1 (ko) 반도체 메모리 장치 및 센스앰프의 접속방법
JP3864528B2 (ja) 半導体記憶装置
KR100612953B1 (ko) 비트라인의 고속 센싱을 위한 반도체 메모리 소자
US8305823B2 (en) Sense amplifier and semiconductor integrated circuit using the same
KR100613462B1 (ko) 반도체 장치의 센스앰프
US20220399049A1 (en) Storage device
US7692985B2 (en) Semiconductor memory device capable of detecting bridge defects and bridge defect detecting method performed in the semiconductor memory device
JP4762720B2 (ja) 磁気半導体記憶装置の読出し回路
JP2007035171A (ja) 半導体記憶装置およびその試験方法
US20040240247A1 (en) Memory with shielding effect
JP2011090744A (ja) 出力回路、半導体記憶装置及びデータの読み出し方法
JPH05325600A (ja) 半導体読み出し専用メモリ

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20060228

RD01 Notification of change of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7421

Effective date: 20060923

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20060929

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20061013

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080520

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080710

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20080916

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20080929

R150 Certificate of patent or registration of utility model

Ref document number: 4200872

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111017

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111017

Year of fee payment: 3

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111017

Year of fee payment: 3

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111017

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121017

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121017

Year of fee payment: 4

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121017

Year of fee payment: 4

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121017

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131017

Year of fee payment: 5

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees