JPH05325600A - 半導体読み出し専用メモリ - Google Patents
半導体読み出し専用メモリInfo
- Publication number
- JPH05325600A JPH05325600A JP12698092A JP12698092A JPH05325600A JP H05325600 A JPH05325600 A JP H05325600A JP 12698092 A JP12698092 A JP 12698092A JP 12698092 A JP12698092 A JP 12698092A JP H05325600 A JPH05325600 A JP H05325600A
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- JP
- Japan
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- circuit
- current
- voltage
- sense amplifier
- constant current
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- Pending
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- Semiconductor Memories (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】
【目的】リファレンス回路２への電流の値が、製造後に
おいても外部から制御可能で、センスアンプ回路１への
基準電位ＶREF を変更することのできる半導体読み出し
専用メモリ。 【構成】メモリセル５に流れる電流を検知し、電圧に変
換，増幅し、与えられた基準電位ＶREF と比較してメモ
リセル５の記憶情報を判定するセンスアンプ回路１と、
供給される定電流に応じた定電圧を発生し、基準電位Ｖ
REF としてセンスアンプ回路１に与えるリファレンス回
路２と、それぞれリファレンス回路２に電流を供給する
複数のダミーセル６，６1 ，…６n と、外部からのアド
レス信号ＡＤＤをデコードし複数のダミーセルを選択し
て、リファレンス回路２への定電流の値を決定するデコ
ーダ４と、外部からのテスト信号ＴＳＴに応じてデコー
ダ３を有効にするテスト回路３とを設ける。
おいても外部から制御可能で、センスアンプ回路１への
基準電位ＶREF を変更することのできる半導体読み出し
専用メモリ。 【構成】メモリセル５に流れる電流を検知し、電圧に変
換，増幅し、与えられた基準電位ＶREF と比較してメモ
リセル５の記憶情報を判定するセンスアンプ回路１と、
供給される定電流に応じた定電圧を発生し、基準電位Ｖ
REF としてセンスアンプ回路１に与えるリファレンス回
路２と、それぞれリファレンス回路２に電流を供給する
複数のダミーセル６，６1 ，…６n と、外部からのアド
レス信号ＡＤＤをデコードし複数のダミーセルを選択し
て、リファレンス回路２への定電流の値を決定するデコ
ーダ４と、外部からのテスト信号ＴＳＴに応じてデコー
ダ３を有効にするテスト回路３とを設ける。
Description
【０００１】
【産業上の利用分野】本発明は、半導体読み出し専用メ
モリに関する。
モリに関する。
【０００２】
【従来の技術】半導体読み出し専用メモリ（以後、ＲＯ
Ｍと記す）は、図２に示すブロック図のように、情報を
記憶するメモリセル５と、メモリセル５の記憶情報に応
じて流れる電流を検知し電圧に変換，増幅して基準電位
ＶREF と比較することによってメモリセル５の記憶情報
を判定するセンスアンプ回路１と、センスアンプ回路１
に基準電位ＶREF を与えるリファレンス回路２と、リフ
ァレンス回路２に定電流を供給するための定電流源とし
てのダミーセル６とを備えている。
Ｍと記す）は、図２に示すブロック図のように、情報を
記憶するメモリセル５と、メモリセル５の記憶情報に応
じて流れる電流を検知し電圧に変換，増幅して基準電位
ＶREF と比較することによってメモリセル５の記憶情報
を判定するセンスアンプ回路１と、センスアンプ回路１
に基準電位ＶREF を与えるリファレンス回路２と、リフ
ァレンス回路２に定電流を供給するための定電流源とし
てのダミーセル６とを備えている。
【０００３】図２に示されるＲＯＭにおいては、センス
アンプ回路１で増幅された電位がリファレンス回路２か
らの基準電位ＶREF と比較される。センスアンプ回路１
で増幅された電位が基準電位ＶREF よりも高ければ、記
憶情報は“１”であると判断され、低ければ“０”であ
ると判断される。
アンプ回路１で増幅された電位がリファレンス回路２か
らの基準電位ＶREF と比較される。センスアンプ回路１
で増幅された電位が基準電位ＶREF よりも高ければ、記
憶情報は“１”であると判断され、低ければ“０”であ
ると判断される。
【０００４】比較の基準になる基準電位ＶREF は、リフ
ァレンス回路２で発生されるのであるが、この基準電位
ＶREF の大きさは、通常、リファレンス回路２に供給さ
れる定電流の大きさに応じた値になる。従来のＲＯＭで
は、製造条件が変動した場合でもメモリセル５に流れる
電流とリファレンス回路２への定電流とに差が出ないよ
うに、定電流源としてのダミーセル６が、メモリセル５
の構造と同一にされている。そして、製造後において
は、ダミーセル６からリファレンス回路２への定電流の
大きさを変更することができない構成となっている。
ァレンス回路２で発生されるのであるが、この基準電位
ＶREF の大きさは、通常、リファレンス回路２に供給さ
れる定電流の大きさに応じた値になる。従来のＲＯＭで
は、製造条件が変動した場合でもメモリセル５に流れる
電流とリファレンス回路２への定電流とに差が出ないよ
うに、定電流源としてのダミーセル６が、メモリセル５
の構造と同一にされている。そして、製造後において
は、ダミーセル６からリファレンス回路２への定電流の
大きさを変更することができない構成となっている。
【０００５】
【発明が解決しようとする課題】上述した従来のＲＯＭ
では、読み取りの高速化を図ろうとすると、特に、近年
の微細化され高密度化されたＲＯＭにおいては、設計，
試作，評価のための工数が著しく増大するという問題が
起る。以下にその説明を行なう。
では、読み取りの高速化を図ろうとすると、特に、近年
の微細化され高密度化されたＲＯＭにおいては、設計，
試作，評価のための工数が著しく増大するという問題が
起る。以下にその説明を行なう。
【０００６】従来、ＲＯＭの高速化の方法の一つとし
て、センスアンプ回路１で増幅したメモリセル５の信号
振幅を小さくすることが行なわれている。このようなＲ
ＯＭにおいて、更に高密度化するために素子寸法が微細
化されると、製造段階での寸法誤差や製造条件の変動に
よるメモリセルやダミーセルの電流値のばらつきが大き
くなる結果、メモリセルとダミーセルでの電流値のばら
つきは同等であっても、センスアンプ回路１での増幅電
圧振幅そのものが小さくなっているので、“１”か
“０”かの記憶情報の判定に誤動作を起し易くなる。
て、センスアンプ回路１で増幅したメモリセル５の信号
振幅を小さくすることが行なわれている。このようなＲ
ＯＭにおいて、更に高密度化するために素子寸法が微細
化されると、製造段階での寸法誤差や製造条件の変動に
よるメモリセルやダミーセルの電流値のばらつきが大き
くなる結果、メモリセルとダミーセルでの電流値のばら
つきは同等であっても、センスアンプ回路１での増幅電
圧振幅そのものが小さくなっているので、“１”か
“０”かの記憶情報の判定に誤動作を起し易くなる。
【０００７】しかも、ＲＯＭの高密度化が進むと、これ
に伴なって入力回路や出力回路などの回路数が増える。
このため、これらの回路の動作に起因する電源電圧やグ
ランド電位の変動も増大するので、センスアンプ回路に
おける動作マージンが減少してこの点からも誤動作を起
しやい。
に伴なって入力回路や出力回路などの回路数が増える。
このため、これらの回路の動作に起因する電源電圧やグ
ランド電位の変動も増大するので、センスアンプ回路に
おける動作マージンが減少してこの点からも誤動作を起
しやい。
【０００８】又、近年、ＲＯＭの高密度化に付随して、
信頼性を保証するために電源電圧を低電圧化する技術が
採用され始ており、誤動作を起し易い状態が更に加速さ
れている。
信頼性を保証するために電源電圧を低電圧化する技術が
採用され始ており、誤動作を起し易い状態が更に加速さ
れている。
【０００９】このように、非常に誤動作を起し易い状態
のＲＯＭにおいて、従来と同等程度の動作の確実さを保
証するためには、設計，試作，評価を従来よりも数多く
繰り返して行わなければならなくなってきている。
のＲＯＭにおいて、従来と同等程度の動作の確実さを保
証するためには、設計，試作，評価を従来よりも数多く
繰り返して行わなければならなくなってきている。
【００１０】本発明は、上述のような従来の半導体読み
出し専用メモリの問題に鑑みてなされたものであって、
設計，試作，評価の工数を削減することのできる半導体
読み出し専用メモリを提供することを目的とする。
出し専用メモリの問題に鑑みてなされたものであって、
設計，試作，評価の工数を削減することのできる半導体
読み出し専用メモリを提供することを目的とする。
【００１１】
【課題を解決するための手段】本発明の半導体読み出し
専用メモリは、メモリセルに流れる電流を検知し、電圧
に変換，増幅し、与えられた基準電位と比較してメモリ
セルの記憶情報を判定するセンスアンプ回路と、供給さ
れる定電流に応じた定電圧を発生し、前記基準電位とし
て前記センスアンプ回路に与えるリファレンス回路と、
それぞれ前記リファレンス回路に電流供給可能に接続さ
れた複数の電流源を有し、出力電流を前記定電流として
前記リファレンス回路に供給する定電流源回路と、外部
からのアドレス信号をデコードし前記複数の電流源を選
択して、前記リファレンス回路への前記定電流の値を決
定するデコーダと、外部からの制御信号に応じて前記デ
コーダを有効にするテスト回路とを備えている。
専用メモリは、メモリセルに流れる電流を検知し、電圧
に変換，増幅し、与えられた基準電位と比較してメモリ
セルの記憶情報を判定するセンスアンプ回路と、供給さ
れる定電流に応じた定電圧を発生し、前記基準電位とし
て前記センスアンプ回路に与えるリファレンス回路と、
それぞれ前記リファレンス回路に電流供給可能に接続さ
れた複数の電流源を有し、出力電流を前記定電流として
前記リファレンス回路に供給する定電流源回路と、外部
からのアドレス信号をデコードし前記複数の電流源を選
択して、前記リファレンス回路への前記定電流の値を決
定するデコーダと、外部からの制御信号に応じて前記デ
コーダを有効にするテスト回路とを備えている。
【００１２】
【実施例】次に、本発明の好適な実施例について、図面
を参照して説明する。図１は、本発明の一実施例の構成
を示すブロック図である。図１を参照すると、本実施例
が図２に示す従来のＲＯＭと異なるのは、リファレンス
回路２に電流を供給するダミーセルが複数設けられてい
る点と、外部からのアドレス信号ＡＤＤによってダミー
セルを選択するデコーダ４とデコーダ４を有効にするた
めのテスト回路３とが設けられている点である。
を参照して説明する。図１は、本発明の一実施例の構成
を示すブロック図である。図１を参照すると、本実施例
が図２に示す従来のＲＯＭと異なるのは、リファレンス
回路２に電流を供給するダミーセルが複数設けられてい
る点と、外部からのアドレス信号ＡＤＤによってダミー
セルを選択するデコーダ４とデコーダ４を有効にするた
めのテスト回路３とが設けられている点である。
【００１３】ダミーセルは、本来のダミーセル６の他
に、ｎ個のダミーセル６1 ，…，６nが設けられてお
り、それぞれ個々にリファレンス回路２に電流を供給す
るように接続されている。（ｎ＋１）個のダミーセルの
うちどのダミーセルでリファレンス回路２に電流を供給
するかの選択は、デコーダ４によって行なわれる。
に、ｎ個のダミーセル６1 ，…，６nが設けられてお
り、それぞれ個々にリファレンス回路２に電流を供給す
るように接続されている。（ｎ＋１）個のダミーセルの
うちどのダミーセルでリファレンス回路２に電流を供給
するかの選択は、デコーダ４によって行なわれる。
【００１４】デコーダ４は、テスト回路３からの出力信
号Ｃとチップイネーブル信号ＣＥとによって有効にさ
れ、アドレス信号ＡＤＤをデコードしてダミーセル６，
６1 ，…，６n を選択する。
号Ｃとチップイネーブル信号ＣＥとによって有効にさ
れ、アドレス信号ＡＤＤをデコードしてダミーセル６，
６1 ，…，６n を選択する。
【００１５】テスト回路３は、外部からのテスト信号Ｔ
ＳＴとチップイネーブル信号ＣＥとを入力とし、デコー
ダ４を活性化する信号Ｃを生成する。ここで、テスト信
号ＴＳＴ以外の信号（チップイネーブル信号ＣＥおよび
アドレス信号ＡＤＤ）は、従来のＲＯＭにおいても用い
られている信号である。
ＳＴとチップイネーブル信号ＣＥとを入力とし、デコー
ダ４を活性化する信号Ｃを生成する。ここで、テスト信
号ＴＳＴ以外の信号（チップイネーブル信号ＣＥおよび
アドレス信号ＡＤＤ）は、従来のＲＯＭにおいても用い
られている信号である。
【００１６】本実施例においては、テスト回路３を動作
させることにより、リファレンス回路２に電流を供給す
るダミーセルの個数を自由に設定することができるの
で、リファレンス回路２への定電流の値を変更すること
によってセンスアンプ回路１への基準電位ＶREF の値を
変更することが可能である。
させることにより、リファレンス回路２に電流を供給す
るダミーセルの個数を自由に設定することができるの
で、リファレンス回路２への定電流の値を変更すること
によってセンスアンプ回路１への基準電位ＶREF の値を
変更することが可能である。
【００１７】尚、本実施例においては、リファレンス回
路２へ電流を供給するための電流源として、メモリセル
５と同一の構造を持つダミーセル６，６1 ，…，６n を
用いた例について説明したが、本発明はこれに限られる
ものではない。本発明は、デコーダ４によってリファレ
ンス回路２への定電流を変えるものであるので、個々の
定電流源の電流値が必ずしもメモリセルの電流値と同一
である必要はない。従って、ダミーセルを、メモリセル
とは異なる構造、寸法のものに代えても、又、これらを
組合せた回路に代えても、本実施例と同様の効果を得る
ことができる。
路２へ電流を供給するための電流源として、メモリセル
５と同一の構造を持つダミーセル６，６1 ，…，６n を
用いた例について説明したが、本発明はこれに限られる
ものではない。本発明は、デコーダ４によってリファレ
ンス回路２への定電流を変えるものであるので、個々の
定電流源の電流値が必ずしもメモリセルの電流値と同一
である必要はない。従って、ダミーセルを、メモリセル
とは異なる構造、寸法のものに代えても、又、これらを
組合せた回路に代えても、本実施例と同様の効果を得る
ことができる。
【００１８】
【発明の効果】以上説明したように、本発明は、リファ
レンス回路の出力信号であるセンスアンプ回路への基準
電位を、製造後においても外部からのアドレス信号によ
り自由に制御することができるように構成されている。
レンス回路の出力信号であるセンスアンプ回路への基準
電位を、製造後においても外部からのアドレス信号によ
り自由に制御することができるように構成されている。
【００１９】このことにより、本発明によれば、センス
アンプ回路への基準電位を変えることによって、メモリ
セルが誤動作を起さないための回路条件や使用条件ある
いは製造条件のばらつきの許容限界を、製品の評価段階
で詳しく調査し、これらの情報を回路設計および製造条
件設計に反映することができる。従って、試作は一回で
十分であり繰り返す必要がなく、そのための工数を大幅
に節減することができる。
アンプ回路への基準電位を変えることによって、メモリ
セルが誤動作を起さないための回路条件や使用条件ある
いは製造条件のばらつきの許容限界を、製品の評価段階
で詳しく調査し、これらの情報を回路設計および製造条
件設計に反映することができる。従って、試作は一回で
十分であり繰り返す必要がなく、そのための工数を大幅
に節減することができる。
【図１】本発明の一実施例の構成を示すブロック図であ
る。
る。
【図２】従来の半導体読み出し専用メモリの一例の構成
を示すブロック図である。
を示すブロック図である。
１ センスアンプ回路 ２ リファレンス回路 ３ テスト回路 ４ デコーダ ５ メモリセル ６，６1 ，…６n ダミーセル
Claims (1)
- 【請求項１】 メモリセルに流れる電流を検知し、電圧
に変換，増幅し、与えられた基準電位と比較して前記メ
モリセルの記憶情報を判定するセンスアンプ回路と、 供給される定電流に応じた定電圧を発生し、前記基準電
位として前記センスアンプ回路に与えるリファレンス回
路と、 それぞれ前記リファレンス回路に電流供給可能に接続さ
れた複数の電流源を有し、出力電流を前記定電流として
前記リファレンス回路に供給する定電流源回路と、 外部からのアドレス信号をデコードし前記複数の電流源
を選択して、前記リファレンス回路への前記定電流の値
を決定するデコーダと、 外部からの制御信号に応じて前記デコーダを有効にする
テスト回路とを備えたことを特徴とする半導体読み出し
専用メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12698092A JPH05325600A (ja) | 1992-05-20 | 1992-05-20 | 半導体読み出し専用メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12698092A JPH05325600A (ja) | 1992-05-20 | 1992-05-20 | 半導体読み出し専用メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05325600A true JPH05325600A (ja) | 1993-12-10 |
Family
ID=14948670
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12698092A Pending JPH05325600A (ja) | 1992-05-20 | 1992-05-20 | 半導体読み出し専用メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05325600A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001135099A (ja) * | 1999-09-14 | 2001-05-18 | Infineon Technologies Ag | メモリセルと基準セルを有する集積メモリ |
| DE10327284A1 (de) * | 2003-06-17 | 2005-01-13 | Infineon Technologies Ag | Prüflesevorrichtung für Speicher |
| JP2007512639A (ja) * | 2003-10-29 | 2007-05-17 | サイファン・セミコンダクターズ・リミテッド | 基準電圧を決定する方法、回路、及びシステム |
-
1992
- 1992-05-20 JP JP12698092A patent/JPH05325600A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001135099A (ja) * | 1999-09-14 | 2001-05-18 | Infineon Technologies Ag | メモリセルと基準セルを有する集積メモリ |
| DE10327284A1 (de) * | 2003-06-17 | 2005-01-13 | Infineon Technologies Ag | Prüflesevorrichtung für Speicher |
| DE10327284B4 (de) * | 2003-06-17 | 2005-11-03 | Infineon Technologies Ag | Prüflesevorrichtung für Speicher |
| US7185245B2 (en) | 2003-06-17 | 2007-02-27 | Infineon Technologies Ag | Test reading apparatus for memories |
| JP2007512639A (ja) * | 2003-10-29 | 2007-05-17 | サイファン・セミコンダクターズ・リミテッド | 基準電圧を決定する方法、回路、及びシステム |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19981020 |