JP2002230995A - 半導体記憶装置およびそのウェハーテスト方法 - Google Patents
半導体記憶装置およびそのウェハーテスト方法Info
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- JP2002230995A JP2002230995A JP2001024963A JP2001024963A JP2002230995A JP 2002230995 A JP2002230995 A JP 2002230995A JP 2001024963 A JP2001024963 A JP 2001024963A JP 2001024963 A JP2001024963 A JP 2001024963A JP 2002230995 A JP2002230995 A JP 2002230995A
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Abstract
(57)【要約】
【課題】 レイアウト面積を増加させることなく遅延時
間を調整して、異常なメモリーセルを有するチップをウ
ェハーテストで取り除く。 【解決手段】 遅延回路４００またはＡＴＤ発生回路２
００に電圧を供給する第２の電源端子Ｖｃｃ２を、半導
体記憶装置を構成する他の回路に電圧を供給する第１の
電源端子Ｖｃｃ１とは別に設ける。第２の電源端子Ｖｃ
ｃ２の電圧に応じて遅延パルス幅を調整して動作テスト
を行う。
間を調整して、異常なメモリーセルを有するチップをウ
ェハーテストで取り除く。 【解決手段】 遅延回路４００またはＡＴＤ発生回路２
００に電圧を供給する第２の電源端子Ｖｃｃ２を、半導
体記憶装置を構成する他の回路に電圧を供給する第１の
電源端子Ｖｃｃ１とは別に設ける。第２の電源端子Ｖｃ
ｃ２の電圧に応じて遅延パルス幅を調整して動作テスト
を行う。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置お
よびそのウェハーテスト方法に関し、特に、容易な方法
でテストを行うことができる半導体記憶装置およびその
ウェハーテスト方法に関する。
よびそのウェハーテスト方法に関し、特に、容易な方法
でテストを行うことができる半導体記憶装置およびその
ウェハーテスト方法に関する。
【０００２】
【従来の技術】従来から、半導体記憶装置を構成する内
部回路の動作タイミングを制御する遅延信号を調整する
ために、例えば特開平２−９１９００号公報や特開平２
−２０６０８７号公報に開示されているように、外部入
力端子から入力される電圧レベルを変化させる方法が知
られている。
部回路の動作タイミングを制御する遅延信号を調整する
ために、例えば特開平２−９１９００号公報や特開平２
−２０６０８７号公報に開示されているように、外部入
力端子から入力される電圧レベルを変化させる方法が知
られている。
【０００３】このように外部入力端子から入力される電
圧レベルを変化させて遅延時間を調整する方法の一例に
ついて、図６を参照しながら説明する。図６は、従来の
ＳＲＡＭの概略構成を説明するためのブロック図であ
る。
圧レベルを変化させて遅延時間を調整する方法の一例に
ついて、図６を参照しながら説明する。図６は、従来の
ＳＲＡＭの概略構成を説明するためのブロック図であ
る。
【０００４】この半導体記憶装置は、入力バッファ回路
／制御信号回路１００と、ＡＴＤ（アドレス トランジ
ション ディテクタ）発生回路２００と、ロウ・カラム
デコーダ回路３００と、遅延回路（タイミング回路）４
００と、メモリーセルアレイ５００と、センスアンプ回
路６００と、出力バッファ回路７００と、遅延時間調整
回路８００とを備えており、これらが電源端子Ｖｃｃに
接続されている。
／制御信号回路１００と、ＡＴＤ（アドレス トランジ
ション ディテクタ）発生回路２００と、ロウ・カラム
デコーダ回路３００と、遅延回路（タイミング回路）４
００と、メモリーセルアレイ５００と、センスアンプ回
路６００と、出力バッファ回路７００と、遅延時間調整
回路８００とを備えており、これらが電源端子Ｖｃｃに
接続されている。
【０００５】この半導体記憶装置にアドレスが入力され
ると、アドレス変化が入力バッファ回路１００からノー
ド１を介してＡＴＤ発生回路２００に入力され、ＡＴＤ
発生回路２００ではアドレスが変化したことを知らせる
信号（ＡＴＤ信号）を生成する。このＡＴＤ信号はノー
ド２を介して遅延回路４００に入力され、遅延回路４０
０ではＡＴＤ信号から遅延信号を生成する。遅延信号は
ノード３を介してセンスアンプ回路６００に入力される
と共に、ノード４を介して出力バッファ回路７００に出
力される。
ると、アドレス変化が入力バッファ回路１００からノー
ド１を介してＡＴＤ発生回路２００に入力され、ＡＴＤ
発生回路２００ではアドレスが変化したことを知らせる
信号（ＡＴＤ信号）を生成する。このＡＴＤ信号はノー
ド２を介して遅延回路４００に入力され、遅延回路４０
０ではＡＴＤ信号から遅延信号を生成する。遅延信号は
ノード３を介してセンスアンプ回路６００に入力される
と共に、ノード４を介して出力バッファ回路７００に出
力される。
【０００６】制御信号系入力は、例えばＣＥ（チップイ
ネーブル）入力、ＯＥ（アウトプットイネーブル）入力
等が入力され、ＯＥ入力の場合には御信号回路１００で
生成した制御信号がノード７を介して出力バッファ回路
に入力され、出力バッファ回路７００が制御される。
ネーブル）入力、ＯＥ（アウトプットイネーブル）入力
等が入力され、ＯＥ入力の場合には御信号回路１００で
生成した制御信号がノード７を介して出力バッファ回路
に入力され、出力バッファ回路７００が制御される。
【０００７】入力バッファ回路１００から出力されたア
ドレス情報は、ノード８を介してロウ・カラムデコーダ
回路３００に入力され、ロウ信号およびカラム信号が生
成された後、ノード９を介してメモリーセルアレイ５０
０に入力される。
ドレス情報は、ノード８を介してロウ・カラムデコーダ
回路３００に入力され、ロウ信号およびカラム信号が生
成された後、ノード９を介してメモリーセルアレイ５０
０に入力される。
【０００８】メモリーセルアレイ５００は、複数のメモ
リーセルから構成されており、ロウ・カラムデコーダ３
００で生成されたロウ信号およびカラム信号に一致した
メモリーセルが選択され、ノード１１を介してメモリー
セルの情報が読み出されて、センスアンプ６００に入力
される。
リーセルから構成されており、ロウ・カラムデコーダ３
００で生成されたロウ信号およびカラム信号に一致した
メモリーセルが選択され、ノード１１を介してメモリー
セルの情報が読み出されて、センスアンプ６００に入力
される。
【０００９】センスアンプ６００は、メモリーセルの情
報により”０”または”１”を判定し、これがノード１
２を介して出力バッファ７００に入力され、出力バッフ
ァ７００からデータが出力される。
報により”０”または”１”を判定し、これがノード１
２を介して出力バッファ７００に入力され、出力バッフ
ァ７００からデータが出力される。
【００１０】遅延時間調整回路８００は、遅延時間を調
整するために設けられているものであり、外部入力端子
からノード５を介して供給される電圧レベルに応じて調
整信号を生成する。この調整信号がノード６を介して遅
延回路４００に入力されることにより、遅延信号のタイ
ミングが調整される。
整するために設けられているものであり、外部入力端子
からノード５を介して供給される電圧レベルに応じて調
整信号を生成する。この調整信号がノード６を介して遅
延回路４００に入力されることにより、遅延信号のタイ
ミングが調整される。
【００１１】図７はＳＲＡＭの読み出し動作を説明する
ための回路図であり、ここではビット線プリチャージ回
路１０、メモリーセル２０およびセンスアンプ回路３０
を示している。このプリチャージ回路１０は、ビット線
ＢＬおよびＢＬバーの電位をイコライズ信号ＥＱ１がＬ
ｏレベルの間にＶｃｃレベルにプリチャージするために
設けられている。また、図８は図７の動作タイミングお
よびビット線ＢＬおよびＢＬバーの電位変化を説明する
ための波形図である。ここでは、メモリーセル２０のノ
ードＮ１にＧＮＤレベル（０Ｖ）、ノードＮ２にＶｃｃ
レベル（Ｖｃｃ）が書き込まれており、”０”のデータ
が読み出されるものとして説明を行う。
ための回路図であり、ここではビット線プリチャージ回
路１０、メモリーセル２０およびセンスアンプ回路３０
を示している。このプリチャージ回路１０は、ビット線
ＢＬおよびＢＬバーの電位をイコライズ信号ＥＱ１がＬ
ｏレベルの間にＶｃｃレベルにプリチャージするために
設けられている。また、図８は図７の動作タイミングお
よびビット線ＢＬおよびＢＬバーの電位変化を説明する
ための波形図である。ここでは、メモリーセル２０のノ
ードＮ１にＧＮＤレベル（０Ｖ）、ノードＮ２にＶｃｃ
レベル（Ｖｃｃ）が書き込まれており、”０”のデータ
が読み出されるものとして説明を行う。
【００１２】図８の時刻ｔ０において、遅延回路からビ
ット線プリチャージ回路１０およびセンスアンプ回路３
０に与えられるイコライズ信号ＥＱ１およびＥＱ２がイ
ネーブル（Ｌｏレベル）になることによりビット線ＢＬ
およびＢＬバーがｔ０からｔ３の時間、Ｖｃｃレベルに
プリチャージされる。
ット線プリチャージ回路１０およびセンスアンプ回路３
０に与えられるイコライズ信号ＥＱ１およびＥＱ２がイ
ネーブル（Ｌｏレベル）になることによりビット線ＢＬ
およびＢＬバーがｔ０からｔ３の時間、Ｖｃｃレベルに
プリチャージされる。
【００１３】時刻ｔ３では、ロウ・カラムデコーダから
メモリーセル２０に与えられるワード線駆動信号ＷＬが
Ｈｉｇｈレベルに立ち上がり、メモリーセル２０のトラ
ンジスタＱ１およびＱ２がしきい値電圧ＶｔｈＮに達し
た時点で導通し、メモリーセル２０からインバータＩ１
およびＩ２により記憶されたデータがビット線ＢＬおよ
びＢＬバーに読み出される。
メモリーセル２０に与えられるワード線駆動信号ＷＬが
Ｈｉｇｈレベルに立ち上がり、メモリーセル２０のトラ
ンジスタＱ１およびＱ２がしきい値電圧ＶｔｈＮに達し
た時点で導通し、メモリーセル２０からインバータＩ１
およびＩ２により記憶されたデータがビット線ＢＬおよ
びＢＬバーに読み出される。
【００１４】このとき、ビット線ＢＬはプリチャージ回
路１０によりＶｃｃレベルまでプリチャージされている
が、メモリーセル２０のノードＮ１がＧＮＤレベル（０
Ｖ）であるため、電荷移動によりビット線ＢＬの電位が
低下する。一方、ビット線ＢＬバーは、メモリーセル２
０のノードＮ２がＶｃｃレベル（Ｖｃｃ）であるため、
プリチャージされたＶｃｃレベルを保持する。なお、ビ
ット線電位の低下速度は、インバータＩ２を構成するＮ
ｃｈトランジスタのドライブ電流能力とビット線ＢＬに
接続されているジャンクション容量などで決まるため、
ビット線電位の低下速度は比較的遅いものになる。
路１０によりＶｃｃレベルまでプリチャージされている
が、メモリーセル２０のノードＮ１がＧＮＤレベル（０
Ｖ）であるため、電荷移動によりビット線ＢＬの電位が
低下する。一方、ビット線ＢＬバーは、メモリーセル２
０のノードＮ２がＶｃｃレベル（Ｖｃｃ）であるため、
プリチャージされたＶｃｃレベルを保持する。なお、ビ
ット線電位の低下速度は、インバータＩ２を構成するＮ
ｃｈトランジスタのドライブ電流能力とビット線ＢＬに
接続されているジャンクション容量などで決まるため、
ビット線電位の低下速度は比較的遅いものになる。
【００１５】次に、時刻ｔ４では、遅延回路からセンス
アンプ回路３０に与えられるセンスアンプ駆動信号（セ
ンス開始信号）ＳＡＥがＨｉｇｈレベルになり、センス
アンプ回路３０がセンス動作を開始する。センスアンプ
回路３０はビット線ＢＬとＢＬバーの電位レベルを比較
し、この例ではセンスアンプ出力ＳＡＯＵＴにＧＮＤレ
ベルが出力される。
アンプ回路３０に与えられるセンスアンプ駆動信号（セ
ンス開始信号）ＳＡＥがＨｉｇｈレベルになり、センス
アンプ回路３０がセンス動作を開始する。センスアンプ
回路３０はビット線ＢＬとＢＬバーの電位レベルを比較
し、この例ではセンスアンプ出力ＳＡＯＵＴにＧＮＤレ
ベルが出力される。
【００１６】
【発明が解決しようとする課題】上述したセンスアンプ
回路３０において、安定した読出し動作を行うために
は、ビット線ＢＬの電位が可能な限り低下した時点でセ
ンス動作を開始させるのが望ましい。しかし、センス動
作の開始時刻を遅くすると、ＳＲＡＭの動作速度（アク
セスタイム）が遅くなるという問題が生じる。逆に、セ
ンス動作の開始時刻が速い場合には、センスアンプ回路
３０の動作が不安定になって誤動作が生じるおそれがあ
る。
回路３０において、安定した読出し動作を行うために
は、ビット線ＢＬの電位が可能な限り低下した時点でセ
ンス動作を開始させるのが望ましい。しかし、センス動
作の開始時刻を遅くすると、ＳＲＡＭの動作速度（アク
セスタイム）が遅くなるという問題が生じる。逆に、セ
ンス動作の開始時刻が速い場合には、センスアンプ回路
３０の動作が不安定になって誤動作が生じるおそれがあ
る。
【００１７】上記センスアンプ回路３０を誤動作させな
いようにするための時刻の限界点は、アクセスの順序や
メモリーセル２０に書き込まれたデータの組み合わせに
よって異なり、限界点を正確に計算して得ることは困難
である。このため、センス動作の開始時刻は、通常、試
作実験などから求めた限界点よりも遅い時刻に設定され
る。
いようにするための時刻の限界点は、アクセスの順序や
メモリーセル２０に書き込まれたデータの組み合わせに
よって異なり、限界点を正確に計算して得ることは困難
である。このため、センス動作の開始時刻は、通常、試
作実験などから求めた限界点よりも遅い時刻に設定され
る。
【００１８】しかしながら、半導体記憶装置の大容量化
に伴って、製造中に混入されるダストなどによりメモリ
ーセルに欠陥が生じ、メモリーセルアレイ内の１つまた
は複数のメモリーセルにおいてトランジスタの能力低下
などによりセル電流が減少し、ビット線ＢＬの電位低下
速度が遅くなることが考えられる。その結果、センスア
ンプが正常動作するための限界点も遅くなる。
に伴って、製造中に混入されるダストなどによりメモリ
ーセルに欠陥が生じ、メモリーセルアレイ内の１つまた
は複数のメモリーセルにおいてトランジスタの能力低下
などによりセル電流が減少し、ビット線ＢＬの電位低下
速度が遅くなることが考えられる。その結果、センスア
ンプが正常動作するための限界点も遅くなる。
【００１９】上述したようにセンスアンプが正常動作す
る限界点が遅くなったメモリーセルを有するチップにお
いて、センスアンプが正常動作する限界点がセンス動作
の開始時刻よりも遅い場合には、ウェハーテストにてチ
ップが正常に動作しないために、ウェハーテストにより
取り除くことができる。しかし、センスアンプが正常動
作する限界点がセンス動作の開始時刻よりも早い場合に
は、ウェハーテストではチップが正常に動作して良品と
なるため、ウェハーテストにより取り除くことができな
い。
る限界点が遅くなったメモリーセルを有するチップにお
いて、センスアンプが正常動作する限界点がセンス動作
の開始時刻よりも遅い場合には、ウェハーテストにてチ
ップが正常に動作しないために、ウェハーテストにより
取り除くことができる。しかし、センスアンプが正常動
作する限界点がセンス動作の開始時刻よりも早い場合に
は、ウェハーテストではチップが正常に動作して良品と
なるため、ウェハーテストにより取り除くことができな
い。
【００２０】このようなメモリーセルは、センスアンプ
が正常動作する限界点がセンス動作の開始時刻の近傍に
位置するため、センス動作が不安定になり、ウェハーテ
ストで良品となってもアッセンブリ後の後半テストで不
良となる場合がある。
が正常動作する限界点がセンス動作の開始時刻の近傍に
位置するため、センス動作が不安定になり、ウェハーテ
ストで良品となってもアッセンブリ後の後半テストで不
良となる場合がある。
【００２１】さらに、初期不良を取り除くために実施さ
れるバーンイン等のストレスによりトランジスタが劣化
した場合、トランジスタの能力低下またはコンタクト抵
抗の増大等によりセル電流が減少して、ビット線ＢＬの
電位低下がさらに遅くなる。このため、センスアンプが
正常動作する限界点がセンスアンプの開始時刻よりも遅
くなって、不良が発生する。
れるバーンイン等のストレスによりトランジスタが劣化
した場合、トランジスタの能力低下またはコンタクト抵
抗の増大等によりセル電流が減少して、ビット線ＢＬの
電位低下がさらに遅くなる。このため、センスアンプが
正常動作する限界点がセンスアンプの開始時刻よりも遅
くなって、不良が発生する。
【００２２】以上のように、チップ内に異常なメモリー
セルが存在している場合、後半工程の歩留まりおよびデ
バイスの信頼性に影響を及ぼすという問題がある。よっ
て、このようなセンスアンプが正常動作する限界点が遅
くなったメモリーセル（ 限界メモリーセル）を有する
チップをウェハー段階で予め取り除くことが重要であ
る。
セルが存在している場合、後半工程の歩留まりおよびデ
バイスの信頼性に影響を及ぼすという問題がある。よっ
て、このようなセンスアンプが正常動作する限界点が遅
くなったメモリーセル（ 限界メモリーセル）を有する
チップをウェハー段階で予め取り除くことが重要であ
る。
【００２３】通常、センス動作の開始時刻は余裕を持っ
て設計されているため、センス動作の開始時刻を早くす
ることにより、上述したような異常なメモリーセルを有
するチップをウェハーテストで不良品として取り除くこ
とができる。
て設計されているため、センス動作の開始時刻を早くす
ることにより、上述したような異常なメモリーセルを有
するチップをウェハーテストで不良品として取り除くこ
とができる。
【００２４】従来においては、外部入力端子から入力さ
れる電圧レベルを変化させて遅延時間を調整する方法が
用いられている。しかし、この方法では、図６に示した
ように、遅延時間調整回路８００が必要になり、レイア
ウト面積が増えることになる。
れる電圧レベルを変化させて遅延時間を調整する方法が
用いられている。しかし、この方法では、図６に示した
ように、遅延時間調整回路８００が必要になり、レイア
ウト面積が増えることになる。
【００２５】本発明は、このような従来技術の課題を解
決するべくなされたものであり、レイアウト面積を増加
させることなく遅延時間を調整して、異常なメモリーセ
ルを有するチップをウェハーテストで取り除くことがで
きる半導体記憶装置およびそのウェハーテスト方法を提
供することを目的とする。
決するべくなされたものであり、レイアウト面積を増加
させることなく遅延時間を調整して、異常なメモリーセ
ルを有するチップをウェハーテストで取り除くことがで
きる半導体記憶装置およびそのウェハーテスト方法を提
供することを目的とする。
【００２６】
【課題を解決するための手段】本発明の半導体記憶装置
は、遅延信号を生成して内部回路の動作タイミングを制
御する遅延回路を備えた半導体記憶装置において、該遅
延回路に電圧を供給する第２の電源端子が、該半導体記
憶装置を構成する他の回路に電圧を供給する第１の電源
端子とは別に設けられており、そのことにより上記目的
が達成される。
は、遅延信号を生成して内部回路の動作タイミングを制
御する遅延回路を備えた半導体記憶装置において、該遅
延回路に電圧を供給する第２の電源端子が、該半導体記
憶装置を構成する他の回路に電圧を供給する第１の電源
端子とは別に設けられており、そのことにより上記目的
が達成される。
【００２７】本発明の半導体記憶装置は、ＡＴＤ信号を
生成して外部から入力されたアドレスの変化を知らせる
ＡＴＤ発生回路を備えた半導体記憶装置において、該Ａ
ＴＤ発生回路に電圧を供給する第２の電源端子が、該半
導体記憶装置を構成する他の回路に電圧を供給する第１
の電源端子とは別に設けられており、そのことにより上
記目的が達成される。
生成して外部から入力されたアドレスの変化を知らせる
ＡＴＤ発生回路を備えた半導体記憶装置において、該Ａ
ＴＤ発生回路に電圧を供給する第２の電源端子が、該半
導体記憶装置を構成する他の回路に電圧を供給する第１
の電源端子とは別に設けられており、そのことにより上
記目的が達成される。
【００２８】前記第１の電源端子と第２の電源端子とが
チップ内で隣接して配置されているのが好ましい。
チップ内で隣接して配置されているのが好ましい。
【００２９】本発明の半導体記憶装置は、入力バッファ
回路、制御信号回路、ＡＴＤ発生回路、ロウ・カラムデ
コーダ回路、遅延回路、メモリーセルアレイ、センスア
ンプ回路および出力バッファ回路を備えている構成とす
ることができる。
回路、制御信号回路、ＡＴＤ発生回路、ロウ・カラムデ
コーダ回路、遅延回路、メモリーセルアレイ、センスア
ンプ回路および出力バッファ回路を備えている構成とす
ることができる。
【００３０】本発明の半導体記憶装置のウェハーテスト
方法は、本発明の半導体記憶装置をウェハー段階でテス
トする方法であって、前記第２の電源端子に供給する電
圧を変化させることにより遅延回路から出力される遅延
信号のパルス幅を調整して動作テストを行い、異常なメ
モリーセルを検出し、そのことにより上記目的が達成さ
れる。
方法は、本発明の半導体記憶装置をウェハー段階でテス
トする方法であって、前記第２の電源端子に供給する電
圧を変化させることにより遅延回路から出力される遅延
信号のパルス幅を調整して動作テストを行い、異常なメ
モリーセルを検出し、そのことにより上記目的が達成さ
れる。
【００３１】前記第２の電源端子に供給する電圧を、前
記第１の電源端子に供給する電圧よりも高電位にするこ
とができる。
記第１の電源端子に供給する電圧よりも高電位にするこ
とができる。
【００３２】以下に、本発明の作用について説明する。
【００３３】本発明にあっては、遅延回路またはＡＴＤ
発生回路に他の回路とは別の電源端子（第２の電源端
子）を設けて、電源電圧に応じて遅延信号のパルス幅を
調整する。ウェハーテスト時において、遅延回路または
ＡＴＤ発生回路の電源端子（第２の電源端子）に供給す
る電源電圧を他の回路の電源端子（第１の電源端子）に
供給する電源電圧よりも高電位にすることにより、遅延
回路のパルス幅を短くすることが可能となる。
発生回路に他の回路とは別の電源端子（第２の電源端
子）を設けて、電源電圧に応じて遅延信号のパルス幅を
調整する。ウェハーテスト時において、遅延回路または
ＡＴＤ発生回路の電源端子（第２の電源端子）に供給す
る電源電圧を他の回路の電源端子（第１の電源端子）に
供給する電源電圧よりも高電位にすることにより、遅延
回路のパルス幅を短くすることが可能となる。
【００３４】通常、センス動作の開始時刻は遅延回路で
余裕を持って設定されているので、異常メモリーセルを
有しないチップにおいては少々遅延回路のパルス幅をも
短くしてセンス動作の開始時刻を早くしても、問題なく
動作し、ウェハーテストをパスする。しかし、異常メモ
リーセルを有するチップでは、センスアンプが正常動作
する限界点よりもセンス動作の開始時刻が早くなるた
め、ウェハーテストで正常動作せずに不良となり、ウェ
ハー段階で取り除くことができる。
余裕を持って設定されているので、異常メモリーセルを
有しないチップにおいては少々遅延回路のパルス幅をも
短くしてセンス動作の開始時刻を早くしても、問題なく
動作し、ウェハーテストをパスする。しかし、異常メモ
リーセルを有するチップでは、センスアンプが正常動作
する限界点よりもセンス動作の開始時刻が早くなるた
め、ウェハーテストで正常動作せずに不良となり、ウェ
ハー段階で取り除くことができる。
【００３５】上記遅延回路またはＡＴＤ端子の電源端子
（第２の電源端子）、および他の回路の電源端子（第１
の電源端子）をチップ内で隣接して配置し、後半工程に
おいて各電源端子同士をワイヤーボンディングでリード
フレームに接続することにより、通常通り単一電源を有
する半導体記憶装置として使用することが可能である。
（第２の電源端子）、および他の回路の電源端子（第１
の電源端子）をチップ内で隣接して配置し、後半工程に
おいて各電源端子同士をワイヤーボンディングでリード
フレームに接続することにより、通常通り単一電源を有
する半導体記憶装置として使用することが可能である。
【００３６】
【発明の実施の形態】（実施形態１）図１は、本発明の
半導体記憶装置の一実施形態であるＳＲＡＭの概略構成
を説明するためのブロック図である。ここではＳＲＡＭ
の読み出し動作について説明する。
半導体記憶装置の一実施形態であるＳＲＡＭの概略構成
を説明するためのブロック図である。ここではＳＲＡＭ
の読み出し動作について説明する。
【００３７】この半導体記憶装置は、入力バッファ回路
／制御信号回路１００と、ＡＴＤ（アドレス トランジ
ション ディテクタ）発生回路２００と、ロウ・カラム
デコーダ回路３００と、遅延回路（タイミング回路）４
００と、メモリーセルアレイ５００と、センスアンプ回
路６００と、出力バッファ回路７００とを備えている。
また、本実施形態において、電源端子Ｖｃｃ２には遅延
回路４００が接続され、電源端子Ｖｃｃ１には遅延回路
以外の回路が接続されている。
／制御信号回路１００と、ＡＴＤ（アドレス トランジ
ション ディテクタ）発生回路２００と、ロウ・カラム
デコーダ回路３００と、遅延回路（タイミング回路）４
００と、メモリーセルアレイ５００と、センスアンプ回
路６００と、出力バッファ回路７００とを備えている。
また、本実施形態において、電源端子Ｖｃｃ２には遅延
回路４００が接続され、電源端子Ｖｃｃ１には遅延回路
以外の回路が接続されている。
【００３８】この半導体記憶装置にアドレスが入力され
ると、アドレス変化が入力バッファ回路１００からノー
ド１を介してＡＴＤ発生回路２００に入力され、ＡＴＤ
発生回路２００ではアドレスが変化したことを知らせる
信号（ＡＴＤ信号）を生成する。このＡＴＤ信号はノー
ド２を介して遅延回路４００に入力され、遅延回路４０
０ではＡＴＤ信号から遅延信号を生成する。そして、セ
ンス開始信号（ＳＡＥ信号）がノード３を介してセンス
アンプ回路６００に入力される。また、出力バッファ回
路７００をコントロールする信号がノード４を介して出
力バッファ回路７００に入力される。
ると、アドレス変化が入力バッファ回路１００からノー
ド１を介してＡＴＤ発生回路２００に入力され、ＡＴＤ
発生回路２００ではアドレスが変化したことを知らせる
信号（ＡＴＤ信号）を生成する。このＡＴＤ信号はノー
ド２を介して遅延回路４００に入力され、遅延回路４０
０ではＡＴＤ信号から遅延信号を生成する。そして、セ
ンス開始信号（ＳＡＥ信号）がノード３を介してセンス
アンプ回路６００に入力される。また、出力バッファ回
路７００をコントロールする信号がノード４を介して出
力バッファ回路７００に入力される。
【００３９】ロウ・カラムデコーダ回路３００で指定さ
れたメモリーセルの情報はメモリーセルアレイ５００か
ら読み出されてセンスアンプ回路６００で比較され、ラ
ッチされたデータが出力バッファ回路７００から出力さ
れる。
れたメモリーセルの情報はメモリーセルアレイ５００か
ら読み出されてセンスアンプ回路６００で比較され、ラ
ッチされたデータが出力バッファ回路７００から出力さ
れる。
【００４０】以下に、メモリーセルアレイ５００の中で
１ビットまたは複数ビットに欠陥がある場合について、
ビット線ＢＬとＢＬバーの動作を図２および上述した図
７を参照しながら説明する。
１ビットまたは複数ビットに欠陥がある場合について、
ビット線ＢＬとＢＬバーの動作を図２および上述した図
７を参照しながら説明する。
【００４１】図２の時刻ｔ１０において、ビット線ＢＬ
およびＢＬバーはＶｃｃレベル（Ｖｃｃ１）にプリチャ
ージされている。ここで、図７のメモリーセル２０に
「０」のデータが書き込まれているとすると、図２の時
刻ｔ１０においてワード線駆動用信号ＷＬが立ち上がる
と、図７のメモリーセル２０のノードＮ１がＧＮＤレベ
ルであるため、トランジスタＱ１を通して電荷移動が生
じてビット線ＢＬの電位が低下する。一方、図７のメモ
リーセル２０のノードＮ２はＶｃｃレベルであるため、
ビット線ＢＬバーの電位はプリチャージレベルを保持す
る。
およびＢＬバーはＶｃｃレベル（Ｖｃｃ１）にプリチャ
ージされている。ここで、図７のメモリーセル２０に
「０」のデータが書き込まれているとすると、図２の時
刻ｔ１０においてワード線駆動用信号ＷＬが立ち上がる
と、図７のメモリーセル２０のノードＮ１がＧＮＤレベ
ルであるため、トランジスタＱ１を通して電荷移動が生
じてビット線ＢＬの電位が低下する。一方、図７のメモ
リーセル２０のノードＮ２はＶｃｃレベルであるため、
ビット線ＢＬバーの電位はプリチャージレベルを保持す
る。
【００４２】通常のメモリーセルの場合には、図２の特
性のようにビット線ＢＬの電位が低下するが、異常メ
モリーセルの場合には、セル電流能力が低下しているた
め、図２の特性のようになり、特性に比べてビット
線電位の低下速度が遅くなる。センスアンプが正常動作
する限界点は、通常メモリーセルの場合には時刻ｔ１２
であり、異常メモリーセルでは時刻ｔ１３になる。
性のようにビット線ＢＬの電位が低下するが、異常メ
モリーセルの場合には、セル電流能力が低下しているた
め、図２の特性のようになり、特性に比べてビット
線電位の低下速度が遅くなる。センスアンプが正常動作
する限界点は、通常メモリーセルの場合には時刻ｔ１２
であり、異常メモリーセルでは時刻ｔ１３になる。
【００４３】通常、センス動作の開始時刻は、余裕を持
って設計されており、時刻ｔ１１でセンスアンプが動作
を開始する。しかし、この場合には、異常メモリーセル
のセンスアンプが正常動作する限界点ｔ１３よりもセン
ス動作の開始時刻ｔ１１が遅いため、異常メモリーセル
がテストをパスしてしまう。
って設計されており、時刻ｔ１１でセンスアンプが動作
を開始する。しかし、この場合には、異常メモリーセル
のセンスアンプが正常動作する限界点ｔ１３よりもセン
ス動作の開始時刻ｔ１１が遅いため、異常メモリーセル
がテストをパスしてしまう。
【００４４】このような異常メモリーセルを有するチッ
プをウェハーテスト段階で取り除くためには、例えばセ
ンス動作の開始時刻を時刻ｔ１４に設定する。これによ
り、異常メモリーセルのセンスアンプが正常動作する限
界点ｔ１３よりも早くなるため、テストで不良を検出す
ることができる。
プをウェハーテスト段階で取り除くためには、例えばセ
ンス動作の開始時刻を時刻ｔ１４に設定する。これによ
り、異常メモリーセルのセンスアンプが正常動作する限
界点ｔ１３よりも早くなるため、テストで不良を検出す
ることができる。
【００４５】そこで、本実施形態では、図１に示した遅
延回路用の電源端子Ｖｃｃ２の電圧を他の回路用の電源
端子Ｖｃｃ１の電圧よりも高く設定することにより、遅
延回路４００により生成されるセンス開始信号ＳＡＥ
が、電源端子Ｖｃｃ１とＶｃｃ２が同電位のときよりも
早く開始されることになる。これにより、センス動作の
開始時刻を時刻ｔ１１から時刻ｔ１４に設定することが
でき、ウェハーテストで異常メモリーセルを不良として
検出することが可能となる。また、センス動作の開始時
刻は、電源端子Ｖｃｃ２の電源電圧によって任意に変化
させることができるため、様々な異常メモリーセルの検
出が可能となる。
延回路用の電源端子Ｖｃｃ２の電圧を他の回路用の電源
端子Ｖｃｃ１の電圧よりも高く設定することにより、遅
延回路４００により生成されるセンス開始信号ＳＡＥ
が、電源端子Ｖｃｃ１とＶｃｃ２が同電位のときよりも
早く開始されることになる。これにより、センス動作の
開始時刻を時刻ｔ１１から時刻ｔ１４に設定することが
でき、ウェハーテストで異常メモリーセルを不良として
検出することが可能となる。また、センス動作の開始時
刻は、電源端子Ｖｃｃ２の電源電圧によって任意に変化
させることができるため、様々な異常メモリーセルの検
出が可能となる。
【００４６】以下に、遅延回路に与えられる電源電圧に
より遅延信号がどのように変化するかについて、図３お
よび図４を参照して説明する。
より遅延信号がどのように変化するかについて、図３お
よび図４を参照して説明する。
【００４７】一般に、遅延回路は、図９に示すようなイ
ンバータディレイによって遅延信号を生成している。
ンバータディレイによって遅延信号を生成している。
【００４８】図３において、例えば遅延回路用の電源端
子Ｖｃｃ２の電源電圧を３．３Ｖとして、ＡＴＤ発生回
路にて電源端子Ｖｃｃ１からの電源電圧３．３Ｖで生成
されたＡＴＤ信号を遅延回路に入力した場合、遅延回路
で生成されて出力されるイコライズ信号ＥＱ（ 図７の
ＥＱ１およびＥＱ２としてプリチャージ回路１０および
センスアンプ回路３０に対して図７に示したＥＱ１およ
びＥＱ２として与えられる）およびセンス開始信号ＳＡ
Ｅは、図４の波形ｂのようになる。
子Ｖｃｃ２の電源電圧を３．３Ｖとして、ＡＴＤ発生回
路にて電源端子Ｖｃｃ１からの電源電圧３．３Ｖで生成
されたＡＴＤ信号を遅延回路に入力した場合、遅延回路
で生成されて出力されるイコライズ信号ＥＱ（ 図７の
ＥＱ１およびＥＱ２としてプリチャージ回路１０および
センスアンプ回路３０に対して図７に示したＥＱ１およ
びＥＱ２として与えられる）およびセンス開始信号ＳＡ
Ｅは、図４の波形ｂのようになる。
【００４９】また、図３において、例えば遅延回路用の
電源端子Ｖｃｃ２の電源電圧を３．６Ｖとした場合、
３．３Ｖとした場合に比べてインバータを構成するトラ
ンジスタのドライブ電流の能力が高くなる。よって、遅
延回路で生成されて出力されるセンス開始信号ＳＡＥ
は、図４の波形ａのように、電源端子Ｖｃｃ２の電源電
圧を３．３Ｖとした場合に比べてΔｔだけ早くなる。
電源端子Ｖｃｃ２の電源電圧を３．６Ｖとした場合、
３．３Ｖとした場合に比べてインバータを構成するトラ
ンジスタのドライブ電流の能力が高くなる。よって、遅
延回路で生成されて出力されるセンス開始信号ＳＡＥ
は、図４の波形ａのように、電源端子Ｖｃｃ２の電源電
圧を３．３Ｖとした場合に比べてΔｔだけ早くなる。
【００５０】さらに、図３において、例えば遅延回路用
の電源端子Ｖｃｃ２の電源電圧を３．０Ｖとした場合、
３．３Ｖとした場合に比べてインバータを構成するトラ
ンジスタのドライブ電流の能力が低くなる。よって、遅
延回路で生成されて出力されるセンス開始信号ＳＡＥ
は、図４の波形ｃのように、電源端子Ｖｃｃ２の電源電
圧を３．３Ｖとした場合に比べてΔｔだけ遅くなる。な
お、図４ではイコライズ信号ＥＱもパルス幅が変化して
おり、ＥＱパルス幅が短くなった場合にはビット線がプ
リチャージ不足になるおそれがあるが、設計時にマージ
ンをもって設計することにより、パルス幅が若干変化し
ても問題は生じず、回路動作は変化しない。
の電源端子Ｖｃｃ２の電源電圧を３．０Ｖとした場合、
３．３Ｖとした場合に比べてインバータを構成するトラ
ンジスタのドライブ電流の能力が低くなる。よって、遅
延回路で生成されて出力されるセンス開始信号ＳＡＥ
は、図４の波形ｃのように、電源端子Ｖｃｃ２の電源電
圧を３．３Ｖとした場合に比べてΔｔだけ遅くなる。な
お、図４ではイコライズ信号ＥＱもパルス幅が変化して
おり、ＥＱパルス幅が短くなった場合にはビット線がプ
リチャージ不足になるおそれがあるが、設計時にマージ
ンをもって設計することにより、パルス幅が若干変化し
ても問題は生じず、回路動作は変化しない。
【００５１】このように、本実施形態によれば、従来の
ように外部入力端子や遅延時間調整回路を必要とせず、
遅延回路に与える電源電圧を変化させて、センス動作の
開始時刻の設定を変えることにより、異常メモリーセル
を検出することができ、ウェハーテストにおいて容易な
方法で不良を検出して取り除くことができる。
ように外部入力端子や遅延時間調整回路を必要とせず、
遅延回路に与える電源電圧を変化させて、センス動作の
開始時刻の設定を変えることにより、異常メモリーセル
を検出することができ、ウェハーテストにおいて容易な
方法で不良を検出して取り除くことができる。
【００５２】（実施形態２）図５は、本発明の半導体記
憶装置の一実施形態であるＳＲＡＭの概略構成を説明す
るためのブロック図である。ここではＳＲＡＭの読み出
し動作について説明する。
憶装置の一実施形態であるＳＲＡＭの概略構成を説明す
るためのブロック図である。ここではＳＲＡＭの読み出
し動作について説明する。
【００５３】この半導体記憶装置は、入力バッファ回路
／制御信号回路１００と、ＡＴＤ（アドレス トランジ
ション ディテクタ）発生回路２００と、ロウ・カラム
デコーダ回路３００と、遅延回路（タイミング回路）４
００と、メモリーセルアレイ５００と、センスアンプ回
路６００と、出力バッファ回路７００とを備えている。
また、本実施形態において、電源端子Ｖｃｃ２にはＡＴ
Ｄ発生回路２００が接続され、電源端子Ｖｃｃ１にはＡ
ＴＤ発生回路以外の回路が接続されている。
／制御信号回路１００と、ＡＴＤ（アドレス トランジ
ション ディテクタ）発生回路２００と、ロウ・カラム
デコーダ回路３００と、遅延回路（タイミング回路）４
００と、メモリーセルアレイ５００と、センスアンプ回
路６００と、出力バッファ回路７００とを備えている。
また、本実施形態において、電源端子Ｖｃｃ２にはＡＴ
Ｄ発生回路２００が接続され、電源端子Ｖｃｃ１にはＡ
ＴＤ発生回路以外の回路が接続されている。
【００５４】この半導体記憶装置にアドレスが入力され
ると、アドレス変化が入力バッファ回路１００からノー
ド１を介してＡＴＤ発生回路２００に入力され、ＡＴＤ
発生回路２００ではアドレスが変化したことを知らせる
信号（ＡＴＤ信号）を生成する。このＡＴＤ信号はノー
ド２を介して遅延回路４００に入力され、遅延回路４０
０ではＡＴＤ信号から遅延信号を生成する。そして、セ
ンス開始信号（ＳＡＥ信号）がノード３を介してセンス
アンプ回路６００に入力される。
ると、アドレス変化が入力バッファ回路１００からノー
ド１を介してＡＴＤ発生回路２００に入力され、ＡＴＤ
発生回路２００ではアドレスが変化したことを知らせる
信号（ＡＴＤ信号）を生成する。このＡＴＤ信号はノー
ド２を介して遅延回路４００に入力され、遅延回路４０
０ではＡＴＤ信号から遅延信号を生成する。そして、セ
ンス開始信号（ＳＡＥ信号）がノード３を介してセンス
アンプ回路６００に入力される。
【００５５】ロウ・カラムデコーダ回路３００で指定さ
れたメモリーセルの情報はメモリーセルアレイ５００か
ら読み出されてセンスアンプ回路６００で比較され、ラ
ッチされたデータが出力バッファ回路７００から出力さ
れる。
れたメモリーセルの情報はメモリーセルアレイ５００か
ら読み出されてセンスアンプ回路６００で比較され、ラ
ッチされたデータが出力バッファ回路７００から出力さ
れる。
【００５６】上記実施形態１では、遅延回路に与える電
源電圧を変化させることによりセンス開始信号ＳＡＥの
設定を変化させたが、本実施形態では、ＡＴＤ発生回路
に与える電源電圧を変化させて遅延回路に入力するＡＴ
Ｄ信号のパルス幅を変化させることにより、遅延回路で
生成されるイコライズ信号およびセンス開始信号を変化
させる。
源電圧を変化させることによりセンス開始信号ＳＡＥの
設定を変化させたが、本実施形態では、ＡＴＤ発生回路
に与える電源電圧を変化させて遅延回路に入力するＡＴ
Ｄ信号のパルス幅を変化させることにより、遅延回路で
生成されるイコライズ信号およびセンス開始信号を変化
させる。
【００５７】以下に、ＡＴＤ発生回路に与えられる電源
電圧により、遅延信号がどのように変化するかについ
て、図１０から図１２を参照しながら説明する。
電圧により、遅延信号がどのように変化するかについ
て、図１０から図１２を参照しながら説明する。
【００５８】図１０はＡＴＤ発生回路の一例であり、入
力（ＩＮ）の変化によりＡＴＤパルスが生成されて出力
される。
力（ＩＮ）の変化によりＡＴＤパルスが生成されて出力
される。
【００５９】図１１において、例えばＡＴＤ発生回路用
の電源端子Ｖｃｃ２の電源電圧を３．３Ｖ、遅延回路用
の電源端子Ｖｃｃ１の電源電圧を３．３Ｖとした場合、
ＡＴＤ発生回路で生成されるＡＴＤ信号は図１２の波形
ｂのようになり、遅延回路に入力される。
の電源端子Ｖｃｃ２の電源電圧を３．３Ｖ、遅延回路用
の電源端子Ｖｃｃ１の電源電圧を３．３Ｖとした場合、
ＡＴＤ発生回路で生成されるＡＴＤ信号は図１２の波形
ｂのようになり、遅延回路に入力される。
【００６０】遅延回路にＡＴＤ信号が入力されると、遅
延回路により各々図１２の波形ｂのようなイコライズ信
号ＥＱおよびセンス開始信号ＳＡＥが生成され、遅延回
路から出力される。
延回路により各々図１２の波形ｂのようなイコライズ信
号ＥＱおよびセンス開始信号ＳＡＥが生成され、遅延回
路から出力される。
【００６１】また、図１１において、例えばＡＴＤ発生
回路用の電源端子Ｖｃｃ２の電源電圧を３．６Ｖにした
場合、３．３Ｖとした場合に比べてインバータを構成す
るトランジスタのドライブ電流の能力が高くなる。よっ
て、ＡＴＤ発生回路で生成されて出力されるＡＴＤ信号
は、図１２の波形ａのように波形ｂに比べてパルス幅が
短くなり、遅延回路から出力されるイコライズ信号ＥＱ
およびセンス開始信号ＳＡＥも同様に、図１２の波形ａ
のように波形ｂに比べてパルス幅がΔｔだけ早くなる。
回路用の電源端子Ｖｃｃ２の電源電圧を３．６Ｖにした
場合、３．３Ｖとした場合に比べてインバータを構成す
るトランジスタのドライブ電流の能力が高くなる。よっ
て、ＡＴＤ発生回路で生成されて出力されるＡＴＤ信号
は、図１２の波形ａのように波形ｂに比べてパルス幅が
短くなり、遅延回路から出力されるイコライズ信号ＥＱ
およびセンス開始信号ＳＡＥも同様に、図１２の波形ａ
のように波形ｂに比べてパルス幅がΔｔだけ早くなる。
【００６２】さらに、図１１において、例えばＡＴＤ発
生回路用の電源端子Ｖｃｃ２の電源電圧を３．０Ｖにし
た場合、３．３Ｖとした場合に比べてインバータを構成
するトランジスタのドライブ電流の能力が低くなる。よ
って、ＡＴＤ発生回路で生成されて出力されるＡＴＤ信
号は、図１２の波形ｃのように波形ｂに比べてパルス幅
が長くなり、遅延回路から出力されるイコライズ信号Ｅ
Ｑおよびセンス開始信号ＳＡＥも同様に、図１２の波形
ｃのように波形ｂに比べてパルス幅がΔｔだけ遅くな
る。
生回路用の電源端子Ｖｃｃ２の電源電圧を３．０Ｖにし
た場合、３．３Ｖとした場合に比べてインバータを構成
するトランジスタのドライブ電流の能力が低くなる。よ
って、ＡＴＤ発生回路で生成されて出力されるＡＴＤ信
号は、図１２の波形ｃのように波形ｂに比べてパルス幅
が長くなり、遅延回路から出力されるイコライズ信号Ｅ
Ｑおよびセンス開始信号ＳＡＥも同様に、図１２の波形
ｃのように波形ｂに比べてパルス幅がΔｔだけ遅くな
る。
【００６３】なお、図１３ではイコライズ信号ＥＱもパ
ルス幅が変化しており、ＥＱパルス幅が短くなった場合
にはビット線がプリチャージ不足になるおそれがある
が、設計時にマージンをもって設計することにより、パ
ルス幅が若干変化しても問題は生じず、回路動作は変化
しない。
ルス幅が変化しており、ＥＱパルス幅が短くなった場合
にはビット線がプリチャージ不足になるおそれがある
が、設計時にマージンをもって設計することにより、パ
ルス幅が若干変化しても問題は生じず、回路動作は変化
しない。
【００６４】このように、本実施形態によれば、従来の
ように外部入力端子や遅延時間調整回路を必要とせず、
ＡＴＦ発生回路に与える電源電圧を変化させて、センス
動作の開始時刻の設定を変えることにより、異常メモリ
ーセルを検出することができ、ウェハーテなお、上記実
施形態１および実施形態２ではＳＲＡＭについて説明し
たが、本発明はＳＲＡＭ以外の半導体記憶装置（例えば
マスクＲＯＭやＤＲＡＭにおける遅延回路についても同
様に、遅延時間を調整することができる。
ように外部入力端子や遅延時間調整回路を必要とせず、
ＡＴＦ発生回路に与える電源電圧を変化させて、センス
動作の開始時刻の設定を変えることにより、異常メモリ
ーセルを検出することができ、ウェハーテなお、上記実
施形態１および実施形態２ではＳＲＡＭについて説明し
たが、本発明はＳＲＡＭ以外の半導体記憶装置（例えば
マスクＲＯＭやＤＲＡＭにおける遅延回路についても同
様に、遅延時間を調整することができる。
【００６５】さらに、ウェハーテストでは電源端子Ｖｃ
ｃ１およびＶｃｃ２の各々の電源電圧に応じて遅延信号
を設定することが可能となる。また、後半工程では電源
端子Ｖｃｃ１とＶｃｃ２同士をワイヤーボンディングで
リードフレームに接続することにより、通常通り単一電
源として使用することができる。この場合、電源端子Ｖ
ｃｃ１およびＶｃｃ２をチップ内で隣接して配置するの
が好ましい。
ｃ１およびＶｃｃ２の各々の電源電圧に応じて遅延信号
を設定することが可能となる。また、後半工程では電源
端子Ｖｃｃ１とＶｃｃ２同士をワイヤーボンディングで
リードフレームに接続することにより、通常通り単一電
源として使用することができる。この場合、電源端子Ｖ
ｃｃ１およびＶｃｃ２をチップ内で隣接して配置するの
が好ましい。
【００６６】
【発明の効果】以上詳述したように、本発明によれば、
異常メモリーセルを有するチップをウェハーテストで取
り除くことができる。よって、後半テストの歩留まりが
向上し、デバイスの信頼性も向上させることができる。
また、遅延回路またはＡＴＤ発生回路用の電源端子の電
圧によって遅延時間を調整することができるため、従来
のように外部入力端子および遅延時間調整回路等を必要
しない。よって、簡単な回路構成でレイアウト面積も縮
小することができる。
異常メモリーセルを有するチップをウェハーテストで取
り除くことができる。よって、後半テストの歩留まりが
向上し、デバイスの信頼性も向上させることができる。
また、遅延回路またはＡＴＤ発生回路用の電源端子の電
圧によって遅延時間を調整することができるため、従来
のように外部入力端子および遅延時間調整回路等を必要
しない。よって、簡単な回路構成でレイアウト面積も縮
小することができる。
【図１】実施形態１のＳＲＡＭの概略構成を説明するた
めのブロック図である。
めのブロック図である。
【図２】ビット線およびセンス動作のタイミングを説明
するためのタイミングチャートである。
するためのタイミングチャートである。
【図３】実施形態１における遅延回路の電源電圧に応じ
た遅延時間の調整を説明するための図である。
た遅延時間の調整を説明するための図である。
【図４】遅延回路に与える電源電圧を変化させたときの
遅延時間の変化を説明するためのタイミングチャートで
ある。
遅延時間の変化を説明するためのタイミングチャートで
ある。
【図５】実施形態２のＳＲＡＭの概略構成を説明するた
めのブロック図である。
めのブロック図である。
【図６】従来のＳＲＡＭの概略構成を説明するためのブ
ロック図である。
ロック図である。
【図７】ＳＲＡＭのデータ読み出しについて説明するた
めの回路図である。
めの回路図である。
【図８】ＳＲＡＭのデータ読み出し動作のタイミングを
説明するためのタイミングチャートである。
説明するためのタイミングチャートである。
【図９】遅延回路の一例を示す回路図である。
【図１０】ＡＴＤ発生回路の一例を示す回路図である。
【図１１】実施形態２におけるＡＴＤ発生回路の電源電
圧に応じた遅延時間の調整を説明するための図である。
圧に応じた遅延時間の調整を説明するための図である。
【図１２】ＡＴＤ発生回路に与える電源電圧を変化させ
たときの遅延時間の変化を説明するためのタイミングチ
ャートである。
たときの遅延時間の変化を説明するためのタイミングチ
ャートである。
１、２、３、４、５、６、７，８，９，１１，１２ ノ
ード １０ プリチャージ回路 ２０ メモリーセル ３０ センスアンプ回路 １００ 入力バッファ回路／制御信号回路 ２００ ＡＴＤ発生回路 ３００ ロウ・カラムデコーダ回路 ４００ 遅延回路（タイミング回路） ５００ メモリーセルアレイ ６００ センスアンプ回路 ７００ 出力バッファ回路 ８００ 遅延時間調整回路 ＡＴＤ ＡＴＤ信号 ＢＬ、ＢＬバー ビット線 ＥＱ、ＥＱ１、ＥＱ２ イコライズ信号 Ｉ１、Ｉ２ インバータ Ｎ１、Ｎ２ ノード Ｑ１、Ｑ２ トランジスタ ＳＡＥ センス開始信号 ＳＡＯＵＴ センスアンプ出力 Ｖｃｃ、Ｖｃｃ１、Ｖｃｃ２ 電源端子 ＷＬ ワード線制御信号
ード １０ プリチャージ回路 ２０ メモリーセル ３０ センスアンプ回路 １００ 入力バッファ回路／制御信号回路 ２００ ＡＴＤ発生回路 ３００ ロウ・カラムデコーダ回路 ４００ 遅延回路（タイミング回路） ５００ メモリーセルアレイ ６００ センスアンプ回路 ７００ 出力バッファ回路 ８００ 遅延時間調整回路 ＡＴＤ ＡＴＤ信号 ＢＬ、ＢＬバー ビット線 ＥＱ、ＥＱ１、ＥＱ２ イコライズ信号 Ｉ１、Ｉ２ インバータ Ｎ１、Ｎ２ ノード Ｑ１、Ｑ２ トランジスタ ＳＡＥ センス開始信号 ＳＡＯＵＴ センスアンプ出力 Ｖｃｃ、Ｖｃｃ１、Ｖｃｃ２ 電源端子 ＷＬ ワード線制御信号
Claims (6)
- 【請求項１】 遅延信号を生成して内部回路の動作タイ
ミングを制御する遅延回路を備えた半導体記憶装置にお
いて、 該遅延回路に電圧を供給する第２の電源端子が、該半導
体記憶装置を構成する他の回路に電圧を供給する第１の
電源端子とは別に設けられていることを特徴とする半導
体記憶装置。 - 【請求項２】 ＡＴＤ信号を生成して外部から入力され
たアドレスの変化を知らせるＡＴＤ発生回路を備えた半
導体記憶装置において、 該ＡＴＤ発生回路に電圧を供給する第２の電源端子が、
該半導体記憶装置を構成する他の回路に電圧を供給する
第１の電源端子とは別に設けられていることを特徴とす
る半導体記憶装置。 - 【請求項３】 前記第１の電源端子と第２の電源端子と
がチップ内で隣接して配置されていることを特徴とする
請求項１または請求項２に記載の半導体記憶装置。 - 【請求項４】 入力バッファ回路、制御信号回路、ＡＴ
Ｄ発生回路、ロウ・カラムデコーダ回路、遅延回路、メ
モリーセルアレイ、センスアンプ回路および出力バッフ
ァ回路を備えていることを特徴とする請求項１乃至請求
項３のいずれかに記載の半導体記憶装置。 - 【請求項５】 請求項１乃至請求項４のいずれかに記載
の半導体記憶装置をウェハー段階でテストする方法であ
って、 前記第２の電源端子に供給する電圧を変化させることに
より遅延回路から出力される遅延信号のパルス幅を調整
して動作テストを行い、異常なメモリーセルを検出する
ことを特徴とする半導体記憶装置のウェハーテスト方
法。 - 【請求項６】 前記第２の電源端子に供給する電圧を、
前記第１の電源端子に供給する電圧よりも高電位にする
ことを特徴とする半導体記憶装置のウェハーテスト方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001024963A JP3815712B2 (ja) | 2001-01-31 | 2001-01-31 | 半導体記憶装置およびそのウェハーテスト方法 |
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|---|---|---|---|
| JP2001024963A JP3815712B2 (ja) | 2001-01-31 | 2001-01-31 | 半導体記憶装置およびそのウェハーテスト方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002230995A true JP2002230995A (ja) | 2002-08-16 |
| JP3815712B2 JP3815712B2 (ja) | 2006-08-30 |
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ID=18890029
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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|---|---|
| JP (1) | JP3815712B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006331511A (ja) * | 2005-05-25 | 2006-12-07 | Matsushita Electric Ind Co Ltd | 半導体記憶装置およびその検査手法 |
| JP2008084427A (ja) * | 2006-09-27 | 2008-04-10 | Fujitsu Ltd | 半導体メモリおよび半導体メモリの試験方法 |
| JP2008097699A (ja) * | 2006-10-11 | 2008-04-24 | Nec Electronics Corp | 半導体記憶装置 |
| JP2011249486A (ja) * | 2010-05-25 | 2011-12-08 | Toppan Printing Co Ltd | プロセス評価用半導体集積回路 |
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