JP4486777B2 - モニターリング回路を有する半導体メモリ装置 - Google Patents
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Description
【０００１】
【発明が属する技術分野】
本発明は、半導体メモリ装置（Semiconductor Memory Device）に関し、特に、ワードライン（word line）やビットライン（bit line）のようなライン遅延を測定するか、またはモデルパラメータのようなデバイス特性を測定できるようにするモニターリング回路（monitoring circuit）を備える半導体メモリ装置に関する。
【０００２】
【従来の技術】
半導体メモリ装置の集積度（density）が高くなることに伴って、ワードラインやビットラインのＲＣ遅延、モデルパラメータ（model parameter）などのデバイス特性（device characteristic）が極めて重要視されている。これはデバイスの内部動作に対する正確なタイミング（timing）を合せることに重要な要素であって、またチップの製造社の立場においては製品の競争力を決定する重要な因子（factor）であるためである。
【０００３】
しかし、現在、このような信頼性あるデバイス特性の測定方法が不足した実情であり、また測定方法も、例えば、ライン遅延を直接測定できず間接的に測定するなど、不正確なデータを得るしかなかった。
【０００４】
これと関連し、図７は従来のメモリセルブロックの一部分を簡略に示している。図７は、ＤＲＡＭセル（DRAM cell）構造の一般的な構成であって、ロウデコーダ（Row Decoder；図示せず）から出力されるメーンワードライン信号ｍｗｌｚがワードラインドライバＷＤを駆動すれば、前記ワードラインドライバＷＤがメモリーセル２に連結されたワードラインＷＬｎにワードラインブースティング信号Ｐｘを供給する構造を示している。
【０００５】
一方、従来には一般に、工程の安定のため、ワードラインＷＬｎのエッジにワードラインＷＬｎと全く同様な幅とスペースとを有したダミー（Dummy）ワードラインをさらに構成することになる。これと関連して図７の動作を詳しく説明すれば、ロウアドレス（row address）によりメーンワードラインｍｗｌｚが選択され、ロウアドレス０、１によりＰｘ０ないし３のいずれか一つのＰｘが選択されればワードラインＷＬｎのレベルがＶｐｐレベル（これは電源電圧より高い昇圧電圧を示すものであって、一般的な技術である）に変え、この電圧が選択されたメーンワードライン信号ｍｗｌｚにより一つのワードラインＷＬｎがＶｐｐレベルに駆動される。
【０００６】
【発明が解決しようとする課題】
しかし、工程上備えているダミーワードラインＤｕｍｍｙ ＷＬは使用しないワードラインであるため接地（ground）レベルに固定されている。また、ダミービットラインＤｕｍｍｙ ＢＬもビットラインプリチャージ電圧であるＶｂｌｐレベルに印加される。
【０００７】
このような構造においては、実際に製品を製造した後、ワードラインＷＬｎまたはビットラインＢＬがどのぐらい速く所望の電圧まで上がるかが製品の特性を決定するものであって、これはチップ設計上極めて重要な要素である。例えば、ビットラインセンスアンプ（BL Sense Amplifier）のイネーブル（enable）時間、ｔＲＣＤ ｍｉｎ、モデルパラメータと実際デバイスとの一致性などが判断できることになる。しかし、従来にはこれを正確に測定できず、殆どは金属から構成されて測定可能なデータライン（data line）を測定した後、これを推測して間接的に不正確なデータしか得られなかった。
【０００８】
そこで、本発明は、前記従来の技術の問題点に鑑みてなされたものであって、ワードラインやビットラインのようなライン遅延を測定するか、またはモデルパラメータのようなデバイス特性を測定可能にするモニターリング回路を備える半導体メモリ装置を提供することにその目的がある。
【０００９】
また、本発明はダミーワードラインＤｕｍｍｙ ＷＬまたはダミービットラインを用いて、デバイス特性を測定可能にするモニターリング回路を備える半導体メモリ装置を提供することにその目的がある。
【００１０】
また、本発明は、ワードラインまたはビットラインのＲＣ遅延及びモデルパラメータの正確な分析ができるようにするモニターリング回路を備える半導体メモリ装置を提供することにその目的がある。
【００１１】
【課題を解決するための手段】
前記目的を達成するため、本発明は、ノーマルワードラインと別に形成されるダミーワードラインと、前記ダミーワードラインを駆動するダミーワードラインドライバと、前記ダミーワードラインドライバを制御する制御回路と、前記ダミーワードラインに印加される電圧レベルをテストモードのような特定モードにて測定者が任意に変化させて設定した基準電圧と比較する比較手段と、前記比較手段から出力される信号を外部に出力するための手段とを備えた半導体メモリ装置を提供するものである。
【００１２】
また、前記目的を達成するため、本発明は、ノーマルビットラインと別に形成されるダミービットラインと、前記ダミービットラインに印加されるデータを増幅するダミービットラインセンスアンプと、前記ダミービットラインセンスアンプを制御する制御信号を供給する制御回路と、前記ダミービットラインに印加される電圧をテストモードのような特定モードにて測定者が任意に変化させて設定した基準電圧と比較する比較手段と、前記比較手段から出力される信号を外部に出力するための手段とを備えた半導体メモリ装置を提供するものである。
【００１３】
また、前記目的を達成するため、本発明は、ノーマルワードラインと別に形成されるダミーワードラインと、ノーマルビットラインと別に形成されるダミービットラインと、前記ダミーワードラインと前記ダミービットラインとに連結されて同ダミーワードラインとダミービットラインに印加される電圧をテストモードにて測定者が任意に変化させて設定した基準電圧の電圧レベルとそれぞれ比較して測定するモニターリング手段と、前記モニターリング手段を制御するための制御回路とを備えること特徴とする半導体メモリ装置を提供するものである。
【００１４】
【発明の実施の形態】
以下、本発明の好ましい実施形態を、添付する図面を参照しながら詳細に説明する。
【００１５】
図１は、本発明にかかるモニターリング回路を有する半導体メモリ装置の構造を示す回路図である。
【００１６】
図１の構成は、発明の理解のため、本発明によるモニターリング回路がワードラインに対するモニターリング手段と、ビットラインに対するモニターリング手段とを全て備えた好適の実施形態の構成を示す。
【００１７】
チップ設計または製品のリビジョン（revision）など目的に応じて、ワードラインモニターリング回路のみ、またはビットラインモニターリング回路のみを別に備えてデバイス特性を測定することもできるが、本発明ではこれら全てを備えた実施形態を具現して説明する。
【００１８】
その構成は、セルアレイＣＡ（本発明の要旨を理解し易くするため、図１ではノーマルセル（normal cell）の構成については省略する）と、ノーマルワードラインと別に形成されダミーセル（Dummy cell）に連結されるダミーワードラインＤｕｍｍｙ ＷＬと、ノーマルビットラインと別に形成され前記ダミーセルに連結されるダミービットラインＤｕｍｍｙ ＢＬと、前記ダミーワードラインＤｕｍｍｙ ＷＬを駆動するダミーワードラインドライバ１０と、前記ダミービットラインＤｕｍｍｙ ＢＬに印加されるデータを増幅するダミービットラインセンスアンプ２０と、前記ダミーワードラインＤｕｍｍｙ ＷＬに印加される電圧を第１基準電圧Ｖｒｅｆ１と比較する第１比較手段３０Ａと、前記ダミービットラインＤｕｍｍｙ ＢＬに印加される電圧を第２基準電圧Ｖｒｅｆ２と比較する第２比較手段３０Ｂと、前記ダミービットラインＤｕｍｍｙ ＢＬに印加される電圧を第３基準電圧Ｖｒｅｆ３と比較する第３比較手段３０Ｃと、前記ダミーワードラインＤｕｍｍｙ ＷＬまたはダミービットラインＤｕｍｍｙ ＢＬの電圧を測定するように制御する複数の制御信号を発生する制御回路４０からなる。
【００１９】
図１の構成において、ダミーワードラインドライバ１０とダミービットラインセンスアンプ２０と、第１ないし第３の比較手段３０Ａ、３０Ｂ、３０Ｃと、これらを制御する制御回路４０とが本発明によるモニターリング回路を構成する。そして、前記制御回路４０は、ダミーワードラインドライバ１０とダミービットラインセンスアンプ２０と、第１ないし第３の比較手段３０Ａ、３０Ｂ、３０Ｃとを制御する複数の制御信号ｉｎ１、ｉｎ２、．．．、ｉｎ８を発生させるが、本発明では、この制御回路４０を図５のようなタイミング信号発生回路（timing generator）により具現し、これに対しては後に述べる。
【００２０】
また、図１の構成において、出力信号ｏｕｔ１、ｏｕｔ２、ｏｕｔ３は、チップ外部に連結される端子（terminal）、またはパッド（pad）を介して外部に連結される信号であって、本発明でモニターリングされた測定値、または所定の必要値を意味する。
【００２１】
まず、図１の構成によってモニターリングする過程を具体的に説明する。
【００２２】
図２は、図１の構造によるワードライン遅延を測定するモニターリング回路の実施形態を示す詳細回路図である。図２の構成は、セルアレイＣＡと、前記セルアレイＣＡ内のノーマルワードラインＷＬｎを駆動するワードラインドライバＷＤと、図１の制御回路４０の制御信号ｉｎ１の入力に応答して前記セルアレイＣＡ内のダミーワードラインＤｕｍｍｙ ＷＬを駆動するダミーワードラインドライバ１０と、前記ダミーワードラインＤｕｍｍｙ ＷＬに印加される電圧を第１基準電圧Ｖref1と比較する第１比較手段３０Ａと、前記制御信号ｉｎ１を入力して前記第１比較手段３０Ａを駆動する駆動手段５０とから構成される。
【００２３】
前記構成において、前記ダミーワードラインドライバ１０を構成するＣＭＯＳ回路（Ｐ２、Ｎ３）は、前記ノーマルワードラインドライバＷＤを構成するＣＭＯＳ回路（Ｐ１、Ｎ１）とそのサイズを同一に具現することが好ましく、これはノーマルワードラインを測定することにおいて、より正確なデータを得るためのものである。また、ダミーワードラインドライバ１０に供給される電源レベルもノーマルワードラインブースティング信号Ｐｘの電圧レベルと同一になるように昇圧電圧Ｖｐｐを供給するように構成した。第１比較手段３０Ａの構成は、制御信号ｉｎ１の入力に応答してダミーワードラインＤｕｍｍｙ ＷＬと第１基準電圧Ｖｒｅｆ１を入力する差動増幅器３０Ａ−１と、前記差動増幅器３０Ａ−１の出力信号を増幅してｏｕｔ２端子に出力するドライバ３０Ａ−２とから構成される。前記差動増幅器３０Ａ−１は、公知の差動増幅器（Differential Amplifier）から構成し、前記ドライバ３０Ａ−２は、３個の直列連結されたＣＭＯＳインバータから構成した。
【００２４】
図３は、図１の測定用ダミーセル４の一例を示す回路図である。その構成は、通常のＤＲＡＭセル構造のダミーセルに、制御回路４０の出力信号ｉｎ２の制御を受けるＮＭＯＳトランジスタＮ４を介してセルアレイ用電源電圧ＣＶｄｄを供給する構成からなる。従って、例えば測定モード時に活性化されるｉｎ２信号よりダミーセルにＣＶｄｄの電圧、すなわち、論理“ハイ（high）”レベルのデータが書き込まれるようにする。
【００２５】
図４は、図１のダミービットラインセンスアンプ２０の一例を示す回路図である。本発明によるビットラインセンスアンプ２０の構成は、通常のノーマルビットラインセンスアンプと同一に具現しながら、本発明による制御回路４０の制御によって動作するように具現したものである。これは、ノーマルビットラインの遅延のような特性を正確に測定するためである。すなわち、その構成は、ダミービットラインＤｕｍｍｙ ＢＬ、ＢＬｂに印加されるデータを増幅するためのセンスアンプ手段２２と、前記ダミービットラインＤｕｍｍｙ ＢＬ、ＢＬｂをプリチャージ（precharge）及び等化（equalization）するためのプリチャージ手段２４と、感知動作の時、セル側のダミービットラインＤｕｍｍｙ ＢＬ、ＢＬｂとセンスアンプ手段２２側のダミービットラインＤｕｍｍｙ ＢＬ、ＢＬｂとを互いに隔離させるためのアイソレーショントランジスタ２６Ａ、２６Ｂとからなる。
【００２６】
図４において、ダミービットラインセンスアンプ２０は、制御信号ｉｎ８によりその動作が制御され、感知及びプリチャージ動作に対しては通常のセンスアンプと同じ動作を行うので回路動作の詳細な説明は省略する。
【００２７】
図５は、図１の制御回路４０、すなわち、タイミング信号発生回路の詳細回路図である。図５にて、ｉｎ ｔｅｓｔ信号はスペシャルテスト（special test）モードのような特定モード時にイネーブル（enable）される信号であって、ｔＲＡＳ後にディセーブル（disable）される信号である。このｉｎ ｔｅｓｔ信号を利用して、図６のタイミング図を満足する回路を簡略に具現したものである。図５を参照すれば、テストモード時に種々の制御信号ｉｎ１、 １ｎ２、１ｎ４、１ｎ６、１ｎ８、１ｎ９が発生することになる。
【００２８】
図６は、図１の動作タイミング図である。図６を参照しながら、本発明によるモニターリング回路の動作を説明する。
【００２９】
まず、テストモード時に活性化されるｉｎ ｔｅｓｔ信号により制御信号ｉｎ１が発生すれば、図２においてダミーワードラインドライバ１０が駆動されてダミーワードラインＤｕｍｍｙ ＷＬがＶｐｐレベルに駆動される。この場合、第１比較手段３０ＡでダミーワードラインＤｕｍｍｙ ＷＬと第１基準電圧Ｖｒｅｆ１（この場合、Ｖｒｅｆ１端子を介して入力される）とを互いに比較する。それで、例えばダミーワードラインＤｕｍｍｙ ＷＬの電圧レベルが第１基準電圧Ｖｒｅｆ１より高くなれば、差動増幅器３０Ａ−１の出力ノード３８は、論理“ハイ”レベルから論理“ロー”レベルに変化される（以前動作では第１基準電圧Ｖｒｅｆ１がより高い状態であったので、論理“ハイ”レベルを保持していた）。
【００３０】
前記差動増幅器３０Ａ−１の動作過程を詳細に説明すれば、前記差動増幅器３０Ａ−１の駆動手段５０によりその出力ノードｎ５０が論理“ハイ”となれば、差動増幅器３０Ａ−１のＴ５のゲートが論理“ハイ”となりながら、ノード３６から電流が接地（ground）に流れ始める。ここで、差動増幅器３０Ａ−１を構成する２個のＰＭＯＳトランジスタＴ１、Ｔ２は、互いにサイズが同じであり、２個のＮＭＯＳトランジスタＴ３、Ｔ４もサイズが互いに同じに構成する。それで、前記２個のＰＭＯＳトランジスタＴ１、Ｔ２は、ノード３２、３８に印加される電圧に関係せず一定の電流を駆動することになる。
【００３１】
このような構造下において、ダミーワードラインドライバ１０が動作することになれば、まず初期動作時、ダミーワードラインＤｕｍｍｙ ＷＬのレベルがまだ第１基準電圧Ｖｒｅｆ１より低ければ、トランジスタＴ４がトランジスタＴ３より大きくターンオン（turn on）されてトランジスタＴ４に流れる電流がより大きい。
【００３２】
すると、ノード３２よりノード３８がよりローレベルに低くなる。そしてノード３２の電圧レベルによりトランジスタＴ１、Ｔ２のゲート電圧が上昇するので、これらＴ１、Ｔ２に流れる電流は減少することになる。従って、結果的に差動増幅器３０Ａ−１の出力ノードである３８は論理“ロー”となる。
【００３３】
次いで、前記ダミーワードラインＤｕｍｍｙ ＷＬのレベルが続いて上昇して第１基準電圧Ｖｒｅｆ１より高くなれば、トランジスタＴ３がトランジスタＴ４より大きく“ターンオン”されてノード３２の電圧レベルが低くなることになる。すると、トランジスタＴ１、Ｔ２のゲートがさらに“ロー”に低くなるので、トランジスタＴ２の電流駆動能力がトランジスタＴ４より大きいため出力ノード３８のレベルは、論理“ハイ”になる。
【００３４】
一方、差動増幅器３０Ａ−１の出力ノードである３８は、比較的電流駆動能力が弱い構造で発生するので、この信号を測定パッドであるｏｕｔ２を介して測定するためには信号を増幅すべきであるが、この役割をドライバ３０Ａ−２が担当する。
【００３５】
そして、図２の第１比較手段３０Ａは、ノーマル動作時に続いて比較動作を行えば、電流を用いることになって、待機電流（stand-by current）が大きくなり得る。これを防止するため、ノーマル動作時、第１比較手段３０Ａをオフ（off）させ、ダミーワードラインＤｕｍｍｙ ＷＬ駆動時にのみオン（on）にして比較動作を行うように、制御信号ｉｎ１の出力を用いて比較手段３０Ａの駆動をイネーブルされるようにした。これは、差動増幅器３０Ａ−１の駆動トランジスタＴ５がｉｎ１信号のイネーブルにより駆動されることを通じて分かる。
【００３６】
このようなワードライン測定動作において、本発明は単にダミーワードラインＤｕｍｍｙ ＷＬがある決められた電圧レベルに到達する時間を測定のみするためのものではないということに注目すべきである。すなわち、基準電圧Ｖｒｅｆ１を変化させながらダミーワードラインＤｕｍｍｙ ＷＬが前記基準電圧Ｖｒｅｆ１より上がるその時点を判断することができるようにしたものである。従って、測定者がワードラインが１Ｖ、３Ｖ、Ｖｅｘｔレベルなど所望の電圧をＶｒｅｆに印加すれば、比較手段３０ＡによりダミーワードラインＤｕｍｍｙ ＷＬが基準電圧より高くなれば、比較手段出力信号を出力する。アナログ（analog）で動作するワードラインをディジタルに変化させ、制御信号ｉｎ１から測定用パッド（ｏｕｔ２）までの遅延を測定すれば、ダミーワードラインＤｕｍｍｙ ＷＬのＲＣ遅延を検出し得る。よって、以後のデバイスを設計する時、正確なワードラインＲＣ遅延値をモニターリングすることができる。
【００３７】
一方、ダミーワードラインＤｕｍｍｙ ＷＬを駆動する前に測定用ダミーセルに論理“ハイ”レベルのデータを書き込むべきであるが、これは制御信号ｉｎ２により実行される。すなわち、図６のタイミング図のように、ｉｎ ｔｅｓｔ信号が“ハイ”レベルである場合には、ｉｎ２信号が“ハイ”レベルを保持して、図３のＮＭＯＳトランジスタＮ４がオン状態になってダミーセルにＣＶｄｄレベルのデータが書き込まれる。次いで、ｉｎ ｔｅｓｔ信号によりテスト動作が実行されれば、ｉｎ２信号が論理“ロー”になって図３のＮＭＯＳトランジスタＮ４がオフされる。
【００３８】
それで、ダミーワードラインＤｕｍｍｙ ＷＬがイネーブルされれば、ノーマルセルのように単にセルキャパシタンス（cell capacitance）のみによって、ダミービットラインにチャージシェアリング（cahrge sharing）動作が進行される。
【００３９】
ここで、図１及び図４を参照すれば、ダミーワードラインＤｕｍｍｙ ＷＬがイネーブルされれば、ダミービットラインＤｕｍｍｙ ＢＬはダミーセルのチャージシェアリングにより常に“Ｖｂｌｐ（ビットラインプリチャージ電圧）＋ｄｖ（チャージシェアリングにより加えられた電圧）”レベルになり、これに対しダミービットラインＤｕｍｍｙ ＢＬｂは常にＶｂｌｐレベルに固定されている。そして、第２比較手段３０Ｂを介して、使用者が印加したパッド（Ｖｒｅｆ２）よりダミービットラインＤｕｍｍｙ ＢＬが高くなれば出力ｏｕｔ１が発生する。このｏｕｔ１信号が論理“ロー”レベルになれば、使用者が目標としたレベルになった状態であるため、このｏｕｔ１信号を受けてダミービットラインセンスアンプ２０を駆動する。すなわち、ｏｕｔ１信号が論理“ロー”になれば、図５の制御回路図においてｉｎ８信号が発生することが分かる。また、図４及び図６を参照すれば、制御信号ｉｎ８はダミービットラインセンスアンプ２０の駆動トランジスタである２２Ａ、２２Ｂを駆動させて、ダミービットラインＢＬ、ＢＬｂを感知するようにする。この場合、タイミング的にダミービットラインＢＬ、ＢＬｂをプリチャージ電圧Ｖｂｌｐに保持させるプリチャージ手段２４の制御信号ｉｎ４を制御信号ｉｎ８より先に論理“ロー”にすべきである。
【００４０】
感知動作が開始されれば、ダミービットラインＢＬは論理“ハイ”に、ダミービットラインＢＬｂは論理“ロー”に変えることになる。勿論、これはダミーセルに常に論理“ハイ”のデータを書き込むためのものである。前記ダミービットラインＢＬを外部から印加した第３基準電圧Ｖｒｅｆ３と比較して、ダミービットラインＢＬが第３基準電圧Ｖｒｅｆ３より高ければこれを感知することになり、その結果をｏｕｔ３信号として出力することになる。
【００４１】
一方、図６のように、制御回路４０から出力される制御信号ｉｎ４は、ディセーブルの時に制御信号ｉｎ１より遅くなるべきである。なぜならば、ダミービットラインＢＬ、ＢＬｂがビットラインプリチャージ電圧Ｖｂｌｐにプリチャージされ、この場合、ダミーワードラインＤｕｍｍｙ ＷＬがイネーブルされていれば、制御信号ｉｎ４により連結されたＶｂｌｐが制御信号ｉｎ２により連結されたＣＶｄｄに電流経路（current path）が生じることになる。それで制御信号ｉｎ４がディセーブルされる時にｉｎ ｔｅｓｔに遅延を加えてこれを解決した。
【００４２】
前記のような本発明の回路構成において、第１比較手段３０Ａと第２比較手段３０Ｂと第３比較手段３０Ｃは、好ましく全て同じ構造で具現した。これは全て同じ環境条件下で感知するようにするためのものである。
【００４３】
また、図４におけるダミービットラインセンスアンプ２０のアイソレーショントランジスタ２６Ａ、２６Ｂを追加したことも、実際にノーマルビットラインセンスアンプと同じ環境を提供するために構成したものである。このようにすることによって、ダミービットラインまたはダミーワードラインＤｕｍｍｙ ＷＬの環境がノーマルビットライン、またはノーマルワードラインの環境と同一化させて、より測定値の正確度を向上させたものである。
【００４４】
一方、本発明ではモニターリング回路を構成する各回路を可能な限り、簡略な構成に具現するようにしたが、これはその目的を同一に達成するためには多様な設計が可能であり、また必要に応じて新回路を追加することによって、さらに他のデバイス特性を測定可能である。
【００４５】
【発明の効果】
上述したようになされる本発明のモニターリング回路を用いると、正確なワードラインまたはビットラインのＲＣ遅延が分かるので、ワードラインモデルパラメータとの比較、デバイス内部動作において正確なタイミングを有する製品の具現が可能となる。
【００４６】
また、製品の競争力を向上させることができ、特に新製品の開発のリビジョン（revision）時に有用なデータとして用いられることのできる効果がある。
【図面の簡単な説明】
【図１】 本発明にかかるモニターリング回路を有する半導体メモリ装置の構造を示す回路図である。
【図２】 図１の構造にかかるワードライン遅延を測定するモニターリング回路の実施形態を示す詳細回路図である。
【図３】 図１の測定用ダミーセルの一例を示す回路図である。
【図４】 図１のダミービットラインセンスアンプの一例を示す回路図である。
【図５】 図１の制御回路の回路図である。
【図６】 図１の動作タイミング図である。
【図７】 従来の技術にかかる半導体メモリ装置のメモリーセル構造の簡略な構成を示す回路図である。
【符号の説明】
ＣＡ セルアレイ
ＷＤ ノーマルワードラインドライバ
ＷＬｎ ノーマルワードライン
Ｄｕｍｍｙ ＷＬ ダミーワードライン
１０ ダミーワードラインドライバ
２０ ダミービットラインセンスアンプ
２２ 差動増幅器
２４ ビットラインプリチャージ手段
３０Ａ、３０Ｂ、３０Ｃ 比較手段
４０ 制御回路
５０ 駆動手段
【発明が属する技術分野】
本発明は、半導体メモリ装置（Semiconductor Memory Device）に関し、特に、ワードライン（word line）やビットライン（bit line）のようなライン遅延を測定するか、またはモデルパラメータのようなデバイス特性を測定できるようにするモニターリング回路（monitoring circuit）を備える半導体メモリ装置に関する。
【０００２】
【従来の技術】
半導体メモリ装置の集積度（density）が高くなることに伴って、ワードラインやビットラインのＲＣ遅延、モデルパラメータ（model parameter）などのデバイス特性（device characteristic）が極めて重要視されている。これはデバイスの内部動作に対する正確なタイミング（timing）を合せることに重要な要素であって、またチップの製造社の立場においては製品の競争力を決定する重要な因子（factor）であるためである。
【０００３】
しかし、現在、このような信頼性あるデバイス特性の測定方法が不足した実情であり、また測定方法も、例えば、ライン遅延を直接測定できず間接的に測定するなど、不正確なデータを得るしかなかった。
【０００４】
これと関連し、図７は従来のメモリセルブロックの一部分を簡略に示している。図７は、ＤＲＡＭセル（DRAM cell）構造の一般的な構成であって、ロウデコーダ（Row Decoder；図示せず）から出力されるメーンワードライン信号ｍｗｌｚがワードラインドライバＷＤを駆動すれば、前記ワードラインドライバＷＤがメモリーセル２に連結されたワードラインＷＬｎにワードラインブースティング信号Ｐｘを供給する構造を示している。
【０００５】
一方、従来には一般に、工程の安定のため、ワードラインＷＬｎのエッジにワードラインＷＬｎと全く同様な幅とスペースとを有したダミー（Dummy）ワードラインをさらに構成することになる。これと関連して図７の動作を詳しく説明すれば、ロウアドレス（row address）によりメーンワードラインｍｗｌｚが選択され、ロウアドレス０、１によりＰｘ０ないし３のいずれか一つのＰｘが選択されればワードラインＷＬｎのレベルがＶｐｐレベル（これは電源電圧より高い昇圧電圧を示すものであって、一般的な技術である）に変え、この電圧が選択されたメーンワードライン信号ｍｗｌｚにより一つのワードラインＷＬｎがＶｐｐレベルに駆動される。
【０００６】
【発明が解決しようとする課題】
しかし、工程上備えているダミーワードラインＤｕｍｍｙ ＷＬは使用しないワードラインであるため接地（ground）レベルに固定されている。また、ダミービットラインＤｕｍｍｙ ＢＬもビットラインプリチャージ電圧であるＶｂｌｐレベルに印加される。
【０００７】
このような構造においては、実際に製品を製造した後、ワードラインＷＬｎまたはビットラインＢＬがどのぐらい速く所望の電圧まで上がるかが製品の特性を決定するものであって、これはチップ設計上極めて重要な要素である。例えば、ビットラインセンスアンプ（BL Sense Amplifier）のイネーブル（enable）時間、ｔＲＣＤ ｍｉｎ、モデルパラメータと実際デバイスとの一致性などが判断できることになる。しかし、従来にはこれを正確に測定できず、殆どは金属から構成されて測定可能なデータライン（data line）を測定した後、これを推測して間接的に不正確なデータしか得られなかった。
【０００８】
そこで、本発明は、前記従来の技術の問題点に鑑みてなされたものであって、ワードラインやビットラインのようなライン遅延を測定するか、またはモデルパラメータのようなデバイス特性を測定可能にするモニターリング回路を備える半導体メモリ装置を提供することにその目的がある。
【０００９】
また、本発明はダミーワードラインＤｕｍｍｙ ＷＬまたはダミービットラインを用いて、デバイス特性を測定可能にするモニターリング回路を備える半導体メモリ装置を提供することにその目的がある。
【００１０】
また、本発明は、ワードラインまたはビットラインのＲＣ遅延及びモデルパラメータの正確な分析ができるようにするモニターリング回路を備える半導体メモリ装置を提供することにその目的がある。
【００１１】
【課題を解決するための手段】
前記目的を達成するため、本発明は、ノーマルワードラインと別に形成されるダミーワードラインと、前記ダミーワードラインを駆動するダミーワードラインドライバと、前記ダミーワードラインドライバを制御する制御回路と、前記ダミーワードラインに印加される電圧レベルをテストモードのような特定モードにて測定者が任意に変化させて設定した基準電圧と比較する比較手段と、前記比較手段から出力される信号を外部に出力するための手段とを備えた半導体メモリ装置を提供するものである。
【００１２】
また、前記目的を達成するため、本発明は、ノーマルビットラインと別に形成されるダミービットラインと、前記ダミービットラインに印加されるデータを増幅するダミービットラインセンスアンプと、前記ダミービットラインセンスアンプを制御する制御信号を供給する制御回路と、前記ダミービットラインに印加される電圧をテストモードのような特定モードにて測定者が任意に変化させて設定した基準電圧と比較する比較手段と、前記比較手段から出力される信号を外部に出力するための手段とを備えた半導体メモリ装置を提供するものである。
【００１３】
また、前記目的を達成するため、本発明は、ノーマルワードラインと別に形成されるダミーワードラインと、ノーマルビットラインと別に形成されるダミービットラインと、前記ダミーワードラインと前記ダミービットラインとに連結されて同ダミーワードラインとダミービットラインに印加される電圧をテストモードにて測定者が任意に変化させて設定した基準電圧の電圧レベルとそれぞれ比較して測定するモニターリング手段と、前記モニターリング手段を制御するための制御回路とを備えること特徴とする半導体メモリ装置を提供するものである。
【００１４】
【発明の実施の形態】
以下、本発明の好ましい実施形態を、添付する図面を参照しながら詳細に説明する。
【００１５】
図１は、本発明にかかるモニターリング回路を有する半導体メモリ装置の構造を示す回路図である。
【００１６】
図１の構成は、発明の理解のため、本発明によるモニターリング回路がワードラインに対するモニターリング手段と、ビットラインに対するモニターリング手段とを全て備えた好適の実施形態の構成を示す。
【００１７】
チップ設計または製品のリビジョン（revision）など目的に応じて、ワードラインモニターリング回路のみ、またはビットラインモニターリング回路のみを別に備えてデバイス特性を測定することもできるが、本発明ではこれら全てを備えた実施形態を具現して説明する。
【００１８】
その構成は、セルアレイＣＡ（本発明の要旨を理解し易くするため、図１ではノーマルセル（normal cell）の構成については省略する）と、ノーマルワードラインと別に形成されダミーセル（Dummy cell）に連結されるダミーワードラインＤｕｍｍｙ ＷＬと、ノーマルビットラインと別に形成され前記ダミーセルに連結されるダミービットラインＤｕｍｍｙ ＢＬと、前記ダミーワードラインＤｕｍｍｙ ＷＬを駆動するダミーワードラインドライバ１０と、前記ダミービットラインＤｕｍｍｙ ＢＬに印加されるデータを増幅するダミービットラインセンスアンプ２０と、前記ダミーワードラインＤｕｍｍｙ ＷＬに印加される電圧を第１基準電圧Ｖｒｅｆ１と比較する第１比較手段３０Ａと、前記ダミービットラインＤｕｍｍｙ ＢＬに印加される電圧を第２基準電圧Ｖｒｅｆ２と比較する第２比較手段３０Ｂと、前記ダミービットラインＤｕｍｍｙ ＢＬに印加される電圧を第３基準電圧Ｖｒｅｆ３と比較する第３比較手段３０Ｃと、前記ダミーワードラインＤｕｍｍｙ ＷＬまたはダミービットラインＤｕｍｍｙ ＢＬの電圧を測定するように制御する複数の制御信号を発生する制御回路４０からなる。
【００１９】
図１の構成において、ダミーワードラインドライバ１０とダミービットラインセンスアンプ２０と、第１ないし第３の比較手段３０Ａ、３０Ｂ、３０Ｃと、これらを制御する制御回路４０とが本発明によるモニターリング回路を構成する。そして、前記制御回路４０は、ダミーワードラインドライバ１０とダミービットラインセンスアンプ２０と、第１ないし第３の比較手段３０Ａ、３０Ｂ、３０Ｃとを制御する複数の制御信号ｉｎ１、ｉｎ２、．．．、ｉｎ８を発生させるが、本発明では、この制御回路４０を図５のようなタイミング信号発生回路（timing generator）により具現し、これに対しては後に述べる。
【００２０】
また、図１の構成において、出力信号ｏｕｔ１、ｏｕｔ２、ｏｕｔ３は、チップ外部に連結される端子（terminal）、またはパッド（pad）を介して外部に連結される信号であって、本発明でモニターリングされた測定値、または所定の必要値を意味する。
【００２１】
まず、図１の構成によってモニターリングする過程を具体的に説明する。
【００２２】
図２は、図１の構造によるワードライン遅延を測定するモニターリング回路の実施形態を示す詳細回路図である。図２の構成は、セルアレイＣＡと、前記セルアレイＣＡ内のノーマルワードラインＷＬｎを駆動するワードラインドライバＷＤと、図１の制御回路４０の制御信号ｉｎ１の入力に応答して前記セルアレイＣＡ内のダミーワードラインＤｕｍｍｙ ＷＬを駆動するダミーワードラインドライバ１０と、前記ダミーワードラインＤｕｍｍｙ ＷＬに印加される電圧を第１基準電圧Ｖref1と比較する第１比較手段３０Ａと、前記制御信号ｉｎ１を入力して前記第１比較手段３０Ａを駆動する駆動手段５０とから構成される。
【００２３】
前記構成において、前記ダミーワードラインドライバ１０を構成するＣＭＯＳ回路（Ｐ２、Ｎ３）は、前記ノーマルワードラインドライバＷＤを構成するＣＭＯＳ回路（Ｐ１、Ｎ１）とそのサイズを同一に具現することが好ましく、これはノーマルワードラインを測定することにおいて、より正確なデータを得るためのものである。また、ダミーワードラインドライバ１０に供給される電源レベルもノーマルワードラインブースティング信号Ｐｘの電圧レベルと同一になるように昇圧電圧Ｖｐｐを供給するように構成した。第１比較手段３０Ａの構成は、制御信号ｉｎ１の入力に応答してダミーワードラインＤｕｍｍｙ ＷＬと第１基準電圧Ｖｒｅｆ１を入力する差動増幅器３０Ａ−１と、前記差動増幅器３０Ａ−１の出力信号を増幅してｏｕｔ２端子に出力するドライバ３０Ａ−２とから構成される。前記差動増幅器３０Ａ−１は、公知の差動増幅器（Differential Amplifier）から構成し、前記ドライバ３０Ａ−２は、３個の直列連結されたＣＭＯＳインバータから構成した。
【００２４】
図３は、図１の測定用ダミーセル４の一例を示す回路図である。その構成は、通常のＤＲＡＭセル構造のダミーセルに、制御回路４０の出力信号ｉｎ２の制御を受けるＮＭＯＳトランジスタＮ４を介してセルアレイ用電源電圧ＣＶｄｄを供給する構成からなる。従って、例えば測定モード時に活性化されるｉｎ２信号よりダミーセルにＣＶｄｄの電圧、すなわち、論理“ハイ（high）”レベルのデータが書き込まれるようにする。
【００２５】
図４は、図１のダミービットラインセンスアンプ２０の一例を示す回路図である。本発明によるビットラインセンスアンプ２０の構成は、通常のノーマルビットラインセンスアンプと同一に具現しながら、本発明による制御回路４０の制御によって動作するように具現したものである。これは、ノーマルビットラインの遅延のような特性を正確に測定するためである。すなわち、その構成は、ダミービットラインＤｕｍｍｙ ＢＬ、ＢＬｂに印加されるデータを増幅するためのセンスアンプ手段２２と、前記ダミービットラインＤｕｍｍｙ ＢＬ、ＢＬｂをプリチャージ（precharge）及び等化（equalization）するためのプリチャージ手段２４と、感知動作の時、セル側のダミービットラインＤｕｍｍｙ ＢＬ、ＢＬｂとセンスアンプ手段２２側のダミービットラインＤｕｍｍｙ ＢＬ、ＢＬｂとを互いに隔離させるためのアイソレーショントランジスタ２６Ａ、２６Ｂとからなる。
【００２６】
図４において、ダミービットラインセンスアンプ２０は、制御信号ｉｎ８によりその動作が制御され、感知及びプリチャージ動作に対しては通常のセンスアンプと同じ動作を行うので回路動作の詳細な説明は省略する。
【００２７】
図５は、図１の制御回路４０、すなわち、タイミング信号発生回路の詳細回路図である。図５にて、ｉｎ ｔｅｓｔ信号はスペシャルテスト（special test）モードのような特定モード時にイネーブル（enable）される信号であって、ｔＲＡＳ後にディセーブル（disable）される信号である。このｉｎ ｔｅｓｔ信号を利用して、図６のタイミング図を満足する回路を簡略に具現したものである。図５を参照すれば、テストモード時に種々の制御信号ｉｎ１、 １ｎ２、１ｎ４、１ｎ６、１ｎ８、１ｎ９が発生することになる。
【００２８】
図６は、図１の動作タイミング図である。図６を参照しながら、本発明によるモニターリング回路の動作を説明する。
【００２９】
まず、テストモード時に活性化されるｉｎ ｔｅｓｔ信号により制御信号ｉｎ１が発生すれば、図２においてダミーワードラインドライバ１０が駆動されてダミーワードラインＤｕｍｍｙ ＷＬがＶｐｐレベルに駆動される。この場合、第１比較手段３０ＡでダミーワードラインＤｕｍｍｙ ＷＬと第１基準電圧Ｖｒｅｆ１（この場合、Ｖｒｅｆ１端子を介して入力される）とを互いに比較する。それで、例えばダミーワードラインＤｕｍｍｙ ＷＬの電圧レベルが第１基準電圧Ｖｒｅｆ１より高くなれば、差動増幅器３０Ａ−１の出力ノード３８は、論理“ハイ”レベルから論理“ロー”レベルに変化される（以前動作では第１基準電圧Ｖｒｅｆ１がより高い状態であったので、論理“ハイ”レベルを保持していた）。
【００３０】
前記差動増幅器３０Ａ−１の動作過程を詳細に説明すれば、前記差動増幅器３０Ａ−１の駆動手段５０によりその出力ノードｎ５０が論理“ハイ”となれば、差動増幅器３０Ａ−１のＴ５のゲートが論理“ハイ”となりながら、ノード３６から電流が接地（ground）に流れ始める。ここで、差動増幅器３０Ａ−１を構成する２個のＰＭＯＳトランジスタＴ１、Ｔ２は、互いにサイズが同じであり、２個のＮＭＯＳトランジスタＴ３、Ｔ４もサイズが互いに同じに構成する。それで、前記２個のＰＭＯＳトランジスタＴ１、Ｔ２は、ノード３２、３８に印加される電圧に関係せず一定の電流を駆動することになる。
【００３１】
このような構造下において、ダミーワードラインドライバ１０が動作することになれば、まず初期動作時、ダミーワードラインＤｕｍｍｙ ＷＬのレベルがまだ第１基準電圧Ｖｒｅｆ１より低ければ、トランジスタＴ４がトランジスタＴ３より大きくターンオン（turn on）されてトランジスタＴ４に流れる電流がより大きい。
【００３２】
すると、ノード３２よりノード３８がよりローレベルに低くなる。そしてノード３２の電圧レベルによりトランジスタＴ１、Ｔ２のゲート電圧が上昇するので、これらＴ１、Ｔ２に流れる電流は減少することになる。従って、結果的に差動増幅器３０Ａ−１の出力ノードである３８は論理“ロー”となる。
【００３３】
次いで、前記ダミーワードラインＤｕｍｍｙ ＷＬのレベルが続いて上昇して第１基準電圧Ｖｒｅｆ１より高くなれば、トランジスタＴ３がトランジスタＴ４より大きく“ターンオン”されてノード３２の電圧レベルが低くなることになる。すると、トランジスタＴ１、Ｔ２のゲートがさらに“ロー”に低くなるので、トランジスタＴ２の電流駆動能力がトランジスタＴ４より大きいため出力ノード３８のレベルは、論理“ハイ”になる。
【００３４】
一方、差動増幅器３０Ａ−１の出力ノードである３８は、比較的電流駆動能力が弱い構造で発生するので、この信号を測定パッドであるｏｕｔ２を介して測定するためには信号を増幅すべきであるが、この役割をドライバ３０Ａ−２が担当する。
【００３５】
そして、図２の第１比較手段３０Ａは、ノーマル動作時に続いて比較動作を行えば、電流を用いることになって、待機電流（stand-by current）が大きくなり得る。これを防止するため、ノーマル動作時、第１比較手段３０Ａをオフ（off）させ、ダミーワードラインＤｕｍｍｙ ＷＬ駆動時にのみオン（on）にして比較動作を行うように、制御信号ｉｎ１の出力を用いて比較手段３０Ａの駆動をイネーブルされるようにした。これは、差動増幅器３０Ａ−１の駆動トランジスタＴ５がｉｎ１信号のイネーブルにより駆動されることを通じて分かる。
【００３６】
このようなワードライン測定動作において、本発明は単にダミーワードラインＤｕｍｍｙ ＷＬがある決められた電圧レベルに到達する時間を測定のみするためのものではないということに注目すべきである。すなわち、基準電圧Ｖｒｅｆ１を変化させながらダミーワードラインＤｕｍｍｙ ＷＬが前記基準電圧Ｖｒｅｆ１より上がるその時点を判断することができるようにしたものである。従って、測定者がワードラインが１Ｖ、３Ｖ、Ｖｅｘｔレベルなど所望の電圧をＶｒｅｆに印加すれば、比較手段３０ＡによりダミーワードラインＤｕｍｍｙ ＷＬが基準電圧より高くなれば、比較手段出力信号を出力する。アナログ（analog）で動作するワードラインをディジタルに変化させ、制御信号ｉｎ１から測定用パッド（ｏｕｔ２）までの遅延を測定すれば、ダミーワードラインＤｕｍｍｙ ＷＬのＲＣ遅延を検出し得る。よって、以後のデバイスを設計する時、正確なワードラインＲＣ遅延値をモニターリングすることができる。
【００３７】
一方、ダミーワードラインＤｕｍｍｙ ＷＬを駆動する前に測定用ダミーセルに論理“ハイ”レベルのデータを書き込むべきであるが、これは制御信号ｉｎ２により実行される。すなわち、図６のタイミング図のように、ｉｎ ｔｅｓｔ信号が“ハイ”レベルである場合には、ｉｎ２信号が“ハイ”レベルを保持して、図３のＮＭＯＳトランジスタＮ４がオン状態になってダミーセルにＣＶｄｄレベルのデータが書き込まれる。次いで、ｉｎ ｔｅｓｔ信号によりテスト動作が実行されれば、ｉｎ２信号が論理“ロー”になって図３のＮＭＯＳトランジスタＮ４がオフされる。
【００３８】
それで、ダミーワードラインＤｕｍｍｙ ＷＬがイネーブルされれば、ノーマルセルのように単にセルキャパシタンス（cell capacitance）のみによって、ダミービットラインにチャージシェアリング（cahrge sharing）動作が進行される。
【００３９】
ここで、図１及び図４を参照すれば、ダミーワードラインＤｕｍｍｙ ＷＬがイネーブルされれば、ダミービットラインＤｕｍｍｙ ＢＬはダミーセルのチャージシェアリングにより常に“Ｖｂｌｐ（ビットラインプリチャージ電圧）＋ｄｖ（チャージシェアリングにより加えられた電圧）”レベルになり、これに対しダミービットラインＤｕｍｍｙ ＢＬｂは常にＶｂｌｐレベルに固定されている。そして、第２比較手段３０Ｂを介して、使用者が印加したパッド（Ｖｒｅｆ２）よりダミービットラインＤｕｍｍｙ ＢＬが高くなれば出力ｏｕｔ１が発生する。このｏｕｔ１信号が論理“ロー”レベルになれば、使用者が目標としたレベルになった状態であるため、このｏｕｔ１信号を受けてダミービットラインセンスアンプ２０を駆動する。すなわち、ｏｕｔ１信号が論理“ロー”になれば、図５の制御回路図においてｉｎ８信号が発生することが分かる。また、図４及び図６を参照すれば、制御信号ｉｎ８はダミービットラインセンスアンプ２０の駆動トランジスタである２２Ａ、２２Ｂを駆動させて、ダミービットラインＢＬ、ＢＬｂを感知するようにする。この場合、タイミング的にダミービットラインＢＬ、ＢＬｂをプリチャージ電圧Ｖｂｌｐに保持させるプリチャージ手段２４の制御信号ｉｎ４を制御信号ｉｎ８より先に論理“ロー”にすべきである。
【００４０】
感知動作が開始されれば、ダミービットラインＢＬは論理“ハイ”に、ダミービットラインＢＬｂは論理“ロー”に変えることになる。勿論、これはダミーセルに常に論理“ハイ”のデータを書き込むためのものである。前記ダミービットラインＢＬを外部から印加した第３基準電圧Ｖｒｅｆ３と比較して、ダミービットラインＢＬが第３基準電圧Ｖｒｅｆ３より高ければこれを感知することになり、その結果をｏｕｔ３信号として出力することになる。
【００４１】
一方、図６のように、制御回路４０から出力される制御信号ｉｎ４は、ディセーブルの時に制御信号ｉｎ１より遅くなるべきである。なぜならば、ダミービットラインＢＬ、ＢＬｂがビットラインプリチャージ電圧Ｖｂｌｐにプリチャージされ、この場合、ダミーワードラインＤｕｍｍｙ ＷＬがイネーブルされていれば、制御信号ｉｎ４により連結されたＶｂｌｐが制御信号ｉｎ２により連結されたＣＶｄｄに電流経路（current path）が生じることになる。それで制御信号ｉｎ４がディセーブルされる時にｉｎ ｔｅｓｔに遅延を加えてこれを解決した。
【００４２】
前記のような本発明の回路構成において、第１比較手段３０Ａと第２比較手段３０Ｂと第３比較手段３０Ｃは、好ましく全て同じ構造で具現した。これは全て同じ環境条件下で感知するようにするためのものである。
【００４３】
また、図４におけるダミービットラインセンスアンプ２０のアイソレーショントランジスタ２６Ａ、２６Ｂを追加したことも、実際にノーマルビットラインセンスアンプと同じ環境を提供するために構成したものである。このようにすることによって、ダミービットラインまたはダミーワードラインＤｕｍｍｙ ＷＬの環境がノーマルビットライン、またはノーマルワードラインの環境と同一化させて、より測定値の正確度を向上させたものである。
【００４４】
一方、本発明ではモニターリング回路を構成する各回路を可能な限り、簡略な構成に具現するようにしたが、これはその目的を同一に達成するためには多様な設計が可能であり、また必要に応じて新回路を追加することによって、さらに他のデバイス特性を測定可能である。
【００４５】
【発明の効果】
上述したようになされる本発明のモニターリング回路を用いると、正確なワードラインまたはビットラインのＲＣ遅延が分かるので、ワードラインモデルパラメータとの比較、デバイス内部動作において正確なタイミングを有する製品の具現が可能となる。
【００４６】
また、製品の競争力を向上させることができ、特に新製品の開発のリビジョン（revision）時に有用なデータとして用いられることのできる効果がある。
【図面の簡単な説明】
【図１】 本発明にかかるモニターリング回路を有する半導体メモリ装置の構造を示す回路図である。
【図２】 図１の構造にかかるワードライン遅延を測定するモニターリング回路の実施形態を示す詳細回路図である。
【図３】 図１の測定用ダミーセルの一例を示す回路図である。
【図４】 図１のダミービットラインセンスアンプの一例を示す回路図である。
【図５】 図１の制御回路の回路図である。
【図６】 図１の動作タイミング図である。
【図７】 従来の技術にかかる半導体メモリ装置のメモリーセル構造の簡略な構成を示す回路図である。
【符号の説明】
ＣＡ セルアレイ
ＷＤ ノーマルワードラインドライバ
ＷＬｎ ノーマルワードライン
Ｄｕｍｍｙ ＷＬ ダミーワードライン
１０ ダミーワードラインドライバ
２０ ダミービットラインセンスアンプ
２２ 差動増幅器
２４ ビットラインプリチャージ手段
３０Ａ、３０Ｂ、３０Ｃ 比較手段
４０ 制御回路
５０ 駆動手段
Claims (18)
- ノーマルワードラインと別に形成されるダミーワードラインと、
前記ダミーワードラインを駆動するダミーワードラインドライバと、
前記ダミーワードラインドライバを制御する制御回路と、
前記ダミーワードラインに印加される電圧レベルをテストモードのような特定モードにて測定者が任意に変化させて設定した基準電圧と比較する比較手段と、
前記比較手段から出力される信号を外部に出力するための手段とを備えた半導体メモリ装置。 - 前記制御回路は、タイミング信号発生回路からなることを特徴とする請求項１に記載の半導体メモリ装置。
- 前記比較手段は、前記ダミーワードラインに印加される電圧レベルを所定の基準電圧と比較する差動増幅器と、前記差動増幅器の出力を増幅するドライバとを含んでなることを特徴とする請求項１に記載の半導体メモリ装置。
- 前記ノーマルワードラインを駆動するノーマルワードラインドライバをさらに備えることを特徴とする請求項１に記載の半導体メモリ装置。
- 前記ダミーワードラインドライバと前記ノーマルワードラインドライバとの構成トランジスタのサイズが互いに同じであることを特徴とする請求項４に記載の半導体メモリ装置。
- ノーマルビットラインと別に形成されるダミービットラインと、
前記ダミービットラインに印加されるデータを増幅するダミービットラインセンスアンプと、
前記ダミービットラインセンスアンプを制御する制御信号を供給する制御回路と、
前記ダミービットラインに印加される電圧をテストモードのような特定モードにて測定者が任意に変化させて設定した基準電圧と比較する比較手段と、
前記比較手段から出力される信号を外部に出力するための手段とを備えた半導体メモリ装置。 - 前記制御回路は、タイミング信号発生回路からなることを特徴とする請求項６に記載の半導体メモリ装置。
- 前記比較手段は、前記ダミーワードラインに印加される電圧レベルを所定の基準電圧と比較する差動増幅器と、前記差動増幅器の出力を増幅するドライバとを含んでなることを特徴とする請求項６に記載の半導体メモリ装置。
- 前記ノーマルビットラインを感知するノーマルビットラインセンスアンプをさらに備えることを特徴とする請求項６に記載の半導体メモリ装置。
- 前記ダミービットラインセンスアンプと前記ノーマルビットラインセンスアンプとの構成トランジスタを互いに同一に具現することを特徴とする請求項９に記載の半導体メモリ装置。
- ノーマルワードラインと別に形成されるダミーワードラインと、
ノーマルビットラインと別に形成されるダミービットラインと、
前記ダミーワードラインと前記ダミービットラインとに連結されて同ダミーワードラインとダミービットラインに印加される電圧をテストモードにて測定者が任意に変化させて設定した基準電圧の電圧レベルとそれぞれ比較して測定するモニターリング手段と、
前記モニターリング手段を制御するための制御回路とを備えること特徴とする半導体メモリ装置。 - 前記制御回路は、タイミング信号発生回路からなることを特徴とする請求項１１に記載の半導体メモリ装置。
- 前記モニターリング手段は、
前記ダミーワードラインを駆動するダミーワードラインドライバと、
前記ダミーワードラインに印加される電圧レベルを所定の第１基準電圧と比較する第１比較手段と、
前記第１比較手段から出力される信号を外部に出力するための第１手段と、
前記ダミービットラインに印加されるデータを増幅するダミービットラインセンスアンプと、
前記ダミービットラインに印加される電圧を所定の第２基準電圧と比較する第２比較手段と、
前記第２比較手段から出力される信号を外部に出力するための第２手段と
を含んでなることを特徴とする請求項１１に記載の半導体メモリ装置。 - 前記第１及び第２比較手段は、
前記ダミーワードラインに印加される電圧レベルを所定の基準電圧と比較する差動増幅器と、
前記差動増幅器の出力を増幅するドライバと
を含んでなる構成から各々なるを特徴とする請求項１３に記載の半導体メモリ装置。 - 前記ノーマルワードラインを駆動するノーマルワードラインドライバをさらに備えることを特徴とする請求項１１に記載の半導体メモリ装置。
- 前記ダミーワードラインドライバと前記ノーマルワードラインドライバとの構成トランジスタのサイズが互いに同じであることを特徴とする請求項１５に記載の半導体メモリ装置。
- 前記ノーマルビットラインを感知するノーマルビットラインセンスアンプをさらに備えることを特徴とする請求項１１に記載の半導体メモリ装置。
- 前記ダミービットラインセンスアンプと前記ノーマルビットラインセンスアンプとの構成トランジスタを互いに同一に具現することを特徴とする請求項１７に記載の半導体メモリ装置。
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