JPH0194592A

JPH0194592A - 半導体メモリ

Info

Publication number: JPH0194592A
Application number: JP62251983A
Authority: JP
Inventors: Hirohiko Mochizuki; 望月　裕彦; Takeshi Ohira; 大平　壮; Yukinori Kodama; 幸徳児玉; Akiko Kobayashi; 明子小林; Takaaki Furuyama; 孝昭古山
Original assignee: Fujitsu VLSI Ltd; Fujitsu Ltd
Current assignee: Fujitsu VLSI Ltd; Fujitsu Ltd
Priority date: 1987-10-06
Filing date: 1987-10-06
Publication date: 1989-04-13
Also published as: EP0311047A3; KR890007288A; DE3882324T2; US4989182A; EP0311047B1; KR920001329B1; EP0311047A2; DE3882324D1

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔目　次〕概要産業上の利用分野従来の技術　　　　　　　　　　（第８．９図）発明が
解決しようとする問題点問題点を解決するための手段作用実施例ダイナミックＲＡＭの全体構成の説明（第２図）タイミング回路の説明　　　　（第３図）行アドレスラ
ッチ回路の説明　（第４図）行アドレスデコーダ回路の
説明（第５図）ダミー回路の説明　　　　　　（第６図
）回路動作の説明　　　　　　　（第７図）発明の効果〔概　要〕半導体メモリに関し、誤動作を引き起こすことなく、プリチャージタイムｔＲ
Ｐを短縮することを目的とし、１つのワード線を指定す
る外部からのアドレス信号を所定の時間内部に保持する
保持手段と、保持されたアドレス信号に基づいて１つの
ワード線を指定し、該ワード線の電位を所定の高電位へ
と上昇させ、その後、所定の低電位へと下降させる電位
可変手段と、前記ワード線の電位が所定の低電位に移行
したとき、保持手段に保持されたアドレス信号の保持解
除を指令する指令信号を出力する信号出力手段と、によ
り構成している。

〔産業上の利用分野〕

本発明はマルチプレクスされたアドレス信号を受ける半
導体メモリに関し、詳しくは、行アドレス信号のラッチ
解除タイミングを、ワード線の実際の電位変化に応答さ
せ、プリチャージタイムを短縮させた半導体メモリに関
する。

一般に、ダイナミックＲＡＭはスタテックＲＡＭに比し
てメモリセルを構成する素子数が少ないので高集積化に
適しており、このため、ビットあたりの価格が安く、Ｃ
ＰＵ等のメインメモリや各種のメモリ装置として広く使
用されている。

また、アドレスマルチプレクス型のダイナミックＲＡＭ
ではそのアドレッシング動作を、まず、はじめにメモリ
セルアレイの任意の行を先に指定し、その後、任意の列
を指定して、これら指定された行と列の交点のメモリセ
ルを選択して行っている。したがって、行を指定する行
アドレスと列を指定する列アドレスとを同時に取り込む
必要がないので、アドレス線やアドレスピンを両アドレ
ス間で共有することができ、パフケージの小型化や周辺
配線数の削減と相まって、ＰＣＢ　（プリント基板）上
の実装密度をより高めている。

〔従来の技術〕

従来のアドレスマルチプレクス型のダイナミックＲＡＭ
としては、例えば、第８図に示すようなものがある。な
お、第８図はダイナミックＲＡＭの一部の回路を抜粋し
て示し、他は後述の実施例と同一なのでここでの説明を
省略する。第８図において、１はダイナミックＲＡＭで
あり、ダイナミックＲＡＭＩには、ＣＰＵ等の外部装置
から複数ビット（本例ではＡ０〜Ａ６の７ビツト）のア
ドレス信号や行アドレスストローブ信号（以下、ＲＡＳ
という）などが入力されている。ＲＡＳは所定のサイク
ルタイムｔＲＣで［Ｈ）、（Ｌ）を繰り返す負論理の信
号であり、このＲＡＳはタイミング回路２に入力されて
いる。タイミング回路２はＲＡＳの立下がりタイミング
から所定の時間後に、ラッチイネーブル信号ＬＥを電源
ＶＤ１１レベルにセントして行アドレスラッチ３に出力
する。行アドレスラッチ３は、ＬＥのｖＩ、Ｉｌレベル
セット直前に入力されたアドレス信号を行アドレスとし
てラッチし、この行アドレスに基づいて任意のワード線
に割り当てられた内部アドレスＩＡを発生する。アドレ
スデコーダ４は内部アドレスＩＡに従って任意のワード
線を選択し、このワード線に対して電源ＶＤＩ＋もしく
はＶｏより高電位のワードライン信号ＷＬを出力する。

一方、メモリセルアレイ５に配線された行方向の任意の
ワード線には、図示は略すが行方向に並べられた複数の
ＦＥＴのゲートが接続されており、これらのＦＥＴはワ
ード線の電位上昇によってＯＮし、各ＦＥＴと対をなす
メモリ素子を図示しない各ビット線に接続する。すなわ
ち、任意のワード線の電位を上昇させることにより、こ
のワード線に接続されたＦＥＴとメモリ素子からなる複
数のメモリセルがセレクトされ、列方向に配列された多
数のビット線を介してセンスアンプ６に接続される。そ
して、このセンスアンプ６内の１つのアンプが後述する
列アドレスで選択されると、このアンプに対応するビッ
ト線と前記任意のワード線との交点に位置する１つのメ
モリセルに、例えば情報を書き込んだり、あるいはメモ
リセルから情報を読み出したりすることが可能になる。

一方、ＲＡＳが立上がると、書き込みや読み出し動作を
行ういわゆるアクティブ状態からリセット動作のための
非アクテイブ状態へと移行し、第９図に示すようにＲＡ
Ｓの立上がりからｔ１時間後にワードライン信号ＷＬを
０電位方向へと変化させ、さらに、百Ｘ１の立上がりか
らｔ２時間後にラッチイネーブル信号ＬＥを立下げてい
る。このＬＥの立下りによって行アドレスラッチ３のラ
ンチが解除され、内部アドレスＩＡをＯ電位に復帰させ
て各種リセット動作を開始している。

〔発明が解決しようとする問題点〕

しかしながら、このような従来のダイナミックＲＡＭに
あっては、実際のワード線の電位変化にかかわらず、一
定の時間ｔ！後にアドレス信号のランチを解除して各種
リセット動作を開始する構成となっていたため、このｔ
２はプロセスのバラツキや動作マージンを考慮して、少
なくとも予想されるワード線の０電位到達時間ｔｘから
、さらに所定の余裕時間ｔα後となるように調節する必
要があった。したがって、ＲＡＳの立上がりから次回の
ＲＡＳの立下がりまでのいわゆるプリチャージタイムｔ
□が余裕時間ｔα分だけ長くなり、その結果、サイクル
タイムｔＲＣが長くなって、単位時間当たりの書き込み
や読み出しの情報量が制限されるといった問題点があっ
た。

あるいは、このような問題点を避けるために、上記余裕
時間ｔαが極力小さくなるように時間ｔ２を調節すると
、今度はワード線の電位が完全に落ち切らないうちにラ
ッチが解除される可能性があり、多重アクセス等の誤動
作が発生する。

本発明は、このような点に鑑みてなされたもので、多重
アクセス等の誤動作を引き起こすことなく、プリチャー
ジタイムｔ□を短縮化し、単位時間当たりの書き込みや
読み出しの情報量を増やすことを可能にした半導体メモ
リを提供することを目的としている。

〔問題点を解決するための手段〕

第１図は本発明の半導体メモリの原理ブロック図を示す
。

第１図において、１つのワード線１を指定する外部から
のアドレス信号を所定の時間内部に保持する保持手段２
と、保持されたアドレス信号に基づいて１つのワード線
１を指定し、該ワード線１の電位を所定の高電位へと上
昇させ、その後、所定の低電位へと下降させる電位可変
手段３と、前記ワード線工の電位が所定の低電位に移行
したとき、保持手段２に保持されたアドレス信号の保持
解除を指令する指令信号を出力する信号出力手段４と、
により構成している。

〔作用〕

本発明では、ワード線の電位の変化に応答してアドレス
ラッチのランチが解除される。

したがって、速やかにリセット動作に移行することがで
き、プリチャージタイムｔＲＰを短縮化し、ひいてはサ
イクルタイムｔＲｃを短縮化して単位時間当たりの書き
込みや読み出しの情報量を増やすことが可能となる。

〔実施例〕

以下、本発明の実施例を図面に基づいて説明する。

第２〜７図は本発明に係る半導体メモリの一実施例を示
す図であり、１６にのダイナミックＲＡＭに適用した例
である。

第２図は、ダイナミックＲＡＭ２０の全体構成を示す図
である。ダイナミックＲＡＭ２０は、各回路を制御して
読み出しや書き込み等の動作サイクルをコントロールす
る制御回路２１と、動作サイクルを実行するうえで必要
な各種クロック信号φ４、φ２・・・・・・を発生する
とともに、マルチプレクスして入力されたそれぞれの行
アドレス信号および列アドレス信号をラッチさせるラッ
チイネーブル信号（指令信号）ＬＥ、や、ラッチイネー
ブル信号ＬＥ２を発生するタイミング回路（信号出力手
段）２２と、ラッチイネーブル信号ＬＥＩに基づいてそ
のとき入力された外部アドレス信号Ａ　ｏ　−Ａ’。

を行アドレスとしてラッチするとともに、ラッチされた
行アドレス信号に基づいて内部アドレス信号ＩＡ６〜Ｉ
Ａｎを発生する行アドレスラッチ回路（保持手段）２３
と、ラッチイネーブル信号ＬＥ２に基づいてそのとき入
力されたアドレス信号Ａ。

〜Ａ７を列アドレスとしてラッチするとともに、ラッチ
された列アドレス信号に基づいて内部アドレス信号ＩＡ
ｏ’〜ＩＡ、’を発生する列アドレスラッチ回路２４と
、内部アドレス信号ＩＡ、〜■Ａ７に基づいて後述のワ
ード線の中の１つを選択し、選択されたワード線を充電
する行アドレスデコーダ（電位可変手段）２５と、内部
アドレス信号ＩＡｏ’〜ｌＡｌ１　’に基づいて後述の
ビット線の１つを選択する列アドレスデコーダ２６と、
選択されたビット線の電位と所定の基準電位とを比較し
、例えば、読み出しサイクルでは、この比較結果に基づ
いて読み出し情報を出力するセンスアンプ２７と、動作
サイクルに従ってセンスアンプ２７からの読み出し情報
を外部回路に出力情報り。ｕアとして出力したり、ある
いは外部回路からの入力情報ＤＩＮをセンスアンプ２７
に送出するＩ１０回路２８と、多数の記憶セル（後述す
る）がマトリクス配列されたメモリセルアレイ２９と、
メモリセルアレイ２９の実際のワード線（図示せず）と
ほぼ同一の抵抗骨や容量分を保有して、実際のワード線
の電位変化に相似して応答する電位信号ＷＬＬを出力す
るダミー回路３０と、を有し、メモリセルアレイ２９は行方向の多数のワード線と、列
方向の多数のビット線と、該ワード線の電位が所定の高
電位に上昇するとＯＮＬ、所定の低電位に下降するとＯ
ＦＦするスイッチ素子および該スイッチ素子を介してビ
ット線に接続される記憶素子からなる多数のメモリセル
と、を備えている。

また、ダイナミックＲＡＭ２０にはＣＰＵ等の外部回路
からパラレル転送される正論理のアドレス信号Ａ０〜Ａ
、、や各種のタイミング信号（行アドレスストローブ信
号ＲＡＳ、列アドレスストロ−が入力され、さらに、ダ
イナミックＲＡＭ２０と外部回路との間には必要に応じ
て入出力情報ＤＩＭ、００８丁がシリアルでやりとりさ
れる。上記タイミング信号のうちＲＡＳおよびＣＡＳは
共に同一周期、かつ、負論理の信号であり、そして立下
がりのタイミングはＣＡＳの方が遅い。また、アドレス
信号Ａ０〜Ａ１はＲＡＳの立下がりタイミングとＣＡＳ
の立下がりタイミングの２回転送され、１回目は行アド
レス、２回目は列アドレスとしてこれら両方のアドレス
信号でひとつのメモリセルを指定する。

第３図はタイミング回路２２の一部を示す図であり、ラ
ッチイネーブル信号ＬＥ、を生成する部分を抜粋して示
す図である。

第３図において、タイミング回路２２には、ＲＡ丁を所
定時間遅延させてプレイストローブＤＲＡ丁を出力する
プレイ回路３１と、ダミー回路３０からの電位信号ＷＬ
Ｌを反転させるインバータ３２と、インバータ３２の出
力が（Ｈ）レベルのとき「π】Ｓを反転させて通過させ
るＮＡＮＤ３３とを有している。

ＮＡＮＤ３３からのＤＲＡＳ反転出力はラッチイネーブ
ル信号ＬＥ、として行アドレスラッチ回路２３に出力さ
れ、このラッチイネーブル信号ＬＥ。

の（Ｈ）レベル期間、行アドレスラッチ回路２３のラッ
チを保持する。すなわち、ラッチイネーブル信号ＬＥ、
は、ダミー回路３０からの電位信号ＷＬＬが所定の低電
位となる（Ｌ）レベルにある間、ＤＲＡＳに応じて（Ｈ
）レベルにセットされ、また、電位信号ＷＬＬが所定の
高電位となる〔Ｈ〕レベルにある間、ＤＲＡＳにかかわ
らず（Ｈ）レベルを維持する。そして、ＤＲＡＳが（Ｈ
）レベルとなり、かつ、電位信号ＷＬＬが（Ｌ）レベル
に落ちると、ラッチイネーブル信号Ｌ　Ｅ　＋　は〔Ｌ
〕レベルにリセットされる。したがって、ラッチイネー
ブル信号ＬＥＩのセット（〔Ｈ〕レベル）は、ＤＲＡＳ
によってコントロールさし、−方、リセット（〔Ｌ〕レ
ベル）は、電位信号ＷＬＬによってコントロールされる
。

第４図は行アドレスラッチ回路２３を示す図である。な
お、行アドレスランチ回路２３はアドレス信号のビット
数（Ａ、〜Ａ、）分の回路を有しているが、これらは同
一の構成のため、ここではアドレス信号Ａ、に関係する
回路を例として示す。

第４図において、Ｔ、〜Ｔ、はＰチャネルのＭＯＳ）ラ
ンジスタ、Ｔ６〜ＴｌｌはＮチャネルのＭＯＳトランジ
スタ、３４はインバータである。ＭＯＳトランジスタＴ
　ｂ　、Ｔ　ｔ　はそれぞれのゲート、ドレイン間がた
すき掛けに接続されてフリップフロップを構成し、これ
らＭＯＳ）ランジスタＴ５、Ｔ７のドレインと電源■。

の間にはＭＯＳ）ランジスタＴ、　、’ｒｚおよびＭＯ
Ｓ）ランジスタＴ１、Ｔ４が負荷として接続されている
。ＭＯＳトランジスタＴ６、Ｔ、の共通にされたソース
にはＭＯＳトランジスタＴ８のドレインが接続され、Ｍ
ＯＳトランジスタＴ、のソースは接地されている。

ＭＯＳ）ランジスタＴ６のドレインおよびＭＯＳトラン
ジスタＴ７のゲートにはクロック信号φ１により０Ｎ１
０ＦＦするＭＯＳ）ランジスタＴ。

を介してアドレス信号ＡＩが印加され、また、ＭＯＳ）
ランジスタＴ、のドレインおよびＭＯＳ）ランジスタＴ
６のゲートにはインバータ３４で反転されたアドレス信
号ＡＩが、クロック信号φ１により０Ｎ１０ＦＦするＭ
ＯＳトランジスタＴ１゜を介して印加されている。さら
に、ＭＯＳ）ランジスタＴ、　、Ｔ、およびＭＯＳ）ラ
ンジスタＴ８の各ゲートにはラッチイネーブル信号ＬＥ
、が印加されており、ＭＯＳ）ランジスタＴ、、Ｔ、は
ラッチイネーブル信号ＬＥＩの（Ｌ）レベル期間におい
てＯＮＬ、ＭＯＳトランジスタＴ、　、Ｔ、のドレイン
に電源ｖＤＤを印加してフリップフロップをリセットす
る。一方、ＭＯＳ）ランジスタＴｌｌはラッチイネーブ
ル信号ＬＥ、の（Ｈ）レベル期間においてＯＮＬ、フリ
ップフロップを活性化させる。

ＭＯＳトランジスタＴ、　、Ｔ、。を介してフリップフ
ロップに入力された外部アドレス信号Ａ、は、そのレベ
ルに応じてＭＯＳトランジスタＴ６あるいはＭＯＳ）ラ
ンジスタＴ７をＯＮＬ、、例えば、外部アドレス信号Ａ
１が外部回路で選択され正論理、すなわち（Ｈ）レベル
で入力したときはＭＯＳトランジスタＴ、がＯＮＬ、Ｍ
ＯＳ）ランジスタＴ６をＯＦＦしてＭＯＳ）ランジスタ
Ｔマのドレイン電位を（Ｌ）レベルにラッチする。そし
て、ＭＯＳ）ランジスタＴ７のドレイン電位はＭＯＳト
ランジスタＴ５とＭＯＳ）ランジスタＴｌｌにより構成
されたインバータを介し、内部アドレスＩＡ＋　として
出力される。このようにして行アドレスラッチ回路２３
からは内部アドレス信号ＩＡ、〜ＩＡｎまでの内部アド
レス信号が出力され、そのレベルは外部アドレス信号Ａ
０〜Ａ７の各ビットのレベルに対応している。なお、図
示は略すが、行アドレスラッチ回路２３からは、上記内
部アドレス信号ＩＡｏ〜ＩＡ、のそれぞれの反転信号が
出力されており、これら非反転°と反転の一対の信号で
いわゆる相補信号をなしている。

第５図は、行アドレスデコーダ２５を示す図である。行
アドレスデコーダ２５は後述するワード線の本数分設け
られているが、ここでは、所定の内部アドレス（例えば
Ｉ　Ａ　Ｉ　とＩＡｚ）により選択されるそのうちの１
つの回路を例示する。

第５図において、行アドレスデコーダ２５はＮＡＮＤ型
デコーダ３５と、ドライバ３６を有し、ＮＡＮＤ型デコ
ーダ３５はＰチャネルのＭＯＳ）ランジスタＴ１２％　
’Ｉ”１３と、直列接続されたＮチャネルのＭＯＳトラ
ンジスタＴ＋ａ、ＴＩｓと、インバータを構成するＰチ
ャネルのＭＯ３Ｉ−ランジスタＴ１６およびＮチャネル
のＭＯＳ）ランジスタＴｌ、と、を有している。ＭＯＳ
）ランジスタＴ’＋ｚはクロック信号φ、の（Ｌ）レベ
ル期間においてＯＮＬ、ノードＮ１をチャージアップす
る。また、内部アドレス信号Ｉ　Ａｔ　、Ｉ　Ａｔが（
Ｈ〕レベルとなって、このＮＡＮＤ型デコーダ３５が選
択されるとＭＯＳトランジスタＴＩ４、ＴＩＳがＯＮＬ
、ノードＮ１が接地される。これにより、ＭＯＳトラン
ジスタＴＩ６がＯＮＬ、てノードＮ２に電源ＶＤ！＋が
チャージアップされる。

ドライバ３６は、上記ノードＮ２がチャージアップされ
ると、この電荷をノードＮ、に転送するＮチャネルのＭ
ＯＳ）ランジスタＴＩＢと、インバー夕を構成してノー
ドＮ２の電位を反転出力するＰチャネルのＭＯＳ）ラン
ジスタＴ１９およびＮチャネルのＭＯＳ）ランジスタＴ
２゜と、ノードＮ３のチャージアンプ電位によりＯＮＬ
、クロック信号φ２の電位をワードライン信号ＷＬとし
て任意のワード線へ印加するＭＯＳ）ランジスタ’Ｉ”
２１と、ノードＮ２が接地されたときＭＯＳトランジス
タＴＩ９、Ｔ２゜の出力によってＯＮＬ、任意のワード
線を接地するＮチャネルのＭＯＳトランジスタＴ２ｚと
・を有している。

第６図はダミー回路３０を示す図である。ダミー回路３
０はダミーデコード部３８と、ダミードライバ部３９と
、ダミーワード線部４０と、波形整形部４１と、を有し
、ダミーデコード部３８はＭＯＳ）ランジスタＴ２３〜
Ｔ２＆からなる２段のインバータ４２．４３から構成さ
れ、クロック信号φ１の（Ｈ）レベルの期間ノードＮ４
を電源ＶＤＤにチャージアップする。

ダミードライバ部３９はチャージアップされたノードＮ
４の電荷をノードＮ５に転送するＭＯＳ）ランジスタＴ
２？と、ノードＮ、の電荷によりＯＮＬ、クロツタ信号
φ２の電位をダミーワード線部４０に供給するＭＯＳ）
ランジスタＴ　ｚ　ｅと、クロック信号φ１の〔Ｌ〕レ
ベル期間でＯＮＬ、ダミードライバ部３９を接地するＭ
ＯＳトランジスタＴ２９と、を有している。ダミーワー
ド線部４０はウェーハ表面にパターニングされた所定長
のポリシリコンからなる抵抗Ｒと、ＭＯＳ）ランジスタ
Ｔ、。のチャネル間容量Ｃと、を有し、これらＯＣＲに
よって実際のワード線に相当する電気的特性を持たせて
いる。波形整形部４１はＭＯＳトランジスタＴｆｆｌ〜
Ｔ３４からなる２段のインバータ４４．４５から構成さ
れ、上記ＣＲに充電された電位を整形し、電位信号ＷＬ
Ｌとして出力する。すなわち、上記ダミーワード線部４
０のＣＲは、実際のワード線の電気的特性とほぼ一致し
ているので、このＣＲの電位変化をモニタすることによ
り、実際のワード線の電位変化を知るこ上ができる。

次に、作用を説明する。

一般的なアドレスマルチプレクス型のダイナミックＲＡ
Ｍでは、ＲＡＳ、Ｃ；ＡｓＳｗａのＪリリタイミング信
号により各種の動作モードが選択される。各種の動作モ
ードとしては、例えば、り一ドモード、ライトモード、
リードモデファイライトモード、ベージモードがあるが
、以下の説明ではリードモードを例に動作を説明する。

リードモードはライトイネーブル信号ＷＥが（Ｌ）レベ
ルのとき、１つのメモリサイクル（Ｒ忌の１−周期）中
に１つの記憶セルを指定し、この記憶セルの情報を読み
出すモードであり、記憶セルの指定は、ＲＡＳの立下が
り時に取り込まれた外部アドレス信号Ａ０〜Ａｎ　（行
アドレス）とＣＡＳの立下がり時に取り込まれた外部ア
ドレス信号Ａ０〜Ａｎ　（列アドレス）によって行われ
る。

以下、このような記憶セルの指定について、行アドレス
の取り込みから、この行アドレスに基づくワード線の選
択までを例として具体的に説明する。

第７図は、ＲＡＳの立下がりや立上がりのタイミングに
よって起動する内部の主要波形を示すタイミングチャー
トである。

まず、ＲＡＳが立下がると、この立下がりから所定の時
間後に、タイミング回路２２で作られるクロック信号φ
１が（Ｈ）レベルへと変化する。このクロック信号φ直
は行アドレスランチ回路２３に出力され、行アドレスラ
ッチ回路２３ではクロック信号φ１によりＭＯ３Ｉ−ラ
ンジスタＴ７、Ｔ、。をＯＮさせて外部アドレス信号Ａ
０〜Ａ、、（例えば外部アドレス信号ＡＩ　）を取り込
んでラッチするとともに、内部アドレス信号ＩＡ、とし
て出力する。このような動作は、他のＡ０〜Ａ７につい
ても同様に行われており、その結果、行アドレスランチ
回路２３からは外部アドレス信号Ａ０〜Ａ７の組み合わ
せに対応した内部アドレス信号ＩＡ、〜ＩＡ、がパラレ
ルで出力される。

行アドレスデコーダ２５は内部アドレス信号ＩＡ。〜Ｉ
Ａｎをデコードし、例えばＩ　Ａｙ　、Ｉ　Ａｚが（Ｈ
）レベルのときはＮＡＮＤ型デコーダ３５のＭＯＳトラ
ンジスタＴＩ４、Ｔ’＋ｓをＯＮしてノードＮ２を電源
■。、までチャージアップする。ノードＮ２の電荷はＭ
ＯＳ）ランジスタＴＩ８を介してノ−ドＮ３に転送され
、このノードＮ３の電位によりＭＯ３Ｉ−ランジスタＴ
２１がＯＮされる。ＭＯＳトランジスタＴＺＩには前述
のクロック信号φ１よりも後れて（Ｈ）レベルに変化す
るクロック信号φ２がタイミング回路２２から入力して
おり、このクロック信号φ２はＯＮＬ、たＭＯＳ）ラン
ジスタＴ２１を介して任意のワード線に供給される。す
なわち、このワード線は行方向の多数のワード線の中の
１つであり、行アドレスラッチ回路２３にラッチされた
外部アドレス信号Ａ０〜Ａ７の組み合わせに基づいて選
択されたものである。そして、選択されたワード線の電
位ＷＬは、ワード線の抵抗分や浮遊容量等による時定数
に従って所定の上昇カーブで電源ｖＤＤに向けて上昇す
る。

一方、クロック信号φ１が（Ｈ）レベルへと変化すると
、ダミー回路３０のダミーデコード部３８が活性化し、
ノードＮ４がチャージアップされる。

このノードＮ４の電荷はＭＯＳ）ランジスタＴＺ？を介
してノードＮ５に転送され、ＭＯＳ）ランジスタＴ２１
１をＯＮさせる。そして、ＭＯＳ）ランジスタＴ２８の
ＯＮにより、クロック信号φ２がダミーワード線部４０
に供給され、ダミーワード線部４０のＣＲが充電される
。この、ダミーワード線部４０のＣＲは実際のワード線
の抵抗分や浮遊容量と同等に設定されており、したがっ
て、このＣＲから波形整形部４１を介して出力された電
位信号ＷＬＬは、前記選択された実際のワード線の電位
ＷＬとほぼ同様の変化傾向を示している。

所定の時間が経過してＲＡＳが立上がると、タイミング
回路２２から出力されるクロック信号φ２は（Ｌ）レベ
ルへと変化し、選択されたワード線の電位ＷＬが下降を
始めるとともに、このとき、はぼ同一のタイミングでダ
ミー回路３０から出力される電位信号ＷＬＬも下降を始
める。このように下降を始めた電位信号ＷＬＬは、タイ
ミング回路２２に出力され（第３図参照）、タイミング
回路２２のインバータ３２は、電位信号ＷＬＬの電位が
所定の低電位以下になったとき、出力を（Ｈ）レベルに
してＮＡＮＤ３３の出力、すなわち、ラッチイネーブル
信号Ｌ　Ｅ　＋を（Ｌ）レベルにリセットする。

そして、ラッチイネーブル信号ＬＥ＋のリセットにより
行アドレスラッチ回路２３のラッチが解除され、読み出
しモードが終了する。

このように、本実施例では、電気的特性が実際のワード
線とほぼ同一のダミーワード線部４０を設け、実際のワ
ード線に対して行うのと同様な充電や放電をダミーワー
ド線部４０に対しても行い、このダミーデード部４０の
電位変化を検出して、実際のワード線の電位変化に対応
させ、該ダミーワード線部４０の電位変化が所定の低電
位に降下したとき、実際のワード線の電位も同様に降下
したとして、アドレス信号のラッチの解除をはじめとし
た各回路の初期設定を行っている。

したがって、アドレス信号のリセットタイミングを実際
のワード線の電位降下に応答させることができるので、
前述の問題点で述べた余裕時間ｔαを設定する必要がな
く、プリチャージタイムｔえ、を短縮することができ、
その結果、サイクルタイムｔＲｅを短縮して単位時間当
たりの読み出しや書き込み回数を増大させることができ
る。

なお、本実施例ではアドレス信号のランチ解除を、実際
のワード線の電位変化に相似するダミーワード線部４０
の電位変化ＷＬＬに基づいて間接的に行っているが、こ
れに限らず、例えば、実際のワード線の電位変化ＷＬに
基づいて行ってもよい。

〔発明の効果〕以上説明したように、本発明によれば、ワード線の電位
が所定の低電位に移行したとき、保持手段に保持された
アドレス信号を解除するようにしているので、ワード線
の非活性化に応答して速やかに保持手段をはじめとした
各内部回路の初期設定を開始することができ、プリチャ
ージタイムを肝を短縮することができる。

また、ワード線の電位が充分に落ちたことを検出してか
ら初期設定が始められるので、多重アクセスといった誤
動作を完全に排除することができる。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、第２〜７図は本発明に係る半導体メモリの一実施例を示
す図であり、第２図はその全体構成図、第３図はそのタイミング回路の部分構成図、第４図はそ
の行アドレスラッチ回路の部分構成図、第５図はその行アドレスデコーダ回路の部分構成図、第６図はそのダミー回路の構成図、第７図は第２図の主要波形を示すタイミングチャート、第８図は従来のダイナミックＲＡＭの部分構成図、第９図は従来のダイナミックＲＡＭのタイミングチャー
トである。２２・・・・・・タイミング回路（信号出力手段）、２
３・・・・・・行アドレスラッチ回路（保持手段）、２
５・・・・・・行アドレスデコーダ（電位可変手段）、
ＬＥ、・・・・・・ラッチイネーブル信号（指令信号）
。

Claims

【特許請求の範囲】

（１）１つのワード線（１）を指定する外部からのアド
レス信号を所定の時間内部に保持する保持手段（２）と
、保持されたアドレス信号に基づいて１つのワード線（１
）を指定し、該ワード線（１）の電位を所定の高電位へ
と上昇させ、その後、所定の低電位へと下降させる電位
可変手段（３）と、前記ワード線（１）の電位が所定の
低電位に移行したとき、保持手段（２）に保持されたア
ドレス信号の保持解除を指令する指令信号を出力する信
号出力手段（４）と、を設けたことを特徴とする半導体
メモリ。
（２）前記信号出力手段は、ワード線と略同じ信号遅延
特性を有するダミー回路を具備し、該ダミー回路出力が
所定の低電位に移行したときに前記指令信号を出力する
ことを特徴とする特許請求の範囲第１項記載の半導体メ
モリ。