JPH08306773A - 半導体装置 - Google Patents
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- JPH08306773A JPH08306773A JP7106727A JP10672795A JPH08306773A JP H08306773 A JPH08306773 A JP H08306773A JP 7106727 A JP7106727 A JP 7106727A JP 10672795 A JP10672795 A JP 10672795A JP H08306773 A JPH08306773 A JP H08306773A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
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Abstract
(57)【要約】
【目的】 微細化やプロセス簡略化による層間絶縁膜等
の絶縁膜の薄層化により、信号配線の容量が増大して
も、該信号配線の容量増大による信号の遅延を抑制す
し、微細化やプロセス簡略化が高速化の妨げとなるのを
抑える。 【構成】 前段のインバータ１３出力を後段のインバー
タ１５に伝送する信号配線１と、該信号配線１とともに
寄生容量を形成する半導体基板（導体領域）４との間
に、信号配線１及び半導体基板４とは電気的に絶縁した
状態となるようＮ+拡散領域７を設けて、これをアルミ
配線に接続してダミー信号配線１ａとし、該ダミー信号
配線１ａには、信号配線１と同位相の信号を印加するよ
うにした。
の絶縁膜の薄層化により、信号配線の容量が増大して
も、該信号配線の容量増大による信号の遅延を抑制す
し、微細化やプロセス簡略化が高速化の妨げとなるのを
抑える。 【構成】 前段のインバータ１３出力を後段のインバー
タ１５に伝送する信号配線１と、該信号配線１とともに
寄生容量を形成する半導体基板（導体領域）４との間
に、信号配線１及び半導体基板４とは電気的に絶縁した
状態となるようＮ+拡散領域７を設けて、これをアルミ
配線に接続してダミー信号配線１ａとし、該ダミー信号
配線１ａには、信号配線１と同位相の信号を印加するよ
うにした。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特
に、絶縁ゲート型電界効果トランジスタを含む半導体装
置に関するものである。
に、絶縁ゲート型電界効果トランジスタを含む半導体装
置に関するものである。
【０００２】
【従来の技術】従来、半導体装置における配線層は、半
導体基板に形成された素子上に、厚い層間絶縁膜を介し
て設けられており、この配線層には、１層構造や多層構
造のものがある。
導体基板に形成された素子上に、厚い層間絶縁膜を介し
て設けられており、この配線層には、１層構造や多層構
造のものがある。
【０００３】図３は従来の一般的な半導体装置の構造を
説明するための図であり、例えば一層のポリシリコンと
一層のメタルからなるプロセスにより形成された半導体
装置の配線部分を示している。ここで、図３（ａ）は上
記配線部分を示す平面図、図３（ｂ）は図３（ａ）のII
Ib−IIIb線部分の断面構造を示す図である。
説明するための図であり、例えば一層のポリシリコンと
一層のメタルからなるプロセスにより形成された半導体
装置の配線部分を示している。ここで、図３（ａ）は上
記配線部分を示す平面図、図３（ｂ）は図３（ａ）のII
Ib−IIIb線部分の断面構造を示す図である。
【０００４】図において、１０４はその表面に絶縁膜１
０６が形成された半導体基板で、該基板１０４上には該
絶縁膜１０６及び層間絶縁膜１０５を介して信号配線１
０１及びグランド配線１０２が形成されている。これら
の配線１０１及び１０２は、上記層間絶縁膜１０５上に
形成されたアルミ層をパターニングして形成されてい
る。このため該両配線１０１及び１０２の交差部分で
は、一方の配線をこれらの配線の上側あるいは下側に層
間絶縁膜を介して位置する配線につなぎ変える必要があ
る。
０６が形成された半導体基板で、該基板１０４上には該
絶縁膜１０６及び層間絶縁膜１０５を介して信号配線１
０１及びグランド配線１０２が形成されている。これら
の配線１０１及び１０２は、上記層間絶縁膜１０５上に
形成されたアルミ層をパターニングして形成されてい
る。このため該両配線１０１及び１０２の交差部分で
は、一方の配線をこれらの配線の上側あるいは下側に層
間絶縁膜を介して位置する配線につなぎ変える必要があ
る。
【０００５】ここでは、上記配線１０１は上記配線１０
２の両側で分断され、この分断された配線部分の端部
を、該配線１０１下側に層間絶縁膜１０５を介して形成
したポリシリコン配線１０３にコンタクトホール１０３
ａにより接続している。このポリシリコン配線１０３
は、上記基板１０４の表面の絶縁膜１０６上に形成され
たポリシリコン層をパターニングして、トランジスタの
ゲート等と同時に形成したものであり、このようにポリ
シリコン層のパターニングにより形成した配線１０３
は、上記アルミ層のパターニングにより形成される配線
１０１，１０２等とは層間絶縁膜１０５により絶縁され
る。
２の両側で分断され、この分断された配線部分の端部
を、該配線１０１下側に層間絶縁膜１０５を介して形成
したポリシリコン配線１０３にコンタクトホール１０３
ａにより接続している。このポリシリコン配線１０３
は、上記基板１０４の表面の絶縁膜１０６上に形成され
たポリシリコン層をパターニングして、トランジスタの
ゲート等と同時に形成したものであり、このようにポリ
シリコン層のパターニングにより形成した配線１０３
は、上記アルミ層のパターニングにより形成される配線
１０１，１０２等とは層間絶縁膜１０５により絶縁され
る。
【０００６】このようにともにアルミ層のパターニング
により形成される信号配線１０１とグランド配線１０２
との交差部分では、上記信号配線１０１を、その下側の
ポリシリコン配線１０３につなぎ変えることにより、該
両配線を立体交差させるようにしている。
により形成される信号配線１０１とグランド配線１０２
との交差部分では、上記信号配線１０１を、その下側の
ポリシリコン配線１０３につなぎ変えることにより、該
両配線を立体交差させるようにしている。
【０００７】図３（ｃ）は、図３（ａ）に示す配線とイ
ンバータとにより構成されるバッファ回路を示してい
る。図３（ｃ）において、１１０及び１１１はそれぞれ
上記信号配線１０１により接続された前段及び後段のイ
ンバータで、該両インバータ間には、ポリシリコン配線
１０３の配線抵抗１０７が介在している。
ンバータとにより構成されるバッファ回路を示してい
る。図３（ｃ）において、１１０及び１１１はそれぞれ
上記信号配線１０１により接続された前段及び後段のイ
ンバータで、該両インバータ間には、ポリシリコン配線
１０３の配線抵抗１０７が介在している。
【０００８】ここで、上記信号配線１０１は、そのグラ
ンド配線１０２と交差する部分がポリシリコン配線１０
３により構成されているため、上記信号配線１０１は、
ポリシリコン配線１０３とグランド配線１０２としての
アルミ層との間の浮遊容量１０８、及びポリシリコン配
線１０３と半導体基板１０４との間の浮遊容量１０９を
有することとなる。
ンド配線１０２と交差する部分がポリシリコン配線１０
３により構成されているため、上記信号配線１０１は、
ポリシリコン配線１０３とグランド配線１０２としての
アルミ層との間の浮遊容量１０８、及びポリシリコン配
線１０３と半導体基板１０４との間の浮遊容量１０９を
有することとなる。
【０００９】このため、前段のインバータ１１０に入力
信号Ｂ1を入力すると、その出力ノード，つまり後段の
インバータ１１１の入力ノードでは、上記入力信号Ｂ1
に対応する出力信号Ｂ2が、図４の従来バッファ回路の
シミュレーション結果に示すようになまることとなり、
この結果、後段のインバータ１１１の出力波形Ｂ3は、
上記入力波形Ｂ1に対して遅延したものとなる。
信号Ｂ1を入力すると、その出力ノード，つまり後段の
インバータ１１１の入力ノードでは、上記入力信号Ｂ1
に対応する出力信号Ｂ2が、図４の従来バッファ回路の
シミュレーション結果に示すようになまることとなり、
この結果、後段のインバータ１１１の出力波形Ｂ3は、
上記入力波形Ｂ1に対して遅延したものとなる。
【００１０】
【発明が解決しようとする課題】ところが、安価な半導
体装置を供給するため、微細化や半導体製造期問の短縮
のためのプロセス簡略化が進むにつれ、ＬＯＣＯＳ層や
配線層間膜（層間絶縁膜）が薄くなる傾向にあり、例え
ば図３（ｂ）に示す構造では、ポリシリコン配線１０３
とグランド配線としてのアルミ層１０２との間の層間絶
縁膜１０５や、ポリシリコン配線１０３と半導体基板１
０４との間の絶縁膜１０６が薄くなり、信号配線に付随
する浮遊容量が増大することとなる。この結果、回路間
を接続する信号配線での信号の遅延が増大し、信号処理
の高速化の妨げとなる。
体装置を供給するため、微細化や半導体製造期問の短縮
のためのプロセス簡略化が進むにつれ、ＬＯＣＯＳ層や
配線層間膜（層間絶縁膜）が薄くなる傾向にあり、例え
ば図３（ｂ）に示す構造では、ポリシリコン配線１０３
とグランド配線としてのアルミ層１０２との間の層間絶
縁膜１０５や、ポリシリコン配線１０３と半導体基板１
０４との間の絶縁膜１０６が薄くなり、信号配線に付随
する浮遊容量が増大することとなる。この結果、回路間
を接続する信号配線での信号の遅延が増大し、信号処理
の高速化の妨げとなる。
【００１１】ところで、一般に信号の遅延時間は、バッ
ファの駆動能力と、配線抵抗と配線容量との積である時
定数により決定される。
ファの駆動能力と、配線抵抗と配線容量との積である時
定数により決定される。
【００１２】図３（ｃ）に示す回路構成では、入力信号
Ｂ１に対する出力信号Ｂ３の遅延時間は、配線抵抗１０
７の値と、配線容量１０８及び１０９の値の和との積に
よる時定数により規定されるが、ここでバッファの駆動
能力や配線抵抗の値は同じであると仮定して、より微細
化したプロセスを使用して配線層間膜の厚みが半分にな
った場合を考える。
Ｂ１に対する出力信号Ｂ３の遅延時間は、配線抵抗１０
７の値と、配線容量１０８及び１０９の値の和との積に
よる時定数により規定されるが、ここでバッファの駆動
能力や配線抵抗の値は同じであると仮定して、より微細
化したプロセスを使用して配線層間膜の厚みが半分にな
った場合を考える。
【００１３】この場合、配線抵抗１０７の値には変化が
なく、配線層間膜の厚みが半分になったことにより配線
容量１０８及び１０９の値の和は２倍となるため、信号
遅延時間を決定する時定数も２倍となる。従って、バッ
ファの駆動能力が同じであれば信号の遅延時間も２倍と
なる。
なく、配線層間膜の厚みが半分になったことにより配線
容量１０８及び１０９の値の和は２倍となるため、信号
遅延時間を決定する時定数も２倍となる。従って、バッ
ファの駆動能力が同じであれば信号の遅延時間も２倍と
なる。
【００１４】本発明は上記のような従来の問題点を解決
するためになされたもので、微細化やプロセス簡略化に
よる層間絶縁膜等の絶縁膜の薄層化により、信号配線の
容量が増大しても、該信号配線の容量増大による信号の
遅延を抑制することができ、微細化やプロセス簡略化が
高速化の妨げとなるのを抑えることができる半導体装置
を得ることが本発明の目的である。
するためになされたもので、微細化やプロセス簡略化に
よる層間絶縁膜等の絶縁膜の薄層化により、信号配線の
容量が増大しても、該信号配線の容量増大による信号の
遅延を抑制することができ、微細化やプロセス簡略化が
高速化の妨げとなるのを抑えることができる半導体装置
を得ることが本発明の目的である。
【００１５】
【課題を解決するための手段】この発明（請求項１）に
係る半導体装置は、半導体基板上に形成され、回路間で
の信号の伝送を行うための信号配線と、該信号配線と、
該信号配線とともに寄生容量を形成する導体領域との間
に介在し、かつ該信号配線及び導体領域とは電気的に絶
縁した状態となるよう該半導体基板上に設けられたダミ
ー信号配線とを備え、該ダミー信号配線には、該信号配
線と同位相の信号が印加されるよう構成したものであ
り、そのことにより上記目的が達成される。
係る半導体装置は、半導体基板上に形成され、回路間で
の信号の伝送を行うための信号配線と、該信号配線と、
該信号配線とともに寄生容量を形成する導体領域との間
に介在し、かつ該信号配線及び導体領域とは電気的に絶
縁した状態となるよう該半導体基板上に設けられたダミ
ー信号配線とを備え、該ダミー信号配線には、該信号配
線と同位相の信号が印加されるよう構成したものであ
り、そのことにより上記目的が達成される。
【００１６】この発明（請求項２）は、請求項１記載の
半導体装置において、前記信号配線を、前記半導体基板
上に絶縁膜を介して形成された半導体層からなる半導体
配線部を有するものとし、前記ダミー信号配線を、前記
導体領域としての半導体基板の表面領域に、該半導体配
線部と対向するよう形成された不純物拡散領域を有する
ものとしたものである。
半導体装置において、前記信号配線を、前記半導体基板
上に絶縁膜を介して形成された半導体層からなる半導体
配線部を有するものとし、前記ダミー信号配線を、前記
導体領域としての半導体基板の表面領域に、該半導体配
線部と対向するよう形成された不純物拡散領域を有する
ものとしたものである。
【００１７】この発明（請求項３）は、請求項２記載の
半導体装置において、前記信号配線を、前記半導体配線
部以外の部分として、前記半導体層上に層間絶縁膜を介
して形成された金属層からなる金属配線部を有し、該半
導体配線部にて、該金属層からなる他の信号配線と立体
交差するよう構成したものである。
半導体装置において、前記信号配線を、前記半導体配線
部以外の部分として、前記半導体層上に層間絶縁膜を介
して形成された金属層からなる金属配線部を有し、該半
導体配線部にて、該金属層からなる他の信号配線と立体
交差するよう構成したものである。
【００１８】この発明（請求項４）は、入力信号を受
け、これに対応する信号を出力する第１の信号処理回路
と、該第１の信号処理回路の出力を受け、これに対応す
る信号を出力する第２の信号処理回路とを備えた半導体
装置であって、半導体基板上に形成され、該第１の信号
処理回路の出力端と第２の信号処理回路の入力端とを接
続する信号配線と、該信号配線とは電気的に絶縁され、
平行に該半導体基板上に設けられたダミー信号配線とを
備え、該ダミー信号配線には、該信号配線と同位相の信
号が印加されるよう構成したものであり、そのことによ
り上記目的が達成される。
け、これに対応する信号を出力する第１の信号処理回路
と、該第１の信号処理回路の出力を受け、これに対応す
る信号を出力する第２の信号処理回路とを備えた半導体
装置であって、半導体基板上に形成され、該第１の信号
処理回路の出力端と第２の信号処理回路の入力端とを接
続する信号配線と、該信号配線とは電気的に絶縁され、
平行に該半導体基板上に設けられたダミー信号配線とを
備え、該ダミー信号配線には、該信号配線と同位相の信
号が印加されるよう構成したものであり、そのことによ
り上記目的が達成される。
【００１９】ここで、前記ダミー信号配線は、前記第１
の信号処理回路の出力端に接続されていることが好まし
い。
の信号処理回路の出力端に接続されていることが好まし
い。
【００２０】この発明（請求項５）は、請求項４記載の
半導体装置において、前記第１の信号処理回路と同一の
回路構成を有し、前記入力信号を受け、これに対応する
信号を出力するダミー信号処理回路を備え、前記ダミー
信号配線には、該ダミー信号処理回路の出力信号が供給
されるよう構成したものである。
半導体装置において、前記第１の信号処理回路と同一の
回路構成を有し、前記入力信号を受け、これに対応する
信号を出力するダミー信号処理回路を備え、前記ダミー
信号配線には、該ダミー信号処理回路の出力信号が供給
されるよう構成したものである。
【００２１】この発明（請求項６）は、請求項４記載の
半導体装置において、前記信号配線を、前記半導体基板
上に形成された第１の導体層をパターニングしてなり、
一部に分断部分を有する配線本体部と、該第１の導体層
と層間絶縁膜を介して形成された第２の導体層をパター
ニングしてなり、該配線本体部の分断部分を接続する配
線接続部とから構成し、該信号配線を構成する配線本体
部の分断部分には、該信号配線と交差するよう、該第１
の導体層のパターニングにより形成された第２の信号配
線を配置したものである。
半導体装置において、前記信号配線を、前記半導体基板
上に形成された第１の導体層をパターニングしてなり、
一部に分断部分を有する配線本体部と、該第１の導体層
と層間絶縁膜を介して形成された第２の導体層をパター
ニングしてなり、該配線本体部の分断部分を接続する配
線接続部とから構成し、該信号配線を構成する配線本体
部の分断部分には、該信号配線と交差するよう、該第１
の導体層のパターニングにより形成された第２の信号配
線を配置したものである。
【００２２】なお、請求項４ないし６のいずれかに記載
の半導体装置において、前記信号処理回路は例えばイン
バータ回路とすることができる。
の半導体装置において、前記信号処理回路は例えばイン
バータ回路とすることができる。
【００２３】
【作用】この発明（請求項１）においては、回路間での
信号の伝送を行うための信号配線と、該信号配線ととも
に寄生容量を形成する導体領域との間に、信号配線及び
導体領域とは電気的に絶縁した状態となるようダミー信
号配線を設けたから、上記寄生容量は、ダミー信号配線
と信号配線との間に形成される第１の寄生容量と、ダミ
ー信号配線と導体領域との間に形成される第２の寄生容
量とを直列接続したものとなる。このため、該ダミー信
号配線と信号配線とに同位相の信号を印加すると、ダミ
ー信号配線の電位の変化により、ダミー信号配線と導体
領域との間に形成される第２の寄生容量の充放電は行わ
れるが、上記第１の寄生容量の対向電極となっているダ
ミー信号配線と信号配線とは、ほぼ同電位となるため、
該第１の寄生容量の充放電が行われることはほとんどな
い。これにより、微細化やプロセス簡略化による層間絶
縁膜等の絶縁膜の薄層化により、信号配線の容量が増大
しても、該信号配線の容量増大による信号の遅延を抑制
することができ、微細化やプロセス簡略化が高速化の妨
げとなるのを抑えることができる。
信号の伝送を行うための信号配線と、該信号配線ととも
に寄生容量を形成する導体領域との間に、信号配線及び
導体領域とは電気的に絶縁した状態となるようダミー信
号配線を設けたから、上記寄生容量は、ダミー信号配線
と信号配線との間に形成される第１の寄生容量と、ダミ
ー信号配線と導体領域との間に形成される第２の寄生容
量とを直列接続したものとなる。このため、該ダミー信
号配線と信号配線とに同位相の信号を印加すると、ダミ
ー信号配線の電位の変化により、ダミー信号配線と導体
領域との間に形成される第２の寄生容量の充放電は行わ
れるが、上記第１の寄生容量の対向電極となっているダ
ミー信号配線と信号配線とは、ほぼ同電位となるため、
該第１の寄生容量の充放電が行われることはほとんどな
い。これにより、微細化やプロセス簡略化による層間絶
縁膜等の絶縁膜の薄層化により、信号配線の容量が増大
しても、該信号配線の容量増大による信号の遅延を抑制
することができ、微細化やプロセス簡略化が高速化の妨
げとなるのを抑えることができる。
【００２４】この発明（請求項２）においては、請求項
１記載の半導体装置において、前記ダミー信号配線の、
前記導体領域としての半導体基板と信号配線との間に介
在する部分を、該半導体基板の表面領域に形成された不
純物拡散領域から構成したので、ダミー信号配線の、半
導体基板と信号配線との間に介在する部分は、半導体基
板上の素子の形成プロセスにて形成することができ、工
程の増加を回避できる。
１記載の半導体装置において、前記ダミー信号配線の、
前記導体領域としての半導体基板と信号配線との間に介
在する部分を、該半導体基板の表面領域に形成された不
純物拡散領域から構成したので、ダミー信号配線の、半
導体基板と信号配線との間に介在する部分は、半導体基
板上の素子の形成プロセスにて形成することができ、工
程の増加を回避できる。
【００２５】この発明（請求項３）においては、請求項
２記載の半導体装置において、前記信号配線を、前記半
導体配線部以外の部分として、前記半導体層上に層間絶
縁膜を介して形成された金属層からなる金属配線部を有
し、該半導体配線部にて、該金属層からなる他の信号配
線と立体交差するよう構成しているため、信号配線の交
差部分等の大きな寄生容量が形成される部分での容量増
大による信号の遅延を抑制できる。
２記載の半導体装置において、前記信号配線を、前記半
導体配線部以外の部分として、前記半導体層上に層間絶
縁膜を介して形成された金属層からなる金属配線部を有
し、該半導体配線部にて、該金属層からなる他の信号配
線と立体交差するよう構成しているため、信号配線の交
差部分等の大きな寄生容量が形成される部分での容量増
大による信号の遅延を抑制できる。
【００２６】この発明（請求項４）においては、第１の
信号処理回路の出力を第２の信号処理回路に伝送する信
号配線とは電気的に絶縁されたダミー信号配線を平行に
半導体基板上に設けたので、第２の信号処理回路の入力
ノードに付く寄生容量は、ダミー信号配線と信号配線と
の間に形成される第１の寄生容量と、ダミー信号配線と
導体領域との間に形成される第２の寄生容量とを直列接
続したものとなる。このため該ダミー信号配線と信号配
線とに同位相の信号を印加すると、ダミー信号配線の電
位の変化により、ダミー信号配線と導体領域との間に形
成される第２の寄生容量の充放電は行われるが、上記第
１の寄生容量の対向電極となっているダミー信号配線と
信号配線とは、ほぼ同電位となるため、該第１の寄生容
量の充放電が行われることはほとんどない。これによ
り、上記第２の信号処理回路の入力ノードに付く寄生容
量による信号の遅延を抑制でき、微細化やプロセス簡略
化が高速化の妨げとなるのを抑えることができる。
信号処理回路の出力を第２の信号処理回路に伝送する信
号配線とは電気的に絶縁されたダミー信号配線を平行に
半導体基板上に設けたので、第２の信号処理回路の入力
ノードに付く寄生容量は、ダミー信号配線と信号配線と
の間に形成される第１の寄生容量と、ダミー信号配線と
導体領域との間に形成される第２の寄生容量とを直列接
続したものとなる。このため該ダミー信号配線と信号配
線とに同位相の信号を印加すると、ダミー信号配線の電
位の変化により、ダミー信号配線と導体領域との間に形
成される第２の寄生容量の充放電は行われるが、上記第
１の寄生容量の対向電極となっているダミー信号配線と
信号配線とは、ほぼ同電位となるため、該第１の寄生容
量の充放電が行われることはほとんどない。これによ
り、上記第２の信号処理回路の入力ノードに付く寄生容
量による信号の遅延を抑制でき、微細化やプロセス簡略
化が高速化の妨げとなるのを抑えることができる。
【００２７】ここで、前記ダミー信号配線を前記第１の
信号処理回路の出力端に接続することにより、簡単な構
成により、上記ダミー信号配線に信号配線と同位相の信
号を供給可能となる。
信号処理回路の出力端に接続することにより、簡単な構
成により、上記ダミー信号配線に信号配線と同位相の信
号を供給可能となる。
【００２８】この発明（請求項５）においては、請求項
４記載の半導体装置において、前記第１の信号処理回路
と同一の回路構成を有し、前記入力信号を受け、これに
対応する信号を出力するダミー信号処理回路を備え、前
記ダミー信号配線には、該ダミー信号処理回路の出力信
号が供給されるよう構成したので、ダミー信号配線に対
する駆動能力が大きなものとなり、ダミー信号配線と導
体領域との間に形成される第２の寄生容量によるダミー
信号配線での信号なまりが低減され、ダミー信号配線と
信号配線とにおける信号波形をより近いものとできる。
これにより上記第２の信号処理回路の入力ノードに付く
寄生容量による信号の遅延をより一層抑制できる。
４記載の半導体装置において、前記第１の信号処理回路
と同一の回路構成を有し、前記入力信号を受け、これに
対応する信号を出力するダミー信号処理回路を備え、前
記ダミー信号配線には、該ダミー信号処理回路の出力信
号が供給されるよう構成したので、ダミー信号配線に対
する駆動能力が大きなものとなり、ダミー信号配線と導
体領域との間に形成される第２の寄生容量によるダミー
信号配線での信号なまりが低減され、ダミー信号配線と
信号配線とにおける信号波形をより近いものとできる。
これにより上記第２の信号処理回路の入力ノードに付く
寄生容量による信号の遅延をより一層抑制できる。
【００２９】この発明（請求項６）においては、請求項
４記載の半導体装置において、前記信号配線を、第１の
導体層からなり、分断部分を有する配線本体部と、該第
１の導体層と層間絶縁膜を介して形成された第２の導体
層からなり、該配線本体部の分断部分を接続する配線接
続部とから構成し、該信号配線を構成する配線本体部の
分断部分には、該信号配線と交差するよう、該第１の導
体層のパターニングにより形成された第２の信号配線を
配置したので、信号配線の交差部分等の大きな寄生容量
が形成される部分での容量増大による信号の遅延を抑制
できる。
４記載の半導体装置において、前記信号配線を、第１の
導体層からなり、分断部分を有する配線本体部と、該第
１の導体層と層間絶縁膜を介して形成された第２の導体
層からなり、該配線本体部の分断部分を接続する配線接
続部とから構成し、該信号配線を構成する配線本体部の
分断部分には、該信号配線と交差するよう、該第１の導
体層のパターニングにより形成された第２の信号配線を
配置したので、信号配線の交差部分等の大きな寄生容量
が形成される部分での容量増大による信号の遅延を抑制
できる。
【００３０】さらに、この発明（請求項４ないし６）に
おいては、前記信号処理回路がインバータ回路である場
合、微細化やプロセス簡略化による層間絶縁膜等の絶縁
膜の薄層化により、インバータ回路を含む信号伝送経路
での寄生容量が増大しても、この容量増大による信号の
遅延を抑制することができる。
おいては、前記信号処理回路がインバータ回路である場
合、微細化やプロセス簡略化による層間絶縁膜等の絶縁
膜の薄層化により、インバータ回路を含む信号伝送経路
での寄生容量が増大しても、この容量増大による信号の
遅延を抑制することができる。
【００３１】
【実施例】以下、本発明の実施例について説明する。
【００３２】（実施例１）図１は本発明の第１の実施例
による半導体装置を説明するための図であり、図１
（ａ）は該半導体装置の配線部分を示す平面図、図１
（ｂ）は図１（ａ）のＩｂ−Ｉｂ線部分の断面構造を示
している。
による半導体装置を説明するための図であり、図１
（ａ）は該半導体装置の配線部分を示す平面図、図１
（ｂ）は図１（ａ）のＩｂ−Ｉｂ線部分の断面構造を示
している。
【００３３】図において、１，２はそれぞれ半導体基板
４上に絶縁膜６及び層間絶縁膜５を介して設けられた信
号配線，グランド配線で、該信号配線１及びグランド配
線２は、図３に示す従来の半導体装置における信号配線
１０１及びグランド配線１０２に相当するものである。
また、これらの配線１，２の交差部分では、上記信号配
線１とグランド配線２とを立体交差させている点も従来
の半導体装置と同一である。
４上に絶縁膜６及び層間絶縁膜５を介して設けられた信
号配線，グランド配線で、該信号配線１及びグランド配
線２は、図３に示す従来の半導体装置における信号配線
１０１及びグランド配線１０２に相当するものである。
また、これらの配線１，２の交差部分では、上記信号配
線１とグランド配線２とを立体交差させている点も従来
の半導体装置と同一である。
【００３４】簡単に説明すると、上記配線１及び２は、
上記層間絶縁膜５上に形成されたアルミ層をパターニン
グして形成されている。このため該両配線１及び２の交
差部分では、一方の配線をこれらの配線の上側あるいは
下側に層間絶縁膜を介して位置する配線につなぎ変える
必要がある。
上記層間絶縁膜５上に形成されたアルミ層をパターニン
グして形成されている。このため該両配線１及び２の交
差部分では、一方の配線をこれらの配線の上側あるいは
下側に層間絶縁膜を介して位置する配線につなぎ変える
必要がある。
【００３５】ここでは、上記信号配線１は上記グランド
配線２の両側で分断し、分断された配線部分の端部を、
該信号配線１の下側に層間絶縁膜５を介して形成したポ
リシリコン配線３にコンタクトホール３ａにより接続し
ている。このポリシリコン配線３は、上記基板１の表面
の絶縁膜６上に形成されたポリシリコン層をパターニン
グして、トランジスタのゲート等と同時に形成したもの
であり、このようにポリシリコン層のパターニングによ
り形成した配線３は、上記アルミ層のパターニングによ
り形成される配線１，２等とは層間絶縁膜５により絶縁
される。
配線２の両側で分断し、分断された配線部分の端部を、
該信号配線１の下側に層間絶縁膜５を介して形成したポ
リシリコン配線３にコンタクトホール３ａにより接続し
ている。このポリシリコン配線３は、上記基板１の表面
の絶縁膜６上に形成されたポリシリコン層をパターニン
グして、トランジスタのゲート等と同時に形成したもの
であり、このようにポリシリコン層のパターニングによ
り形成した配線３は、上記アルミ層のパターニングによ
り形成される配線１，２等とは層間絶縁膜５により絶縁
される。
【００３６】そして、本実施例では、上記半導体基板４
の表面領域の、上記ポリシリコン配線３と対向する部分
には、Ｎ+型拡散領域７が形成されており、このＮ+拡散
領域７は、コンタクトホール７ａを介してダミー信号配
線１ａに接続されており、このダミー信号配線１ａには
上記信号配線１と同位相の信号が供給されるようになっ
ている。
の表面領域の、上記ポリシリコン配線３と対向する部分
には、Ｎ+型拡散領域７が形成されており、このＮ+拡散
領域７は、コンタクトホール７ａを介してダミー信号配
線１ａに接続されており、このダミー信号配線１ａには
上記信号配線１と同位相の信号が供給されるようになっ
ている。
【００３７】つまり、上記信号配線１とグランド配線２
の交差部分では、ポリシリコン配線３と、これとは電位
が異なる導電領域である半導体基板４との間に、信号配
線１，つまりポリシリコン配線３に供給される信号と同
位相の信号が供給される信号配線としてのＮ+拡散領域
７が位置する構造となっている。
の交差部分では、ポリシリコン配線３と、これとは電位
が異なる導電領域である半導体基板４との間に、信号配
線１，つまりポリシリコン配線３に供給される信号と同
位相の信号が供給される信号配線としてのＮ+拡散領域
７が位置する構造となっている。
【００３８】もちろん、多層構造の金属配線を使用して
信号配線の交差箇所を立体交差構造とすることも可能で
あるが、このように多層構造の金属配線の使用は、コス
トアップにつながり、安価な半導体装置を供給するに
は、できるだけ層数の少ない配線構造が有効である。
信号配線の交差箇所を立体交差構造とすることも可能で
あるが、このように多層構造の金属配線の使用は、コス
トアップにつながり、安価な半導体装置を供給するに
は、できるだけ層数の少ない配線構造が有効である。
【００３９】このため、本実施例では、ゲートの形成前
にソース，ドレイン領域を形成するトランジスタの製造
プロセスにおいて、ソース，ドレイン領域としての拡散
層と同時に形成したＮ+拡散領域を、上記信号配線１と
同位相の信号が供給されるダミー信号配線１ａの一部と
して使用するようにしている。この場合、新たな層形成
のための工程増加を回避できる。
にソース，ドレイン領域を形成するトランジスタの製造
プロセスにおいて、ソース，ドレイン領域としての拡散
層と同時に形成したＮ+拡散領域を、上記信号配線１と
同位相の信号が供給されるダミー信号配線１ａの一部と
して使用するようにしている。この場合、新たな層形成
のための工程増加を回避できる。
【００４０】図１（ｃ）は、図１（ａ）に示す配線とイ
ンバータとにより構成されるバッファ回路を示してい
る。図１（ｃ）において、１３及び１５はそれぞれ上記
信号配線１により接続された前段及び後段のインバータ
（第１及び第２の信号処理回路）で、該両インバータ１
３，１５間には、ポリシリコン配線３の配線抵抗８が介
在している。また、上記Ｎ+拡散領域７を含むダミー信
号配線１ａには、ダミーインバータ（ダミー信号処理回
路）１４の出力が接続されており、このダミー信号配線
１ａは、上記Ｎ+拡散領域７による配線抵抗９を有して
いる。
ンバータとにより構成されるバッファ回路を示してい
る。図１（ｃ）において、１３及び１５はそれぞれ上記
信号配線１により接続された前段及び後段のインバータ
（第１及び第２の信号処理回路）で、該両インバータ１
３，１５間には、ポリシリコン配線３の配線抵抗８が介
在している。また、上記Ｎ+拡散領域７を含むダミー信
号配線１ａには、ダミーインバータ（ダミー信号処理回
路）１４の出力が接続されており、このダミー信号配線
１ａは、上記Ｎ+拡散領域７による配線抵抗９を有して
いる。
【００４１】また、上記前段のインバータ１３の入力と
ダミーインバータ１４の入力とは接続され、上記信号配
線１及びダミー信号配線１ａには同位相の信号が供給さ
れるようになっている。
ダミーインバータ１４の入力とは接続され、上記信号配
線１及びダミー信号配線１ａには同位相の信号が供給さ
れるようになっている。
【００４２】ここで、上記信号配線１のグランド配線２
と交差している，つまりポリシリコン配線３が層間絶縁
膜５を介して該グランド配線２と対向しているため、信
号配線１とグランド配線２との間には、浮遊容量１０が
形成されている。また該ポリシリコン配線３の下側の基
板表面には、これと対応するようＮ+拡散領域７が形成
されているため、上記信号配線１とダミー信号配線１ａ
との間には浮遊容量１１が形成され、さらに、Ｎ+拡散
領域７と半導体基板４との間には、接合容量として浮遊
容量１２が介在している。ここで、上記半導体基板４
は、グランド配線２と同様、接地電位に接続されてい
る。
と交差している，つまりポリシリコン配線３が層間絶縁
膜５を介して該グランド配線２と対向しているため、信
号配線１とグランド配線２との間には、浮遊容量１０が
形成されている。また該ポリシリコン配線３の下側の基
板表面には、これと対応するようＮ+拡散領域７が形成
されているため、上記信号配線１とダミー信号配線１ａ
との間には浮遊容量１１が形成され、さらに、Ｎ+拡散
領域７と半導体基板４との間には、接合容量として浮遊
容量１２が介在している。ここで、上記半導体基板４
は、グランド配線２と同様、接地電位に接続されてい
る。
【００４３】図２は、図１（ｃ）に示すバッファ回路の
シミュレーション結果を示す図であり、上記インバータ
１３及びダミーインバータ１４の入力ノードに入力信号
Ａ1を印加した時の、これらのインバータ１３，１４の
出力ノードでの信号波形Ａ2，Ａ4、及び後段のインバー
タ１５の出力ノードでの信号波形Ａ3を示している。
シミュレーション結果を示す図であり、上記インバータ
１３及びダミーインバータ１４の入力ノードに入力信号
Ａ1を印加した時の、これらのインバータ１３，１４の
出力ノードでの信号波形Ａ2，Ａ4、及び後段のインバー
タ１５の出力ノードでの信号波形Ａ3を示している。
【００４４】上記インバータ１３，１４の入力ノード
に、入力信号Ａ1を入力すると、インバータ１３、１４
はそれぞれ独立した同位相の信号Ａ2，Ａ4を出力し、イ
ンバータ１５は信号波形Ａ3を出力する。上記インバー
タ１３の出力信号Ａ2と、ダミーインバータ１４の出力
信号Ａ4とのカップリング効果により、上記前段及び後
段のインバータ１３及び１５を接続する信号配線１が高
速に駆動される。これにより本実施例のバッファ回路の
出力信号Ａ3の入力信号Ａ1に対する遅延時間は、従来バ
ッファ回路の出力信号Ｂ3の入力信号Ｂ1に比べて大幅に
低減されることとなり、本実施例のバッファ回路では、
従来バッファ回路に比べて高速化が可能となる。
に、入力信号Ａ1を入力すると、インバータ１３、１４
はそれぞれ独立した同位相の信号Ａ2，Ａ4を出力し、イ
ンバータ１５は信号波形Ａ3を出力する。上記インバー
タ１３の出力信号Ａ2と、ダミーインバータ１４の出力
信号Ａ4とのカップリング効果により、上記前段及び後
段のインバータ１３及び１５を接続する信号配線１が高
速に駆動される。これにより本実施例のバッファ回路の
出力信号Ａ3の入力信号Ａ1に対する遅延時間は、従来バ
ッファ回路の出力信号Ｂ3の入力信号Ｂ1に比べて大幅に
低減されることとなり、本実施例のバッファ回路では、
従来バッファ回路に比べて高速化が可能となる。
【００４５】ここで、上記信号配線１が高速に駆動され
る理由としては、浮遊容量１１は従来と同様の容量とし
て存在するが、拡散領域７を含むダミー信号配線１ａの
信号Ａ4と、ポリシリコン配線３を含む信号配線１の信
号Ａ2とが同位相であるため、信号配線１からは上記浮
遊容量１１が見えなくなるためである。
る理由としては、浮遊容量１１は従来と同様の容量とし
て存在するが、拡散領域７を含むダミー信号配線１ａの
信号Ａ4と、ポリシリコン配線３を含む信号配線１の信
号Ａ2とが同位相であるため、信号配線１からは上記浮
遊容量１１が見えなくなるためである。
【００４６】つまり、信号配線１の信号Ａ2が変化する
ことによる浮遊容量１１への充放電がなくなるため、結
果的に浮遊容量１１の容量値をほぼ無視することができ
るようになり、入力信号Ａ1に対するインバータ１３の
出力信号Ａ2の遅延時間は、配線抵抗８の抵抗値と配線
容量１０のみの容量値との積である時定数により決定さ
れるためである。
ことによる浮遊容量１１への充放電がなくなるため、結
果的に浮遊容量１１の容量値をほぼ無視することができ
るようになり、入力信号Ａ1に対するインバータ１３の
出力信号Ａ2の遅延時間は、配線抵抗８の抵抗値と配線
容量１０のみの容量値との積である時定数により決定さ
れるためである。
【００４７】図５は、本実施例のバッファ回路と従来バ
ッファ回路における絶縁膜６の厚さとアクセスタイムの
関係を示しており、例えばポリシリコン層の配線長が６
００μｍ，その幅が４μｍ，ポリシリコン層のシート抵
抗が５Ω／□，Ｎ+拡散層のシー卜抵抗が１３０Ω／□
である場合で、絶縁膜厚が１０００オングストローム以
下になると、従来バッファ回路では急激にアクセスタイ
ムが遅延するが、上記第１の実施例のバッファ回路で
は、あまり変わらない。
ッファ回路における絶縁膜６の厚さとアクセスタイムの
関係を示しており、例えばポリシリコン層の配線長が６
００μｍ，その幅が４μｍ，ポリシリコン層のシート抵
抗が５Ω／□，Ｎ+拡散層のシー卜抵抗が１３０Ω／□
である場合で、絶縁膜厚が１０００オングストローム以
下になると、従来バッファ回路では急激にアクセスタイ
ムが遅延するが、上記第１の実施例のバッファ回路で
は、あまり変わらない。
【００４８】また、図６は、本実施例のバッファ回路と
従来バッファ回路におけるポリシリコン配線３の配線長
とアクセスタイムの関係を示しており、例えばポリシリ
コン層の配線幅が４μｍ，ポリシリコン層のシート抵抗
が５Ω／□，Ｎ+拡散層のシート抵抗が１３０Ω／□，
絶縁膜厚が１４０オングストロームである場合、第１の
実施例のバッファ回路は、従来バッファ回路に比べてア
クセスタイム遅延を半減でき、半導体集積回路の大容量
化による配線長の増大において効果的になる。
従来バッファ回路におけるポリシリコン配線３の配線長
とアクセスタイムの関係を示しており、例えばポリシリ
コン層の配線幅が４μｍ，ポリシリコン層のシート抵抗
が５Ω／□，Ｎ+拡散層のシート抵抗が１３０Ω／□，
絶縁膜厚が１４０オングストロームである場合、第１の
実施例のバッファ回路は、従来バッファ回路に比べてア
クセスタイム遅延を半減でき、半導体集積回路の大容量
化による配線長の増大において効果的になる。
【００４９】このように本実施例では、前段のインバー
タ１３の出力を後段のインバータ１５に伝送する信号配
線１と、該信号配線１とともに寄生容量を形成する半導
体基板（導体領域）４との間に、信号配線１及び半導体
基板４とは電気的に絶縁した状態となるようＮ+拡散領
域７を設け、これをアルミ配線に接続してダミー信号配
線１ａとしたので、上記寄生容量，つまり第２の信号処
理回路の入力ノードに付く寄生容量は、ダミー信号配線
１ａと信号配線１との間に形成される第１の寄生容量１
１と、ダミー信号配線１ａと半導体基板４との間に形成
される第２の寄生容量１２とを直列接続したものとな
る。このため該ダミー信号配線１ａと信号配線１とに同
位相の信号を印加すると、ダミー信号配線１ａの電位の
変化により、ダミー信号配線１ａと半導体基板４との間
に形成される第２の寄生容量１２の充放電は行われる
が、上記第１の寄生容量１１の対向電極となっているダ
ミー信号配線１ａと信号配線１とは、ほぼ同電位となる
ため、該第１の寄生容量１１の充放電が行われることは
ほとんどない。これにより、上記後段のインバータ１５
の入力ノードに付く寄生容量による信号の遅延を抑制で
き、微細化やプロセス簡略化が高速化の妨げとなるのを
抑えることができる。
タ１３の出力を後段のインバータ１５に伝送する信号配
線１と、該信号配線１とともに寄生容量を形成する半導
体基板（導体領域）４との間に、信号配線１及び半導体
基板４とは電気的に絶縁した状態となるようＮ+拡散領
域７を設け、これをアルミ配線に接続してダミー信号配
線１ａとしたので、上記寄生容量，つまり第２の信号処
理回路の入力ノードに付く寄生容量は、ダミー信号配線
１ａと信号配線１との間に形成される第１の寄生容量１
１と、ダミー信号配線１ａと半導体基板４との間に形成
される第２の寄生容量１２とを直列接続したものとな
る。このため該ダミー信号配線１ａと信号配線１とに同
位相の信号を印加すると、ダミー信号配線１ａの電位の
変化により、ダミー信号配線１ａと半導体基板４との間
に形成される第２の寄生容量１２の充放電は行われる
が、上記第１の寄生容量１１の対向電極となっているダ
ミー信号配線１ａと信号配線１とは、ほぼ同電位となる
ため、該第１の寄生容量１１の充放電が行われることは
ほとんどない。これにより、上記後段のインバータ１５
の入力ノードに付く寄生容量による信号の遅延を抑制で
き、微細化やプロセス簡略化が高速化の妨げとなるのを
抑えることができる。
【００５０】また、上記前段のインバータ１３と同一の
回路構成を有し、入力信号を受け、これに対応する信号
を出力するダミーインバータ（ダミー信号処理回路）１
４を備え、ダミー信号配線１ａには、該ダミーインバー
タ１４の出力信号が供給されるよう構成したので、ダミ
ー信号配線１ａに対する駆動能力が大きなものとなり、
ダミー信号配線１ａと半導体基板４との間に形成される
第２の寄生容量１２によるダミー信号配線での信号のな
まりが低減され、ダミー信号配線１ａと信号配線１とに
おける信号波形をより近いものとできる。これにより上
記後段のインバータ１５の入力ノードに付く寄生容量に
よる信号の遅延をより一層抑制できる。また、上記ダミ
ー信号配線１ａの、半導体基板４と信号配線１との間に
介在する部分を、該半導体基板４の表面領域に形成され
たＮ+拡散領域７から構成したので、上記Ｎ+拡散領域７
は、トランジスタのソース，ドレインの形成プロセスに
て形成することができ、ダミー信号配線１ａを形成する
ための新たな工程の増加を回避できる。
回路構成を有し、入力信号を受け、これに対応する信号
を出力するダミーインバータ（ダミー信号処理回路）１
４を備え、ダミー信号配線１ａには、該ダミーインバー
タ１４の出力信号が供給されるよう構成したので、ダミ
ー信号配線１ａに対する駆動能力が大きなものとなり、
ダミー信号配線１ａと半導体基板４との間に形成される
第２の寄生容量１２によるダミー信号配線での信号のな
まりが低減され、ダミー信号配線１ａと信号配線１とに
おける信号波形をより近いものとできる。これにより上
記後段のインバータ１５の入力ノードに付く寄生容量に
よる信号の遅延をより一層抑制できる。また、上記ダミ
ー信号配線１ａの、半導体基板４と信号配線１との間に
介在する部分を、該半導体基板４の表面領域に形成され
たＮ+拡散領域７から構成したので、上記Ｎ+拡散領域７
は、トランジスタのソース，ドレインの形成プロセスに
て形成することができ、ダミー信号配線１ａを形成する
ための新たな工程の増加を回避できる。
【００５１】また、前記信号配線１を、アルミ層からな
り、分断部分を有する配線本体部と、該アルミ層の下側
に層間絶縁膜５を介して形成されたポリシリコン層から
なり、該配線本体部の分断部分を接続する配線接続部
（ポリシリコン配線）３とから構成し、該信号配線１を
構成する配線本体部の分断部分には、該信号配線１と交
差するよう、該アルミ層のパターニングにより形成され
たグランド配線２を配置したので、信号配線１とグラン
ド配線２との交差部分等の大きな寄生容量が形成される
部分での容量増大による信号の遅延を抑制できる。
り、分断部分を有する配線本体部と、該アルミ層の下側
に層間絶縁膜５を介して形成されたポリシリコン層から
なり、該配線本体部の分断部分を接続する配線接続部
（ポリシリコン配線）３とから構成し、該信号配線１を
構成する配線本体部の分断部分には、該信号配線１と交
差するよう、該アルミ層のパターニングにより形成され
たグランド配線２を配置したので、信号配線１とグラン
ド配線２との交差部分等の大きな寄生容量が形成される
部分での容量増大による信号の遅延を抑制できる。
【００５２】（実施例２）図７は本発明の第２の実施例
による半導体装置を説明するための図であり、第１実施
例の図１（ｃ）に示すバッファ回路に相当する回路構成
を示している。
による半導体装置を説明するための図であり、第１実施
例の図１（ｃ）に示すバッファ回路に相当する回路構成
を示している。
【００５３】この実施例は、上記第１実施例におけるＮ
+拡散領域７を含むダミー信号配線１ａを、ポリシリコ
ン配線３を含む第１の信号配線１とともに前段のインバ
ータ１３の出力に接続しており、上記第１の実施例にお
けるダミーインバータ１４は用いていない。その他の構
成は上記第１の実施例と同様である。
+拡散領域７を含むダミー信号配線１ａを、ポリシリコ
ン配線３を含む第１の信号配線１とともに前段のインバ
ータ１３の出力に接続しており、上記第１の実施例にお
けるダミーインバータ１４は用いていない。その他の構
成は上記第１の実施例と同様である。
【００５４】この実施例では、上記第１の実施例に比べ
て、前段のインバータ１３の出力側の負荷が増大してイ
ンバータ１３の出力側での信号レベルの変化が緩慢にな
るため、バッファ回路の高速化の効果は第１の実施例に
比べると小さくなる。
て、前段のインバータ１３の出力側の負荷が増大してイ
ンバータ１３の出力側での信号レベルの変化が緩慢にな
るため、バッファ回路の高速化の効果は第１の実施例に
比べると小さくなる。
【００５５】以下、図７に示す回路構成の動作を、入力
信号Ａ1がＬＯＷレベルからＨＩＧＨレベルへ変化した
場合を例に挙げて簡単に説明する。なお、ここでは、上
記前段及び後段のインバータは、高電位側のＰｃｈトラ
ンジスタと低電位側のＮｃｈトランジスタとからなるＣ
ＭＯＳインバータとする。
信号Ａ1がＬＯＷレベルからＨＩＧＨレベルへ変化した
場合を例に挙げて簡単に説明する。なお、ここでは、上
記前段及び後段のインバータは、高電位側のＰｃｈトラ
ンジスタと低電位側のＮｃｈトランジスタとからなるＣ
ＭＯＳインバータとする。
【００５６】入力信号Ａ1がＬＯＷレベルのときはイン
バータ１３のＰｃｈトランジスタがＯＮしており、後段
のインバータ１５の入力ノードＸ２及びダミー信号配線
の解放端側のノードＸ４にはＨＩＧＨレベルの信号が出
力され、配線容量１０，１２はＨＩＧＨレベルの電位に
より充電されている。ここで入力信号Ａ１がＨＩＧＨレ
ベルに変化すると、前段のインバータ１３のＰｃｈトラ
ンジスタはＯＦＦし、そのＮｃｈトランジスタがＯＮと
なり、Ｎｃｈトランジスタを通して、配線容量１０，１
２に充電された電荷が低電位側電源へ放電されることと
なり、信号ノードＸ２，Ｘ４の電位がＬＯＷレベルとな
る。このとき浮遊容量１１の両端にかかる電圧にはほと
んど差はないため、つまり信号ノードＸ２とＸ４の電位
差は十分に小さいため、浮遊容量１１にはほとんど充放
電は行われない。
バータ１３のＰｃｈトランジスタがＯＮしており、後段
のインバータ１５の入力ノードＸ２及びダミー信号配線
の解放端側のノードＸ４にはＨＩＧＨレベルの信号が出
力され、配線容量１０，１２はＨＩＧＨレベルの電位に
より充電されている。ここで入力信号Ａ１がＨＩＧＨレ
ベルに変化すると、前段のインバータ１３のＰｃｈトラ
ンジスタはＯＦＦし、そのＮｃｈトランジスタがＯＮと
なり、Ｎｃｈトランジスタを通して、配線容量１０，１
２に充電された電荷が低電位側電源へ放電されることと
なり、信号ノードＸ２，Ｘ４の電位がＬＯＷレベルとな
る。このとき浮遊容量１１の両端にかかる電圧にはほと
んど差はないため、つまり信号ノードＸ２とＸ４の電位
差は十分に小さいため、浮遊容量１１にはほとんど充放
電は行われない。
【００５７】この図７の回路構成では、ダミー信号配線
１ａの信号Ａ４を遅延させる配線容量１２の放電が、実
際の信号配線１の信号Ａ２を遅延させる配線容量１０の
放電に影響を与えるため、それぞれの配線容量１０，１
２に対して、各インバータ１３及び１４がそれぞれの充
放電を受け持っている図１（ｃ）に示す第１実施例の回
路構成と比較すると、信号の遅延時間低減の効果は若干
小さくなる。
１ａの信号Ａ４を遅延させる配線容量１２の放電が、実
際の信号配線１の信号Ａ２を遅延させる配線容量１０の
放電に影響を与えるため、それぞれの配線容量１０，１
２に対して、各インバータ１３及び１４がそれぞれの充
放電を受け持っている図１（ｃ）に示す第１実施例の回
路構成と比較すると、信号の遅延時間低減の効果は若干
小さくなる。
【００５８】このような構成の本実施例では、前記ダミ
ー信号配線を、前記第１の信号処理回路の出力端に接続
したので、上記第１の実施例の、微細化やプロセス簡略
化が高速化の妨げとなるのを抑えることができるという
効果の他に、簡単な構成により、上記ダミー信号配線
に、信号配線と同位相の信号を供給できるという効果が
ある。
ー信号配線を、前記第１の信号処理回路の出力端に接続
したので、上記第１の実施例の、微細化やプロセス簡略
化が高速化の妨げとなるのを抑えることができるという
効果の他に、簡単な構成により、上記ダミー信号配線
に、信号配線と同位相の信号を供給できるという効果が
ある。
【００５９】（実施例３）図８は本発明の第３の実施例
による半導体装置を説明するための図であり、第２実施
例の図７に示すバッファ回路に相当する回路構成を示し
ている。
による半導体装置を説明するための図であり、第２実施
例の図７に示すバッファ回路に相当する回路構成を示し
ている。
【００６０】図において、２３，２５はそれぞれ前段及
び後段のインバータで、それぞれ上記第２の実施例のイ
ンバータ１３，１５に相当するものである。上記インバ
ータ２３，２５は、配線抵抗１８を有する信号配線３１
により接続されており、また、上記前段のインバータ２
３の出力には、少なくとも一部が上記信号配線３１と層
間絶縁膜等を介して対向するよう設けられたダミー信号
配線３２が接続されている。ここで、上記信号配線３１
は、半導体基板の層間絶縁膜上に形成されたアルミ層を
パターニングしてなるものであり、また、ダミー信号配
線３２は、半導体基板の表面領域に上記信号配線３１と
層間絶縁膜等を介して対向するよう形成された、配線抵
抗１９を有するＮ+拡散領域を含むものである。
び後段のインバータで、それぞれ上記第２の実施例のイ
ンバータ１３，１５に相当するものである。上記インバ
ータ２３，２５は、配線抵抗１８を有する信号配線３１
により接続されており、また、上記前段のインバータ２
３の出力には、少なくとも一部が上記信号配線３１と層
間絶縁膜等を介して対向するよう設けられたダミー信号
配線３２が接続されている。ここで、上記信号配線３１
は、半導体基板の層間絶縁膜上に形成されたアルミ層を
パターニングしてなるものであり、また、ダミー信号配
線３２は、半導体基板の表面領域に上記信号配線３１と
層間絶縁膜等を介して対向するよう形成された、配線抵
抗１９を有するＮ+拡散領域を含むものである。
【００６１】そして、この実施例では、前段のインバー
タ１３と後段のインバータ１５を接続する信号配線３１
は、その上層のグランド配線等の信号配線と重なる部分
を有していない構成となっている。
タ１３と後段のインバータ１５を接続する信号配線３１
は、その上層のグランド配線等の信号配線と重なる部分
を有していない構成となっている。
【００６２】ここで、上記信号配線３１とダミー信号配
線３２との間には、寄生容量２１が形成され、ダミー信
号配線３２と半導体基板との間には寄生容量２２が形成
されている。
線３２との間には、寄生容量２１が形成され、ダミー信
号配線３２と半導体基板との間には寄生容量２２が形成
されている。
【００６３】このような構成の本実施例においても、上
記信号配線３１及びダミー信号配線３２が前段のインバ
ータ２３の入力に接続されているため、信号配線３１及
びダミー信号配線３２には同位相の信号供給されること
となる。このため、後段のインバータ２５に入力ノード
Ｘ１２の電位Ａ12と、該入力ノードＸ１２との間に寄生
容量２１を形成するダミー信号配線の解放端Ｘ１４の電
位Ａ14とは、常にほぼ同電位となる。このため、寄生容
量２１の容量値をほぼ無視することができるようにな
り、入力信号Ａ11に対する出力信号Ａ13の遅延時間は、
ほぼ配線抵抗１８の抵抗値にのみ基づく時定数により決
定される。このため信号遅延時間を低減することができ
る。
記信号配線３１及びダミー信号配線３２が前段のインバ
ータ２３の入力に接続されているため、信号配線３１及
びダミー信号配線３２には同位相の信号供給されること
となる。このため、後段のインバータ２５に入力ノード
Ｘ１２の電位Ａ12と、該入力ノードＸ１２との間に寄生
容量２１を形成するダミー信号配線の解放端Ｘ１４の電
位Ａ14とは、常にほぼ同電位となる。このため、寄生容
量２１の容量値をほぼ無視することができるようにな
り、入力信号Ａ11に対する出力信号Ａ13の遅延時間は、
ほぼ配線抵抗１８の抵抗値にのみ基づく時定数により決
定される。このため信号遅延時間を低減することができ
る。
【００６４】なお、上記各本実施例では、信号配線やダ
ミー信号配線の一部として、ポリシリコン層やＮ+拡散
層を使用しているが、信号配線を構成する導体層はこれ
に限るものではない。例えば、上記ダミー信号配線は、
信号配線を構成するアルミ層の上層の第２のアルミ層を
パターニングしてなる、上記信号配線と層間絶縁膜を介
して重なる部分を有するものであってもよい。
ミー信号配線の一部として、ポリシリコン層やＮ+拡散
層を使用しているが、信号配線を構成する導体層はこれ
に限るものではない。例えば、上記ダミー信号配線は、
信号配線を構成するアルミ層の上層の第２のアルミ層を
パターニングしてなる、上記信号配線と層間絶縁膜を介
して重なる部分を有するものであってもよい。
【００６５】
【発明の効果】以上のように本発明に係る半導体装置に
よれば、半導体基板上に形成され、回路間での信号の伝
送を行うための信号配線と、該信号配線と、該信号配線
とともに寄生容量を形成する導体領域との間に介在し、
かつ該信号配線及び導体領域とは電気的に絶縁した状態
となるよう該半導体基板上に設けられたダミー信号配線
とを備え、該ダミー信号配線には、該信号配線と同位相
の信号が印加されるよう構成したので、半導体装置の微
細化やプロセス簡略化が進み、層間絶縁膜や絶縁膜が薄
くなり、配線の容量が増大しても、信号遅延時間を低減
することができる効果がある。
よれば、半導体基板上に形成され、回路間での信号の伝
送を行うための信号配線と、該信号配線と、該信号配線
とともに寄生容量を形成する導体領域との間に介在し、
かつ該信号配線及び導体領域とは電気的に絶縁した状態
となるよう該半導体基板上に設けられたダミー信号配線
とを備え、該ダミー信号配線には、該信号配線と同位相
の信号が印加されるよう構成したので、半導体装置の微
細化やプロセス簡略化が進み、層間絶縁膜や絶縁膜が薄
くなり、配線の容量が増大しても、信号遅延時間を低減
することができる効果がある。
【００６６】また、この発明によれば上記半導体装置に
おいて、前記ダミー信号配線の、前記導体領域としての
半導体基板と、信号配線との間に介在する部分を、該半
導体基板の表面領域に形成された不純物拡散領域から構
成したので、ダミー信号配線の、半導体基板と信号配線
との間に介在する部分は、半導体基板上の素子の形成プ
ロセスにて形成することができ、工程の増加を回避でき
る効果がある。
おいて、前記ダミー信号配線の、前記導体領域としての
半導体基板と、信号配線との間に介在する部分を、該半
導体基板の表面領域に形成された不純物拡散領域から構
成したので、ダミー信号配線の、半導体基板と信号配線
との間に介在する部分は、半導体基板上の素子の形成プ
ロセスにて形成することができ、工程の増加を回避でき
る効果がある。
【００６７】また、この発明によれば上記半導体装置に
おいて、前記信号配線を、前記半導体配線部以外の部分
として、前記半導体層上に層間絶縁膜を介して形成され
た金属層からなる金属配線部を有し、該半導体配線部に
て、該金属層からなる他の信号配線と立体交差するよう
構成しているため、信号配線の交差部分等の大きな寄生
容量が形成される部分での容量増大による信号の遅延を
抑制できる。
おいて、前記信号配線を、前記半導体配線部以外の部分
として、前記半導体層上に層間絶縁膜を介して形成され
た金属層からなる金属配線部を有し、該半導体配線部に
て、該金属層からなる他の信号配線と立体交差するよう
構成しているため、信号配線の交差部分等の大きな寄生
容量が形成される部分での容量増大による信号の遅延を
抑制できる。
【００６８】また、この発明によれば上記半導体装置に
おいて、前段の信号処理回路と同一の回路構成を有し、
入力信号を受け、これに対応する信号を出力するダミー
信号処理回路を備え、該ダミー信号配線には、該ダミー
信号処理回路の出力信号が供給されるよう構成したの
で、ダミー信号配線に対する駆動能力が大きなものとな
り、ダミー信号配線と導体領域との間に形成される寄生
容量によるタミー信号配線での信号のなまりが低減さ
れ、ダミー信号配線と信号配線とにおける信号波形をよ
り近いものとできる。これにより後段の信号処理回路の
入力ノードに付く寄生容量による信号の遅延をより一層
抑制できる。
おいて、前段の信号処理回路と同一の回路構成を有し、
入力信号を受け、これに対応する信号を出力するダミー
信号処理回路を備え、該ダミー信号配線には、該ダミー
信号処理回路の出力信号が供給されるよう構成したの
で、ダミー信号配線に対する駆動能力が大きなものとな
り、ダミー信号配線と導体領域との間に形成される寄生
容量によるタミー信号配線での信号のなまりが低減さ
れ、ダミー信号配線と信号配線とにおける信号波形をよ
り近いものとできる。これにより後段の信号処理回路の
入力ノードに付く寄生容量による信号の遅延をより一層
抑制できる。
【００６９】また、この発明によれば上記半導体装置に
おいて、前記ダミー信号配線を、前記前段の信号処理回
路の出力端に接続することにより、簡単な構成により、
上記ダミー信号配線に信号配線と同位相の信号を供給可
能となる効果がある。
おいて、前記ダミー信号配線を、前記前段の信号処理回
路の出力端に接続することにより、簡単な構成により、
上記ダミー信号配線に信号配線と同位相の信号を供給可
能となる効果がある。
【図１】本発明の第１の実施例による半導体装置を説明
するための図であり、図１（ａ）は該半導体装置の配線
部分のレイアウトを示し、図１（ｂ）は図１（ａ）のＩ
ｂ−Ｉｂ線部分の断面構造を示し、図１（ｃ）は上記半
導体装置におけるバッファ回路の回路構成を示してい
る。
するための図であり、図１（ａ）は該半導体装置の配線
部分のレイアウトを示し、図１（ｂ）は図１（ａ）のＩ
ｂ−Ｉｂ線部分の断面構造を示し、図１（ｃ）は上記半
導体装置におけるバッファ回路の回路構成を示してい
る。
【図２】上記第１の実施例の半導体装置におけるバッフ
ァ回路の動作のシミュレーション結果を示す図である。
ァ回路の動作のシミュレーション結果を示す図である。
【図３】従来の一般的な半導体装置の構造を説明するた
めの図であり、図３（ａ）は上記配線部分を示す平面
図、図３（ｂ）は図３（ａ）のIIIb−IIIb線部分の断面
構造を示す図、図３（ｃ）は従来バッファ回路の回路図
である。
めの図であり、図３（ａ）は上記配線部分を示す平面
図、図３（ｂ）は図３（ａ）のIIIb−IIIb線部分の断面
構造を示す図、図３（ｃ）は従来バッファ回路の回路図
である。
【図４】図３（ｃ）に示す従来のバッファ回路の動作の
シミュレーション結果を示す図である。
シミュレーション結果を示す図である。
【図５】本発明の第１の実施例のバッファ回路と従来バ
ッファ回路における絶縁膜厚とアクセスタイムの関係を
示す図である。
ッファ回路における絶縁膜厚とアクセスタイムの関係を
示す図である。
【図６】本発明の第１の実施例のバッファ回路と従来バ
ッファ回路におけるポリシリコン配線の配線長とアクセ
スタイムの関係を示す図である。
ッファ回路におけるポリシリコン配線の配線長とアクセ
スタイムの関係を示す図である。
【図７】本発明の第２の実施例による半導体装置として
バッファ回路の構成を示す図である。
バッファ回路の構成を示す図である。
【図８】本発明の第３の実施例による半導体装置として
バッファ回路の構成を示す図である。
バッファ回路の構成を示す図である。
１，３１ 信号配線 １ａ，３２ ダミー信号配線 ２ グランド配線 ３ ポリシリコン配線 ４ 半導体基板 ５ 層間絶縁膜 ６ 絶縁膜 ７ Ｎ+拡散領域 ８ ポリシリコン配線の配線抵抗 ９，１９ Ｎ+拡散領域の配線抵抗 １０ 浮遊容量（寄生容量） １１，２１ 第１の浮遊容量（寄生容量） １２，２２ 第２の浮遊容量（寄生容量） １３，２３ 前段のインバータ（第１の信号処理回路） １４ ダミーインバータ（ダミー信号処理回路） １５，２５ 後段のインバータ（第２の信号処理回路） １８ 信号配線の配線抵抗
Claims (6)
- 【請求項１】 半導体基板上に形成され、回路間での信
号の伝送を行うための信号配線と、 該信号配線と、該信号配線とともに寄生容量を形成する
導体領域との間に介在し、かつ該信号配線及び導体領域
とは電気的に絶縁した状態となるよう該半導体基板上に
設けられたダミー信号配線とを備え、 該ダミー信号配線には、該信号配線と同位相の信号が印
加されるよう構成した半導体装置。 - 【請求項２】 請求項１記載の半導体装置において、 前記信号配線は、前記半導体基板上に絶縁膜を介して形
成された半導体層からなる半導体配線部を有するもので
あり、 前記ダミー信号配線は、前記導体領域としての半導体基
板の表面領域に、該半導体配線部と対向するよう形成さ
れた不純物拡散領域を有するものである半導体装置。 - 【請求項３】 請求項２記載の半導体装置において、 前記信号配線は、前記半導体配線部以外の部分として、
前記半導体層上に層間絶縁膜を介して形成された金属層
からなる金属配線部を有し、該半導体配線部にて、該金
属層からなる他の信号配線と立体交差するよう構成され
ている半導体装置。 - 【請求項４】 入力信号を受け、これに対応する信号を
出力する第１の信号処理回路と、該第１の信号処理回路
の出力を受け、これに対応する信号を出力する第２の信
号処理回路とを備えた半導体装置であって、 半導体基板上に形成され、該第１の信号処理回路の出力
端と第２の信号処理回路の入力端とを接続する信号配線
と、 該信号配線とは電気的に絶縁され、平行に該半導体基板
上に設けられたダミー信号配線とを備え、 該ダミー信号配線には、該信号配線と同位相の信号が印
加されるよう構成した半導体装置。 - 【請求項５】 請求項４記載の半導体装置において、 前記第１の信号処理回路と同一の回路構成を有し、前記
入力信号を受け、これに対応する信号を出力するダミー
信号処理回路を備え、 前記ダミー信号配線には、該ダミー信号処理回路の出力
信号が供給されるよう構成した半導体装置。 - 【請求項６】 請求項４記載の半導体装置において、 前記信号配線は、 前記半導体基板上に形成された第１の導体層をパターニ
ングしてなり、一部に分断部分を有する配線本体部と、 該第１の導体層と層間絶縁膜を介して形成された第２の
導体層をパターニングしてなり、該配線本体部の分断部
分を接続する配線接続部とから構成されており、 該信号配線を構成する配線本体部の分断部分には、該信
号配線と交差するよう、該第１の導体層のパターニング
により形成された第２の信号配線が配置されている半導
体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7106727A JPH08306773A (ja) | 1995-04-28 | 1995-04-28 | 半導体装置 |
| US08/636,806 US6348723B1 (en) | 1995-04-28 | 1996-04-23 | Semiconductor device with a dummy wire positioned to prevent charging/discharging of the parasitic capacitance of a signal wire |
| TW085104880A TW307917B (ja) | 1995-04-28 | 1996-04-24 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7106727A JPH08306773A (ja) | 1995-04-28 | 1995-04-28 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08306773A true JPH08306773A (ja) | 1996-11-22 |
Family
ID=14440977
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7106727A Pending JPH08306773A (ja) | 1995-04-28 | 1995-04-28 | 半導体装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6348723B1 (ja) |
| JP (1) | JPH08306773A (ja) |
| TW (1) | TW307917B (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100305680B1 (ko) * | 1999-08-26 | 2001-11-01 | 윤종용 | 반도체 집적회로의 커패시터 제조방법 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS583379B2 (ja) | 1977-01-24 | 1983-01-21 | 株式会社日立製作所 | 半導体装置 |
| JPS56125868A (en) * | 1980-03-07 | 1981-10-02 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Thin-film semiconductor device |
| JPS58141550A (ja) * | 1982-02-17 | 1983-08-22 | Nec Corp | 半導体装置 |
| JPH0194592A (ja) * | 1987-10-06 | 1989-04-13 | Fujitsu Ltd | 半導体メモリ |
| JPH01214048A (ja) | 1988-02-23 | 1989-08-28 | Fujitsu Ltd | 半導体集積装置 |
| JPH0237763A (ja) | 1988-07-27 | 1990-02-07 | Nec Corp | 半導体集積回路 |
| JPH0828467B2 (ja) * | 1988-11-15 | 1996-03-21 | 株式会社東芝 | 半導体装置 |
| JPH0473951A (ja) | 1990-07-16 | 1992-03-09 | Nec Ic Microcomput Syst Ltd | 半導体装置 |
| JPH04142074A (ja) | 1990-10-02 | 1992-05-15 | Seiko Epson Corp | 半導体装置 |
| DE4140564C2 (de) * | 1990-12-10 | 2000-06-15 | Sony Corp | Pulssignalgenerator und zugeordnete Kaskodeschaltung |
| US5479044A (en) * | 1993-06-25 | 1995-12-26 | Nec Corporation | Semiconductor circuit device capable of reducing influence of a parasitic capacitor |
-
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