JP3118302B2 - アナログスイッチ - Google Patents
アナログスイッチInfo
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- JP3118302B2 JP3118302B2 JP04068359A JP6835992A JP3118302B2 JP 3118302 B2 JP3118302 B2 JP 3118302B2 JP 04068359 A JP04068359 A JP 04068359A JP 6835992 A JP6835992 A JP 6835992A JP 3118302 B2 JP3118302 B2 JP 3118302B2
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- wiring layer
- aluminum wiring
- analog switch
- layer
- channel transistor
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Electronic Switches (AREA)
Description
【０００１】
【産業上の利用分野】本発明はアナログスイッチに関
し、さらに詳しくは入出力間の寄生的な結合容量を減少
化することにより、入力信号の漏れを防止したアナログ
スイッチに関する。
し、さらに詳しくは入出力間の寄生的な結合容量を減少
化することにより、入力信号の漏れを防止したアナログ
スイッチに関する。
【０００２】
【従来の技術】図４は、アナログスイッチの従来のレイ
アウト例を示す平面図である。図５はその等価回路を示
す回路図である。図において、（１）はＮチャンネルト
ランジスタ、（２）はＰチャンネルトランジスタであ
る。Ｎチャンネルトランジスタ（１）とＰチャンネルト
ランジスタ（２）のソースは、アルミニウム配線層
（３）によって互いに共通接続されて、アナログスイッ
チの入力端子（４）をなしている。同様に、Ｎチャンネ
ルトランジスタ（１）とＰチャンネルトランジスタ
（２）のドレインは、アルミニウム配線層（５）によっ
て互いに共通接続されて、アナログスイッチの出力端子
（６）をなしている。（７）はＮチャンネルトランジス
タ（１）のゲート、（８）はＰチャンネルトランジスタ
（２）のゲートであって、ポリシリコンによって形成さ
れている。そして、ゲート（７）には制御信号φが印加
され、ゲート（８）には反転された制御信号＊φが印加
される。
アウト例を示す平面図である。図５はその等価回路を示
す回路図である。図において、（１）はＮチャンネルト
ランジスタ、（２）はＰチャンネルトランジスタであ
る。Ｎチャンネルトランジスタ（１）とＰチャンネルト
ランジスタ（２）のソースは、アルミニウム配線層
（３）によって互いに共通接続されて、アナログスイッ
チの入力端子（４）をなしている。同様に、Ｎチャンネ
ルトランジスタ（１）とＰチャンネルトランジスタ
（２）のドレインは、アルミニウム配線層（５）によっ
て互いに共通接続されて、アナログスイッチの出力端子
（６）をなしている。（７）はＮチャンネルトランジス
タ（１）のゲート、（８）はＰチャンネルトランジスタ
（２）のゲートであって、ポリシリコンによって形成さ
れている。そして、ゲート（７）には制御信号φが印加
され、ゲート（８）には反転された制御信号＊φが印加
される。
【０００３】上述したアナログスイッチの構成によれ
ば、制御信号φがハイレベルの時は、Ｎチャンネルトラ
ンジスタ（１）およびＰチャンネルトランジスタ（２）
はオン状態となり、入力端子（４）に入力されたアナロ
グ信号が出力端子（６）に出力される。他方、制御信号
φがロウレベルの時は、Ｎチャンネルトランジスタ
（１）およびＰチャンネルトランジスタ（２）はオフ状
態となり、入力端子（４）に入力されたアナログ信号は
出力端子（６）に出力されないようになる。
ば、制御信号φがハイレベルの時は、Ｎチャンネルトラ
ンジスタ（１）およびＰチャンネルトランジスタ（２）
はオン状態となり、入力端子（４）に入力されたアナロ
グ信号が出力端子（６）に出力される。他方、制御信号
φがロウレベルの時は、Ｎチャンネルトランジスタ
（１）およびＰチャンネルトランジスタ（２）はオフ状
態となり、入力端子（４）に入力されたアナログ信号は
出力端子（６）に出力されないようになる。
【０００４】
【発明が解決しようとする課題】しかしながら、上述し
た構成のアナログスイッチにおいては、図５に示すよう
に、入力端子（４）と出力端子（６）の間に寄生的な結
合容量Ｃ1を有している。この結合容量Ｃ1は、主として
アルミニウム配線層（３）とアルミニウム配線層（５）
の間に生じる配線層間容量に起因している。
た構成のアナログスイッチにおいては、図５に示すよう
に、入力端子（４）と出力端子（６）の間に寄生的な結
合容量Ｃ1を有している。この結合容量Ｃ1は、主として
アルミニウム配線層（３）とアルミニウム配線層（５）
の間に生じる配線層間容量に起因している。
【０００５】図６は、図４におけるＸーＸ線断面図であ
り、Ｐチャンネルトランジスタ（２）の断面構造を示し
ている。同図において、（９）はＮ型シリコン基板、
（１０）,（１１） は、ソース・ドレイン領域、（１
２）はＢＰＳＧ膜等からなる層間絶縁膜、（１３）はＳ
ｉ3Ｎ4膜等からなる保護膜である。結合容量Ｃ1は、ア
ルミニウム配線層（３）と、アルミニウム配線層（５）
と、これらの間に介在している層間絶縁膜（１２）およ
び保護膜（１３）とから形成されている。特に、微細化
された集積回路においては、アルミニウム配線層（３）
とアルミニウム配線層（５）のスペーシングＳ1が小さ
くなるので、結合容量Ｃ1は大きくなる傾向にある。こ
のため、結合容量Ｃ1を介したクロストークが生じ、ア
ナログスイッチがオフ状態であっても、入力端子（４）
に入力されたアナログ信号が出力端子（６）に漏れてし
まうという問題があった。これに対して、スペーシング
Ｓ1を大きくすれば当然結合容量Ｃ1は減少化できるが、
パターン面積が相当大きくなるという欠点がある。
り、Ｐチャンネルトランジスタ（２）の断面構造を示し
ている。同図において、（９）はＮ型シリコン基板、
（１０）,（１１） は、ソース・ドレイン領域、（１
２）はＢＰＳＧ膜等からなる層間絶縁膜、（１３）はＳ
ｉ3Ｎ4膜等からなる保護膜である。結合容量Ｃ1は、ア
ルミニウム配線層（３）と、アルミニウム配線層（５）
と、これらの間に介在している層間絶縁膜（１２）およ
び保護膜（１３）とから形成されている。特に、微細化
された集積回路においては、アルミニウム配線層（３）
とアルミニウム配線層（５）のスペーシングＳ1が小さ
くなるので、結合容量Ｃ1は大きくなる傾向にある。こ
のため、結合容量Ｃ1を介したクロストークが生じ、ア
ナログスイッチがオフ状態であっても、入力端子（４）
に入力されたアナログ信号が出力端子（６）に漏れてし
まうという問題があった。これに対して、スペーシング
Ｓ1を大きくすれば当然結合容量Ｃ1は減少化できるが、
パターン面積が相当大きくなるという欠点がある。
【０００６】本発明は上述の課題に鑑みてなされたもの
であり、本発明の目的は寄生的な結合容量Ｃ1を減少化
することにより、入力信号の漏れを防止したアナログス
イッチ回路を提供することである。本発明の他の目的
は、パターン面積の小さいアナログスイッチ回路を提供
することである。
であり、本発明の目的は寄生的な結合容量Ｃ1を減少化
することにより、入力信号の漏れを防止したアナログス
イッチ回路を提供することである。本発明の他の目的
は、パターン面積の小さいアナログスイッチ回路を提供
することである。
【０００７】
【課題を解決するための手段】本発明は、アナログスイ
ッチの入出力端子（４）,（６）をなすアルミニウム配
線層（３）,（５）の間に、電源電位Ｖｄｄあるいは接
地電位Ｖｓｓに接続することによって、その電位が固定
された電極層（１４）を設けたことを主たる特徴として
いる。
ッチの入出力端子（４）,（６）をなすアルミニウム配
線層（３）,（５）の間に、電源電位Ｖｄｄあるいは接
地電位Ｖｓｓに接続することによって、その電位が固定
された電極層（１４）を設けたことを主たる特徴として
いる。
【０００８】
【作用】上述の手段によれば、アルミニウム配線層
（３）およびアルミニウム配線層（５）から出発した電
気力線の大部分は、電極層（１４）上に終端するように
なる。よってアルミニウム配線層層（３）とアルミニウ
ム配線層（５）との間を介在する電気力線の本数が大幅
に減るので、その結合容量Ｃ2を大幅に減少化すること
ができる（Ｃ2＜Ｃ1）。これにより、入力信号が出力端
子（６）に漏れるのを防止することが可能となる。
（３）およびアルミニウム配線層（５）から出発した電
気力線の大部分は、電極層（１４）上に終端するように
なる。よってアルミニウム配線層層（３）とアルミニウ
ム配線層（５）との間を介在する電気力線の本数が大幅
に減るので、その結合容量Ｃ2を大幅に減少化すること
ができる（Ｃ2＜Ｃ1）。これにより、入力信号が出力端
子（６）に漏れるのを防止することが可能となる。
【０００９】
【実施例】次に、本発明の実施例を図面を参照して説明
する。図１は、本発明の第一の実施例に係るアナログス
イッチのレイアウト例を示す平面図である。図２は、図
１におけるＹ−Ｙ線断面図である。従来例と本発明の異
なる点は、アルミニウム配線層層（３）とアルミニウム
配線層（５）との間に電位の固定された電極層（１４）
が形成されている点にある。電極層（１４）としては、
アルミニウム配線層（３）およびアルミニウム配線層
（５）と同一工程で形成したアルミニウム配線層（１
５）を用いることができるので、従来の製造プロセスを
そのまま適用することができる。このアルミニウム配線
層（１５）は、電源電位Ｖｄｄあるいは接地電位Ｖｓｓ
に接続することによって、その電位が固定される。ま
た、アルミニウム配線層（１５）の形成位置はゲート
（７）,（８）上に層間絶縁膜（１１）を介して、重畳
させて形成すると最もパタ−ン面積が小さくて済む。
する。図１は、本発明の第一の実施例に係るアナログス
イッチのレイアウト例を示す平面図である。図２は、図
１におけるＹ−Ｙ線断面図である。従来例と本発明の異
なる点は、アルミニウム配線層層（３）とアルミニウム
配線層（５）との間に電位の固定された電極層（１４）
が形成されている点にある。電極層（１４）としては、
アルミニウム配線層（３）およびアルミニウム配線層
（５）と同一工程で形成したアルミニウム配線層（１
５）を用いることができるので、従来の製造プロセスを
そのまま適用することができる。このアルミニウム配線
層（１５）は、電源電位Ｖｄｄあるいは接地電位Ｖｓｓ
に接続することによって、その電位が固定される。ま
た、アルミニウム配線層（１５）の形成位置はゲート
（７）,（８）上に層間絶縁膜（１１）を介して、重畳
させて形成すると最もパタ−ン面積が小さくて済む。
【００１０】上述した構成によれば、アルミニウム配線
層層（３）およびアルミニウム配線層（５）から発した
電気力線の大部分は、アルミニウム配線層（１５）上に
終端するようになる。よってアルミニウム配線層層
（３）とアルミニウム配線層（５）との間を介在する電
気力線の本数が大幅に減るので、その結合容量Ｃ2を大
幅に減少化することができる（Ｃ2＜Ｃ1）。これによ
り、入力信号が出力端子（６）に漏れるのを防止するこ
とができる。
層層（３）およびアルミニウム配線層（５）から発した
電気力線の大部分は、アルミニウム配線層（１５）上に
終端するようになる。よってアルミニウム配線層層
（３）とアルミニウム配線層（５）との間を介在する電
気力線の本数が大幅に減るので、その結合容量Ｃ2を大
幅に減少化することができる（Ｃ2＜Ｃ1）。これによ
り、入力信号が出力端子（６）に漏れるのを防止するこ
とができる。
【００１１】また、従来例の構成において、配線層間の
スペーシングＳ1を大きくする方法に比べて、本発明の
構成におけるスペーシングＳ2は小さくて済むという利
点を有する（Ｓ2＜Ｓ1）。図３は、本発明の第二の実施
例に係るアナログスイッチの断面図であり、切断面は図
２におけるＹ−Ｙ線断面と対応している。
スペーシングＳ1を大きくする方法に比べて、本発明の
構成におけるスペーシングＳ2は小さくて済むという利
点を有する（Ｓ2＜Ｓ1）。図３は、本発明の第二の実施
例に係るアナログスイッチの断面図であり、切断面は図
２におけるＹ−Ｙ線断面と対応している。
【００１２】本実施例においては、電極層（１４）が第
一の実施例における第一層のアルミニウム配線層（１
５）と、その上に積層して形成された第二層のアルミニ
ウム配線層（１８）とからなる点を特徴としている。電
極層（１４）の電位は、第一層のアルミニウム配線層
（１５）または第二層のアルミニウム配線層（１８）を
電源電位Ｖｄｄあるいは接地電位Ｖｓｓに接続すること
に固定することができる。
一の実施例における第一層のアルミニウム配線層（１
５）と、その上に積層して形成された第二層のアルミニ
ウム配線層（１８）とからなる点を特徴としている。電
極層（１４）の電位は、第一層のアルミニウム配線層
（１５）または第二層のアルミニウム配線層（１８）を
電源電位Ｖｄｄあるいは接地電位Ｖｓｓに接続すること
に固定することができる。
【００１３】この構造は、以下のようにして製造され
る。まず、図２においてアルミニウム配線層層（３）,
（５）,（１５）を形成した後に、ＰＳＧ膜等からなる
第二層間絶縁膜（１６）を形成する。そして、アルミニ
ウム配線層層（１５）上の第二層間絶縁膜（１６）を選
択的にエッチングしてビアホール（１７）を開口し、こ
のビアホール（１７）を介してアルミニウム配線層層
（１５）と接続された第二層のアルミニウム配線層（１
８）を形成する。この後、Ｓｉ3Ｎ4膜等からなる保護膜
（１９）を形成する。
る。まず、図２においてアルミニウム配線層層（３）,
（５）,（１５）を形成した後に、ＰＳＧ膜等からなる
第二層間絶縁膜（１６）を形成する。そして、アルミニ
ウム配線層層（１５）上の第二層間絶縁膜（１６）を選
択的にエッチングしてビアホール（１７）を開口し、こ
のビアホール（１７）を介してアルミニウム配線層層
（１５）と接続された第二層のアルミニウム配線層（１
８）を形成する。この後、Ｓｉ3Ｎ4膜等からなる保護膜
（１９）を形成する。
【００１４】上述した構成によれば、電極層（１４）の
高さが第一の実施例に比べて垂直方向に高くなってお
り、これによってアルミニウム配線層（３）とアルミニ
ウム配線層（５）との間の電気力線の本数がさらに減少
されるので、その結合容量Ｃ3はさらに小さくできる
（Ｃ3＜Ｃ2）。
高さが第一の実施例に比べて垂直方向に高くなってお
り、これによってアルミニウム配線層（３）とアルミニ
ウム配線層（５）との間の電気力線の本数がさらに減少
されるので、その結合容量Ｃ3はさらに小さくできる
（Ｃ3＜Ｃ2）。
【００１５】
【発明の効果】本発明のアナログスイッチによれば、 アナログスイッチの入出力端子をなすアルミニウム配
線層（３）とアルミニウム配線層（５）との間に電位の
固定された電極層（１４）が形成されているので、アル
ミニウム配線層（３）とアルミニウム配線層（５）との
間の寄生的な結合容量を大幅に減少することができる。
線層（３）とアルミニウム配線層（５）との間に電位の
固定された電極層（１４）が形成されているので、アル
ミニウム配線層（３）とアルミニウム配線層（５）との
間の寄生的な結合容量を大幅に減少することができる。
【００１６】これにより、入力信号の漏れを防止したア
ナログスイッチ回路を提供することである。 電極層（１４）をゲート（７）,（８）上に重畳させ
て形成することによって、パターン面積を小さくでき
る。 電極層（１４）をアルミニウム配線層（３）,（５）
と同一の工程で形成することによって従来の製造プロセ
スをそのまま適用できる利点も有している。 電極層（１４）を第一層のアルミニウム配線層（１
５）と、その上に積層して形成された第二層のアルミニ
ウム配線層（１７）とから形成することによって、アル
ミニウム配線層層（３）,（５）間の寄生的な結合容量
を一段と減少させることができる。
ナログスイッチ回路を提供することである。 電極層（１４）をゲート（７）,（８）上に重畳させ
て形成することによって、パターン面積を小さくでき
る。 電極層（１４）をアルミニウム配線層（３）,（５）
と同一の工程で形成することによって従来の製造プロセ
スをそのまま適用できる利点も有している。 電極層（１４）を第一層のアルミニウム配線層（１
５）と、その上に積層して形成された第二層のアルミニ
ウム配線層（１７）とから形成することによって、アル
ミニウム配線層層（３）,（５）間の寄生的な結合容量
を一段と減少させることができる。
【図１】本発明の第一の実施例に係るアナログスイッチ
のレイアウト例を示す平面図である。
のレイアウト例を示す平面図である。
【図２】図１におけるＹ−Ｙ線断面図である。
【図３】本発明の第二の実施例に係るアナログスイッチ
のＰチャンネルトランジスタ部分の断面図である。
のＰチャンネルトランジスタ部分の断面図である。
【図４】従来例に係るアナログスイッチのレイアウト例
を示す平面図である。
を示す平面図である。
【図５】従来例に係るアナログスイッチの等価回路図で
ある。
ある。
【図６】図４におけるＹ−Ｙ線断面図である。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/088 H01L 21/8234 H01L 21/3205 H01L 29/78 H01L 21/336 H03K 17/687
Claims (2)
- 【請求項１】 ＭＯＳトランジスタのソースを入力端子
として、ドレインを出力端子とし、前記入力端子と出力
端子の間に電位の固定された電極層を具備したアナログ
スイッチにおいて、 前記電極層が、入力端子及び出力端子と同一工程で形成
される金属配線層から成ることを特徴とするアナログス
イッチ。 - 【請求項２】 前記電極層が、入力端子及び出力端子と
同一工程で形成される金属配線層上に、上層の金属配線
層を積層して成ることを特徴とする請求項１に記載のア
ナログスイッチ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04068359A JP3118302B2 (ja) | 1992-03-26 | 1992-03-26 | アナログスイッチ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04068359A JP3118302B2 (ja) | 1992-03-26 | 1992-03-26 | アナログスイッチ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05275622A JPH05275622A (ja) | 1993-10-22 |
| JP3118302B2 true JP3118302B2 (ja) | 2000-12-18 |
Family
ID=13371530
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04068359A Expired - Fee Related JP3118302B2 (ja) | 1992-03-26 | 1992-03-26 | アナログスイッチ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3118302B2 (ja) |
-
1992
- 1992-03-26 JP JP04068359A patent/JP3118302B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05275622A (ja) | 1993-10-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081006 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091006 Year of fee payment: 9 |
|
| LAPS | Cancellation because of no payment of annual fees |