JPS5994849A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS5994849A JPS5994849A JP57205727A JP20572782A JPS5994849A JP S5994849 A JPS5994849 A JP S5994849A JP 57205727 A JP57205727 A JP 57205727A JP 20572782 A JP20572782 A JP 20572782A JP S5994849 A JPS5994849 A JP S5994849A
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- Japan
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- wiring
- conductive
- integrated circuit
- semiconductor integrated
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- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
- H01L23/585—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries comprising conductive layers or plates or strips or rods or rings
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/3011—Impedance
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は集積回路装置にかかり１％に導電配線と回路素
子間の寄生容量による結合を防止した半導体集積回路装
置に関するものである。
子間の寄生容量による結合を防止した半導体集積回路装
置に関するものである。
一般に半導体集積回路装置は複数の異なる動作をする回
路ブロックで構成されている。これら回路ブロックの内
部及び回路ブロック間の寄生容量による結合は無いこと
が望ましいが、各回路ブロックから外部に接続する為の
配線や、回路ブロック間の配、ＩＮ及び′電源電圧、グ
ランド配線を半導体基板上に引き回す為にそれら配線と
基板上に形成されている回路素子との間に寄生容量によ
る結合が生じクロストーク、セパレーション特性の悪化
を生ずる。特に、高利得の増幅回路の入力回路と、比較
的大きな信号が流れる出力回路との間や、高周波信号を
扱う回路では干渉の影響が顕著である。
路ブロックで構成されている。これら回路ブロックの内
部及び回路ブロック間の寄生容量による結合は無いこと
が望ましいが、各回路ブロックから外部に接続する為の
配線や、回路ブロック間の配、ＩＮ及び′電源電圧、グ
ランド配線を半導体基板上に引き回す為にそれら配線と
基板上に形成されている回路素子との間に寄生容量によ
る結合が生じクロストーク、セパレーション特性の悪化
を生ずる。特に、高利得の増幅回路の入力回路と、比較
的大きな信号が流れる出力回路との間や、高周波信号を
扱う回路では干渉の影響が顕著である。
従来、これら配線と回路素子間の寄生容量による結合を
防ぐ為に、配線と回路素子の交差を避けたり、交差する
場合は電源電圧又は接地電位からのインピーダンスの低
い所を交差させる等の対策を行なっていたが、配線及び
回路素子のレイアウトの自由度の低下や、配線を迂回さ
せる為に集積度が低下する等の欠点があった。
防ぐ為に、配線と回路素子の交差を避けたり、交差する
場合は電源電圧又は接地電位からのインピーダンスの低
い所を交差させる等の対策を行なっていたが、配線及び
回路素子のレイアウトの自由度の低下や、配線を迂回さ
せる為に集積度が低下する等の欠点があった。
本発明は、上述した欠点を除去し、導電配線と回路素子
間の寄生容量による結合を防止した半導体集積回路装置
を提供するものである。
間の寄生容量による結合を防止した半導体集積回路装置
を提供するものである。
即ち本発明の要旨は、所要の回路素子を有する半導体基
板上に絶縁膜を介して第１の導電配線を設けた半導体集
積回路装置において、前記第１の導電配線と前記回路素
子とが前記絶縁膜を介して重なる領域にわたって、前記
絶縁膜と前記第１の導電配綺との間に第２の導電配線を
設け、さらに該第２の導・屯配線と前記第１の導電配線
との間には絶縁膜を設け、前記第２の導電配線を定電位
に保ち、前記回路素子と前記第１の導′亀配ｊ１ｄとの
間の容量による結合を防止したことを特数とする半導体
集積回路装置にある。
板上に絶縁膜を介して第１の導電配線を設けた半導体集
積回路装置において、前記第１の導電配線と前記回路素
子とが前記絶縁膜を介して重なる領域にわたって、前記
絶縁膜と前記第１の導電配綺との間に第２の導電配線を
設け、さらに該第２の導・屯配線と前記第１の導電配線
との間には絶縁膜を設け、前記第２の導電配線を定電位
に保ち、前記回路素子と前記第１の導′亀配ｊ１ｄとの
間の容量による結合を防止したことを特数とする半導体
集積回路装置にある。
以下図面を参照し本発明の詳細な説明
第１図は、従来の半導体集積回路装置における拡散抵抗
上に導電配線を交差した場合の断面図である。図におい
て１はＮ型半導体基板，２は半導体基板内に形成したＰ
型拡散層で例えばＮＰＮトランジスタのベース領域と同
時に形成される，３は絶縁膜で例えば二一化シリコン膜
，４．４ はコンタクト窓でこれによりＰ散拡散層２
は１κ極５，５とオーム接触している，６は導電配線で
電極５。
上に導電配線を交差した場合の断面図である。図におい
て１はＮ型半導体基板，２は半導体基板内に形成したＰ
型拡散層で例えばＮＰＮトランジスタのベース領域と同
時に形成される，３は絶縁膜で例えば二一化シリコン膜
，４．４ はコンタクト窓でこれによりＰ散拡散層２
は１κ極５，５とオーム接触している，６は導電配線で
電極５。
５と同時に形成される。
この様な構造を有する拡敷抵抗においては導電配線６と
Ｐ散拡散層２とが重なる領域で絶縁膜３によるＭＯＳ型
容敏が直接形成されているので容量結合が生じる。例え
ば電極５を増幅器の初段トランジスタのコレクタに接続
し，電極５を電源に接続してＰ散拡散層２をトランジス
タの負荷抵抗とし、導電配線６を該増幅器の出力信号ラ
インの配線とした場合には，前記寄生′６量にょり出力
信号の一部が入力に帰還される為、増幅器の動作が不安
定になる可能性がある。寄生容量を一定にした場合，周
波数が高くなるほど等価抵抗が下る為、その影響は太き
＜９ラ振に至る可能性がある。
Ｐ散拡散層２とが重なる領域で絶縁膜３によるＭＯＳ型
容敏が直接形成されているので容量結合が生じる。例え
ば電極５を増幅器の初段トランジスタのコレクタに接続
し，電極５を電源に接続してＰ散拡散層２をトランジス
タの負荷抵抗とし、導電配線６を該増幅器の出力信号ラ
インの配線とした場合には，前記寄生′６量にょり出力
信号の一部が入力に帰還される為、増幅器の動作が不安
定になる可能性がある。寄生容量を一定にした場合，周
波数が高くなるほど等価抵抗が下る為、その影響は太き
＜９ラ振に至る可能性がある。
父、導電配線６が他の増幅器の出力信号ラインの配線と
した場合には増幅器間のクロストーク。
した場合には増幅器間のクロストーク。
セパレーション特性の悪化を引き起こし問題である。
さらに同図は，導電配線６をゲートにしたＰＣＩＩのＭ
ＯＳＦＥＴと考えることができ、導電自己外・昼６に加
わる′電圧の変化によりＰ散拡散層２を泥れる４流が変
化する。これは微弱ではあるが電子ボリウム，電子スイ
ッチ等の特にクロストークの要求の厳しい集積回路装置
では問題となりつつあることがらである。
ＯＳＦＥＴと考えることができ、導電自己外・昼６に加
わる′電圧の変化によりＰ散拡散層２を泥れる４流が変
化する。これは微弱ではあるが電子ボリウム，電子スイ
ッチ等の特にクロストークの要求の厳しい集積回路装置
では問題となりつつあることがらである。
上述した寄生容量による信号のもれを防ぐ為に従来は、
Ｓ 箪配紳６を迂回して回路素子上を交差しないように
配置したり、｛Ｑ号のもれを減ずる為に回路素子と、接
地電位との間のインピーダンスの低い所を交差させる等
の対策を行なっていたが、配線及び回路素子のレイアウ
トの自由度の低下や集積度の低下等の欠点があった。
Ｓ 箪配紳６を迂回して回路素子上を交差しないように
配置したり、｛Ｑ号のもれを減ずる為に回路素子と、接
地電位との間のインピーダンスの低い所を交差させる等
の対策を行なっていたが、配線及び回路素子のレイアウ
トの自由度の低下や集積度の低下等の欠点があった。
第２１ｚｌ（ａ）は本発明の第１の実施例で同じく拡散
抵抗上に第１の導電配膣を交差した場合に本発明を実施
した断面１ｇ１、第２図（ｂ）は弗２図（ａ）の平面図
である。図において従来と同一方法により、拡散抵抗と
なるＰ型拡散Ｊ＠２，コンタクト窓４，４′及び電極５
，５′を形成した後，絶縁膜３の上に導電性のシリコン
被膜７，例えば不純物を拡散したポリシリコン等を形成
する。次に該シリコン被膜の表面を酸化し後に形成され
る導電配線６との間の絶縁膜８を形成し、次に絶縁膜８
０表面をエツチングしコンタクト窓９を得る。コンタク
ト窓９は拡散抵抗のコンタクト窓４と同時に開口するこ
とも可能である。しかる後に電極として例えはアルミニ
ウムを蒸着しエツチングすることにより電極合は製造工
程を増すことなく本発明を実施出来る。
抵抗上に第１の導電配膣を交差した場合に本発明を実施
した断面１ｇ１、第２図（ｂ）は弗２図（ａ）の平面図
である。図において従来と同一方法により、拡散抵抗と
なるＰ型拡散Ｊ＠２，コンタクト窓４，４′及び電極５
，５′を形成した後，絶縁膜３の上に導電性のシリコン
被膜７，例えば不純物を拡散したポリシリコン等を形成
する。次に該シリコン被膜の表面を酸化し後に形成され
る導電配線６との間の絶縁膜８を形成し、次に絶縁膜８
０表面をエツチングしコンタクト窓９を得る。コンタク
ト窓９は拡散抵抗のコンタクト窓４と同時に開口するこ
とも可能である。しかる後に電極として例えはアルミニ
ウムを蒸着しエツチングすることにより電極合は製造工
程を増すことなく本発明を実施出来る。
この様にして得られた拡散抵抗と導・亀配扉との間に導
電性のシリコン被膜を有する半導体集積回路は、前記シ
リコン被膜を′電極１０により接地又は交流的に接地す
ることにより、導電配線にどの様な信号電流が流れても
、前記シリコン被膜で辿へいされる為、導電配線と拡散
抵抗との間の寄生容量による結合を防止出来る。
電性のシリコン被膜を有する半導体集積回路は、前記シ
リコン被膜を′電極１０により接地又は交流的に接地す
ることにより、導電配線にどの様な信号電流が流れても
、前記シリコン被膜で辿へいされる為、導電配線と拡散
抵抗との間の寄生容量による結合を防止出来る。
従って導電配線に流れる区気信号の状態、及び基板に形
成されている回路素子の状態に関係なく自由に導′１ｇ
、配線を引き回すことが出来、高集積化が図れ、しかも
クロストーク、セパレーション特性の向上が図れる。又
第３図は本発明の５↓２の実施例による半導体集積回路
装置の平面図であり、第１の実施例の変形を示す。すな
わち図に示すように、シリコン被膜７は拡散抵抗のクラ
ンドとの間のインピーダンスの低い方の電極５′と接続
しても同様の効果が得られ、この場合はより高集積化が
図れる。
成されている回路素子の状態に関係なく自由に導′１ｇ
、配線を引き回すことが出来、高集積化が図れ、しかも
クロストーク、セパレーション特性の向上が図れる。又
第３図は本発明の５↓２の実施例による半導体集積回路
装置の平面図であり、第１の実施例の変形を示す。すな
わち図に示すように、シリコン被膜７は拡散抵抗のクラ
ンドとの間のインピーダンスの低い方の電極５′と接続
しても同様の効果が得られ、この場合はより高集積化が
図れる。
以上は本発明を拡散抵抗に実施した場合を図面を参照し
て説明したが、次に本発明をトランジスタに実施した場
合について説明する。
て説明したが、次に本発明をトランジスタに実施した場
合について説明する。
通常ＮＰＮＩ−ランジスタのコレクタ上を他の配線を交
差する手法は良く使用されるがＮＰＮＩ−ランジスタは
グランドに対してインピーダンスが高く交差する配線の
影響を受けやすい。この様な場合本発明を実施すること
によりコレクタ上の配線とコレクタとの間の寄生容量に
よる結合を防止することが出来、拡散抵抗における本発
明の実施例で述べたと同様の効果が得られる。
差する手法は良く使用されるがＮＰＮＩ−ランジスタは
グランドに対してインピーダンスが高く交差する配線の
影響を受けやすい。この様な場合本発明を実施すること
によりコレクタ上の配線とコレクタとの間の寄生容量に
よる結合を防止することが出来、拡散抵抗における本発
明の実施例で述べたと同様の効果が得られる。
第４図は本発明の第３の実施例による半導体集積回路装
置の断面図であり、詳しくはＮＰＮＩ−ランジスタのコ
レクタ上に導電配線を交差した場合に本発明を実施した
半導体集積回路の断面図である。図において１はＮ型基
板、２はＰ型拡散層。
置の断面図であり、詳しくはＮＰＮＩ−ランジスタのコ
レクタ上に導電配線を交差した場合に本発明を実施した
半導体集積回路の断面図である。図において１はＮ型基
板、２はＰ型拡散層。
１１．１２はＮ型拡散層で各領域は絶縁膜３にコンタク
ト窓４．４．４ を開口し電極１３，１４．１５が形成
され、電極１３はコレクタ電極、電極１４はベース電極
、電極１５はエミッタ電極である。導電配線６は前記拡
散抵抗の実施例と同様、絶縁膜３の上に形成されたシリ
コン被膜７の上に絶縁膜８を介して設けられている、さ
らにシリコン被膜７は絶縁膜８の一部を開口しエミッタ
電極１５と接続されている。
ト窓４．４．４ を開口し電極１３，１４．１５が形成
され、電極１３はコレクタ電極、電極１４はベース電極
、電極１５はエミッタ電極である。導電配線６は前記拡
散抵抗の実施例と同様、絶縁膜３の上に形成されたシリ
コン被膜７の上に絶縁膜８を介して設けられている、さ
らにシリコン被膜７は絶縁膜８の一部を開口しエミッタ
電極１５と接続されている。
この様にして得られたＮＰＮ トランジスタと導電配線
６との間にはエミッタ電極に接続したシリコン被膜が介
入しており、通常ＮＰＮトランジスタのエミッタはグラ
ンドに対して低いインピーダンスを持っている為、導電
配線６からＮ Ｐ Ｎ ｌ−ランジスタのコレクタへ寄
生容量による結合は生じない。従って前記拡散抵抗の実
施例と同様の効果が得られる。
６との間にはエミッタ電極に接続したシリコン被膜が介
入しており、通常ＮＰＮトランジスタのエミッタはグラ
ンドに対して低いインピーダンスを持っている為、導電
配線６からＮ Ｐ Ｎ ｌ−ランジスタのコレクタへ寄
生容量による結合は生じない。従って前記拡散抵抗の実
施例と同様の効果が得られる。
又、シリコン被膜７はＮＰＮＩ−ランジスタのエミッタ
電極に接続したがグランド又は電源−圧又は交流的に接
地されている配線に接続しても良く、本実施例と同様又
はそれ以上の効果が得られる。
電極に接続したがグランド又は電源−圧又は交流的に接
地されている配線に接続しても良く、本実施例と同様又
はそれ以上の効果が得られる。
次に、多層配線を有する半導体集積回路装置に本発明を
実施した場合について第５図を参照して説明すると、第
５図は本発明の第４の実施例による半導体集Ａノを回路
装置の断面図であり、第１の実施例き同じく拡散抵抗上
に導電配線を交差した場合に本発明を実施した断面図で
ある。図において、従来と同一方法により拡散抵抗とな
るＰ型拡散層２を形成した後、絶は膜３を開口しコンタ
クト窓４．４ を得る、次に第１層目の冶・′屯配線と
してアルミ等の金属を蒸着し拡散抵抗の電極５，５
とシールドは極１６を設け、さらに眉間絶縁膜１７を形
成した後に、第２層目の導電配線１９．及び層間絶縁膜
１７を開口してシールド電極１６とオーム接触した第２
層目の・電極２ｏを得る。
実施した場合について第５図を参照して説明すると、第
５図は本発明の第４の実施例による半導体集Ａノを回路
装置の断面図であり、第１の実施例き同じく拡散抵抗上
に導電配線を交差した場合に本発明を実施した断面図で
ある。図において、従来と同一方法により拡散抵抗とな
るＰ型拡散層２を形成した後、絶は膜３を開口しコンタ
クト窓４．４ を得る、次に第１層目の冶・′屯配線と
してアルミ等の金属を蒸着し拡散抵抗の電極５，５
とシールドは極１６を設け、さらに眉間絶縁膜１７を形
成した後に、第２層目の導電配線１９．及び層間絶縁膜
１７を開口してシールド電極１６とオーム接触した第２
層目の・電極２ｏを得る。
この様にして得られた拡散抵抗と第２層目の導電配線１
９との間には、シールド−極１６があり該シールド電極
きオーム接触した゛岨極２ｏを電源電圧又は接地電位で
バイアスすることにより、前記第１の実施例で説明した
とうり拡散抵抗と導電配線１９との間の容量による結合
を防止出来、同様の効果を得ることが出来る。又、シー
ルド電極１６は第１層目の電源電圧、又は接地４位にバ
イアスしても良く、この場合は、コンタクト窓１８と第
２層目の゛電極２０は不要である。さらに、前２第２．
第３の実施例を多層配線構造のものに適用しても同様の
効果が得られ、いづれも製造プロセスはなんら４１加す
る必要がないので有用である。
９との間には、シールド−極１６があり該シールド電極
きオーム接触した゛岨極２ｏを電源電圧又は接地電位で
バイアスすることにより、前記第１の実施例で説明した
とうり拡散抵抗と導電配線１９との間の容量による結合
を防止出来、同様の効果を得ることが出来る。又、シー
ルド電極１６は第１層目の電源電圧、又は接地４位にバ
イアスしても良く、この場合は、コンタクト窓１８と第
２層目の゛電極２０は不要である。さらに、前２第２．
第３の実施例を多層配線構造のものに適用しても同様の
効果が得られ、いづれも製造プロセスはなんら４１加す
る必要がないので有用である。
以上のｙ口＜本発明によれば回路素子と回路素子上を交
差あるいは近接する４電配線との間の寄生容量による結
合を防止することが出来、高性能。
差あるいは近接する４電配線との間の寄生容量による結
合を防止することが出来、高性能。
高集積度の半導体集積回路装置を得ることが出来る。
又、本発明の実施例を拡散抵抗とＮＰＮトランジスタに
ついて説明したが、Ｐ１’ＪＰトランジスタ。
ついて説明したが、Ｐ１’ＪＰトランジスタ。
コンデンサー、トンネル抵抗１等の回路素子と導・°亀
配線との間に本発明を実施しても同様の効果が得られ゛
る。
配線との間に本発明を実施しても同様の効果が得られ゛
る。
第１図は、従来の半導体集積回路装置の拡散抵抗上に導
電配扉が交差した場合の断面図。第２図（ａｌは、本発
明の第１の実施例による半導体集積回路装置の断面図、
第２図（ｂ）は第２図（ａ）の平面図。 第３図は、本発明の第２の実施例による半導体集積回路
装置の平面図。第４図は本発明の第３の実施例による半
導体集積回路装置の断面図。第５図は１本発明の第４の
実施例による半導体集積回路装置の断面図である。 １・・・・・・Ｎ型半ηイ一体基板、２・・・・・・Ｐ
型拡散層、３・・・・・・絶縁膜、４．４．４・・・・
・・コンタクト窓、５．５’・・・・・・拡散抵抗の電
極、６・・・・・・導電配線、７・・・・・・シリコン
被膜、８・・・・・・絶縁膜（酸化膜）、９・・・・・
・コンタクト窓、１０・・・・・・電極、１１．１２・
・四Ｎ型拡散層、１３，１４．１５・・・・・電極、１
６・・・・・・シールド電極、１７・・・・・・層間絶
縁膜、１８・・・・・・コンタクト窓、１９・・・・・
・第２層目の導電配線、２０・・・・・・第２層目の′
電極。 ＃Ｉ 凹 ＃２ 凹 早３閉 柔４７２Ｑ 第Ｓ司
電配扉が交差した場合の断面図。第２図（ａｌは、本発
明の第１の実施例による半導体集積回路装置の断面図、
第２図（ｂ）は第２図（ａ）の平面図。 第３図は、本発明の第２の実施例による半導体集積回路
装置の平面図。第４図は本発明の第３の実施例による半
導体集積回路装置の断面図。第５図は１本発明の第４の
実施例による半導体集積回路装置の断面図である。 １・・・・・・Ｎ型半ηイ一体基板、２・・・・・・Ｐ
型拡散層、３・・・・・・絶縁膜、４．４．４・・・・
・・コンタクト窓、５．５’・・・・・・拡散抵抗の電
極、６・・・・・・導電配線、７・・・・・・シリコン
被膜、８・・・・・・絶縁膜（酸化膜）、９・・・・・
・コンタクト窓、１０・・・・・・電極、１１．１２・
・四Ｎ型拡散層、１３，１４．１５・・・・・電極、１
６・・・・・・シールド電極、１７・・・・・・層間絶
縁膜、１８・・・・・・コンタクト窓、１９・・・・・
・第２層目の導電配線、２０・・・・・・第２層目の′
電極。 ＃Ｉ 凹 ＃２ 凹 早３閉 柔４７２Ｑ 第Ｓ司
Claims (4)
- （１）所要の回路素子を有する半導体基板上に絶縁膜を
介して第１の導電配線を設けた半導体集積回路装置にお
いて、前記第１の導′亀配線と前記回路素子とが前記絶
縁膜を介して重なる領域にわたって前記絶縁膜と前記第
１の導電配線との間に第２の導電配線を設け、さらに該
第２の導電配゛線と前記第１の導電配線との間には絶縁
膜を設け、前記第２の導電配線を定電位に保ち、前記回
路素子と前記第１の導電配線との間の容量による結合を
防止したことを特徴とする半導体集積回路装置。 - （２）第２の導゛亀配線を電源電圧でバイアスしたこと
を特徴とする特許請求の範囲第（１）項記載の半導体集
積回路装置。 - （３）第２の導電配線を接地電位でバイアスしたことを
特徴とする特許請求の範囲第（１）項記載の半導体集積
回路装置。 - （４）第２の導電配勝を外部に出して交流的に接地した
ことを特徴とする特許請求の範囲第（１）項記載の半導
体集積回路装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57205727A JPS5994849A (ja) | 1982-11-24 | 1982-11-24 | 半導体集積回路装置 |
| US06/553,707 US4609935A (en) | 1982-11-24 | 1983-11-21 | Semiconductor device with an improved crossing structure at the intersection of a resistor region and a wiring conductor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57205727A JPS5994849A (ja) | 1982-11-24 | 1982-11-24 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5994849A true JPS5994849A (ja) | 1984-05-31 |
Family
ID=16511671
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57205727A Pending JPS5994849A (ja) | 1982-11-24 | 1982-11-24 | 半導体集積回路装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4609935A (ja) |
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