JPH11177023A - 半導体装置 - Google Patents
半導体装置Info
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- JPH11177023A JPH11177023A JP33833597A JP33833597A JPH11177023A JP H11177023 A JPH11177023 A JP H11177023A JP 33833597 A JP33833597 A JP 33833597A JP 33833597 A JP33833597 A JP 33833597A JP H11177023 A JPH11177023 A JP H11177023A
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- Japan
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- diffusion layer
- wiring
- polycrystalline silicon
- resistance element
- potential
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Abstract
(57)【要約】
【課題】拡散層上の配線の電位の影響を受けない、低濃
度の拡散層で形成する抵抗素子を有する半導体装置を提
供すること。 【解決手段】グランド配線５１の直下に、端子６０と接
続された多結晶シリコン６が堆積され、この端子６０を
高電圧電源ＶDHと接続する。この多結晶シリコン６によ
ってグランド配線５１の電位はシールドされ、ｐ形拡散
層２にグランド配線５１の影響が現われないようにす
る。
度の拡散層で形成する抵抗素子を有する半導体装置を提
供すること。 【解決手段】グランド配線５１の直下に、端子６０と接
続された多結晶シリコン６が堆積され、この端子６０を
高電圧電源ＶDHと接続する。この多結晶シリコン６によ
ってグランド配線５１の電位はシールドされ、ｐ形拡散
層２にグランド配線５１の影響が現われないようにす
る。
Description
【０００１】
【発明の属する技術分野】この発明は、高耐圧パワーＩ
Ｃや集積回路などの半導体装置において、拡散層を利用
した抵抗素子が半導体基板の表面層に形成される半導体
装置に関する。
Ｃや集積回路などの半導体装置において、拡散層を利用
した抵抗素子が半導体基板の表面層に形成される半導体
装置に関する。
【０００２】
【従来の技術】近年、接合分離や誘電体分離などの分離
技術の進歩により、横型のダイオードや絶縁ゲート型バ
イポーラトランジスタ（以下、ＩＧＢＴと略す）、ＭＯ
ＳＦＥＴなどの高耐圧デバイスと、その駆動・制御・保
護回路を一つのシリコン基板上に集積した高耐圧パワー
ＩＣの開発が盛んに行われている。特に、貼り合わせ基
板（以下ＳＯＩ基板と略す）とトレンチ技術を組み合わ
せた誘電体分離技術の進歩は、複数の高耐圧デバイスの
集積を可能とし、パワーＩＣの適用分野を高耐圧領域へ
大幅に拡げた。例えば、ＩＧＢＴを適用したトーテムポ
ール回路の１チップ化や、ディスプレイ駆動用ＩＣなど
のマルチ出力を持った集積回路へＩＧＢＴが適用されて
いる。
技術の進歩により、横型のダイオードや絶縁ゲート型バ
イポーラトランジスタ（以下、ＩＧＢＴと略す）、ＭＯ
ＳＦＥＴなどの高耐圧デバイスと、その駆動・制御・保
護回路を一つのシリコン基板上に集積した高耐圧パワー
ＩＣの開発が盛んに行われている。特に、貼り合わせ基
板（以下ＳＯＩ基板と略す）とトレンチ技術を組み合わ
せた誘電体分離技術の進歩は、複数の高耐圧デバイスの
集積を可能とし、パワーＩＣの適用分野を高耐圧領域へ
大幅に拡げた。例えば、ＩＧＢＴを適用したトーテムポ
ール回路の１チップ化や、ディスプレイ駆動用ＩＣなど
のマルチ出力を持った集積回路へＩＧＢＴが適用されて
いる。
【０００３】上記のような高耐圧部と低耐圧部を１つの
チップ上に集積したパワーＩＣでは数ｋΩから数百ｋΩ
の高抵抗素子が必要になる。その一例を図５に示す。こ
の回路では高耐圧のｐチャネル型ＭＯＳＦＥＴであるＰ
１をハイサイドスイッチとして使用したものであるが、
このＰ１を駆動するための駆動回路Ａが前段に構成され
ている。この駆動回路Ａは高耐圧のｎチャネル型ＭＯＳ
ＦＥＴであるＮ１とＲ１、Ｒ２の２つの抵抗が含まれた
ソースフォロア回路になっており、高電圧電源ＶDHから
Ｎ１経由の電流を流すことによりＲ１に電圧ドロップを
発生させる。これがＰ１のゲート電圧となる。
チップ上に集積したパワーＩＣでは数ｋΩから数百ｋΩ
の高抵抗素子が必要になる。その一例を図５に示す。こ
の回路では高耐圧のｐチャネル型ＭＯＳＦＥＴであるＰ
１をハイサイドスイッチとして使用したものであるが、
このＰ１を駆動するための駆動回路Ａが前段に構成され
ている。この駆動回路Ａは高耐圧のｎチャネル型ＭＯＳ
ＦＥＴであるＮ１とＲ１、Ｒ２の２つの抵抗が含まれた
ソースフォロア回路になっており、高電圧電源ＶDHから
Ｎ１経由の電流を流すことによりＲ１に電圧ドロップを
発生させる。これがＰ１のゲート電圧となる。
【０００４】ここでＲ１およびＲ２はともに数十ｋΩ以
上の高抵抗である。この抵抗の形成には拡散層を利用す
る方法と多結晶シリコンを利用する方法がある。１μｍ
ルールなどの微細化プロセスにおける多結晶シリコンは
通常ドーピングされたものが使われ、このシート抵抗値
は２５〜３０Ω／□と非常に低い。
上の高抵抗である。この抵抗の形成には拡散層を利用す
る方法と多結晶シリコンを利用する方法がある。１μｍ
ルールなどの微細化プロセスにおける多結晶シリコンは
通常ドーピングされたものが使われ、このシート抵抗値
は２５〜３０Ω／□と非常に低い。
【０００５】
【発明が解決しようとする課題】そのため多結晶シリコ
ンを使った高抵抗素子の形成には大きな面積を必要と
し、ＩＣのチップサイズの観点から多結晶シリコンの利
用は好ましくない。シート抵抗値の高いドーピングされ
ていない多結晶シリコンの形成も可能であるが、これは
標準工程ではなく追加工程となる。したがってドーピン
グされていない多結晶シリコンを利用することは工程数
の増加を招くため好ましくない。
ンを使った高抵抗素子の形成には大きな面積を必要と
し、ＩＣのチップサイズの観点から多結晶シリコンの利
用は好ましくない。シート抵抗値の高いドーピングされ
ていない多結晶シリコンの形成も可能であるが、これは
標準工程ではなく追加工程となる。したがってドーピン
グされていない多結晶シリコンを利用することは工程数
の増加を招くため好ましくない。
【０００６】一方、拡散層は、ＩＣを構成するデバイス
を形成するために、高濃度のものから低濃度のものまで
形成することができる。よってシート抵抗値の高い低濃
度の拡散層を高抵抗体に利用すれば面積的に有利にな
る。しかし低濃度の拡散層は周囲の電位の影響を受けや
すい。特に高耐圧パワーＩＣなどでは高電圧電源やグラ
ンドなどの配線が縦横に張り巡らされ、その配線下に抵
抗素子となる拡散層が形成されるため、低濃度の拡散層
で形成された抵抗素子ではその抵抗値が、その拡散層と
交差する配線の電位の影響を受けて変動する危険性があ
る。
を形成するために、高濃度のものから低濃度のものまで
形成することができる。よってシート抵抗値の高い低濃
度の拡散層を高抵抗体に利用すれば面積的に有利にな
る。しかし低濃度の拡散層は周囲の電位の影響を受けや
すい。特に高耐圧パワーＩＣなどでは高電圧電源やグラ
ンドなどの配線が縦横に張り巡らされ、その配線下に抵
抗素子となる拡散層が形成されるため、低濃度の拡散層
で形成された抵抗素子ではその抵抗値が、その拡散層と
交差する配線の電位の影響を受けて変動する危険性があ
る。
【０００７】前記の現象について図６および図７を用い
て説明する。図６、図７では半導体基板をｎ形、拡散層
をｐ形で説明するが、逆の導電形であっても勿論よい。
図６、図７は拡散層で形成した抵抗素子の断面図を表し
たものである。両図ともｎ形半導体基板１の表面層にｐ
形拡散層２が形成され、このｐ形拡散層２の両端にｐ+
拡散層３ａ、３ｂが形成され、このｐ+ 拡散層３上に電
極５０ａ、５０ｂが形成されている。このｐ+ 拡散層３
が形成されのは、電極５０ａ、５０ｂとオーミックコン
タクトさせるためである。ｐ形拡散層２で抵抗素子を形
成するは、一般的にこのような構造が適用される。
て説明する。図６、図７では半導体基板をｎ形、拡散層
をｐ形で説明するが、逆の導電形であっても勿論よい。
図６、図７は拡散層で形成した抵抗素子の断面図を表し
たものである。両図ともｎ形半導体基板１の表面層にｐ
形拡散層２が形成され、このｐ形拡散層２の両端にｐ+
拡散層３ａ、３ｂが形成され、このｐ+ 拡散層３上に電
極５０ａ、５０ｂが形成されている。このｐ+ 拡散層３
が形成されのは、電極５０ａ、５０ｂとオーミックコン
タクトさせるためである。ｐ形拡散層２で抵抗素子を形
成するは、一般的にこのような構造が適用される。
【０００８】図６、図７の抵抗素子では電極５０とのコ
ンタクト部以外は厚いフィールド酸化膜４によって覆わ
れている。このフィールド酸化膜４の有無はｐ形拡散層
２のシート抵抗値に影響する（フィールド酸化膜４が厚
いと、ｐ形拡散層２が薄くなりシート抵抗値が高くな
る）だけであるので、ｐ形拡散層２を単に抵抗素子して
使用し、その上に横断する配線を形成しなければ、この
フィールド酸化膜は形成しなくてもよい。
ンタクト部以外は厚いフィールド酸化膜４によって覆わ
れている。このフィールド酸化膜４の有無はｐ形拡散層
２のシート抵抗値に影響する（フィールド酸化膜４が厚
いと、ｐ形拡散層２が薄くなりシート抵抗値が高くな
る）だけであるので、ｐ形拡散層２を単に抵抗素子して
使用し、その上に横断する配線を形成しなければ、この
フィールド酸化膜は形成しなくてもよい。
【０００９】図６の抵抗素子を図５のＲ１に適用した場
合を考えてみる。そして図６の端子６０が高電圧側の接
続点１ａに接続され、もう一方の端子６１がｐチャネル
ＭＯＳＦＥＴであるＰ１のゲート側の接続点２ａに接続
されているとする。Ｒ１は高電圧電源ＶDH側に接続され
ているため、ｐ形拡散層２そのものの電位は高い。ここ
で図６のようにこのｐ形拡散層２の上部にグランド配線
５１が交差すると、ｐ形拡散層２は高電位であるために
この配線直下にｐ型の蓄積層７０が形成される。そして
この蓄積層７０の存在は、ｐ形拡散層２の抵抗値が低下
するように変動する。図５の高電圧電源ＶDHが数Ｖ程度
であれば、ｐ形拡散層２にフィールド酸化膜４などのよ
うな厚い酸化膜を形成することで蓄積層７０の形成は避
けられるが、ＶDHが数十Ｖから数百Ｖまでの範囲で使用
される高耐圧パワーＩＣでは、厚いフィールド酸化膜４
だけでは、この蓄積層７０の形成を回避することはでき
ない。
合を考えてみる。そして図６の端子６０が高電圧側の接
続点１ａに接続され、もう一方の端子６１がｐチャネル
ＭＯＳＦＥＴであるＰ１のゲート側の接続点２ａに接続
されているとする。Ｒ１は高電圧電源ＶDH側に接続され
ているため、ｐ形拡散層２そのものの電位は高い。ここ
で図６のようにこのｐ形拡散層２の上部にグランド配線
５１が交差すると、ｐ形拡散層２は高電位であるために
この配線直下にｐ型の蓄積層７０が形成される。そして
この蓄積層７０の存在は、ｐ形拡散層２の抵抗値が低下
するように変動する。図５の高電圧電源ＶDHが数Ｖ程度
であれば、ｐ形拡散層２にフィールド酸化膜４などのよ
うな厚い酸化膜を形成することで蓄積層７０の形成は避
けられるが、ＶDHが数十Ｖから数百Ｖまでの範囲で使用
される高耐圧パワーＩＣでは、厚いフィールド酸化膜４
だけでは、この蓄積層７０の形成を回避することはでき
ない。
【００１０】つぎに図７の抵抗素子を図５のＲ２に適用
した場合を考えてみる。そして図７の端子６２がグラン
ド側の接続点４ａに接続され、もう一方の端子６３がＮ
１のソース側の接続点３ａに接続されているとする。図
７において、Ｒ２はグランド側に接続されているためｐ
形拡散層２の電位は低い。高電圧配線５２がこのｐ形拡
散層２上を交差すると、図中に示すように反転層７１が
形成される。そしてこの反転層７１の形成により、ｐ形
拡散層２の抵抗値が増大するように変動する。しかもこ
の反転層７１の形成は、ｐ形拡散層２上部に厚い酸化膜
等を形成しても、高耐圧のパワーＩＣでは避けることが
困難である。
した場合を考えてみる。そして図７の端子６２がグラン
ド側の接続点４ａに接続され、もう一方の端子６３がＮ
１のソース側の接続点３ａに接続されているとする。図
７において、Ｒ２はグランド側に接続されているためｐ
形拡散層２の電位は低い。高電圧配線５２がこのｐ形拡
散層２上を交差すると、図中に示すように反転層７１が
形成される。そしてこの反転層７１の形成により、ｐ形
拡散層２の抵抗値が増大するように変動する。しかもこ
の反転層７１の形成は、ｐ形拡散層２上部に厚い酸化膜
等を形成しても、高耐圧のパワーＩＣでは避けることが
困難である。
【００１１】前記の問題を回避するためにはｐ形拡散層
２の上部にグランド配線５１や高電圧配線５２を配置し
ないことであるが、これはＩＣ（集積回路のこと）を構
成する素子の配置に制限を与え、しかもＩＣのチップ面
積増加を招く。したがって、低濃度の拡散層を利用した
抵抗素子の形成においては、そのｐ形拡散層２と交差す
る配線の電位の影響をいかに取り除くかが課題となる。
２の上部にグランド配線５１や高電圧配線５２を配置し
ないことであるが、これはＩＣ（集積回路のこと）を構
成する素子の配置に制限を与え、しかもＩＣのチップ面
積増加を招く。したがって、低濃度の拡散層を利用した
抵抗素子の形成においては、そのｐ形拡散層２と交差す
る配線の電位の影響をいかに取り除くかが課題となる。
【００１２】前記のように、低濃度の拡散層を利用した
抵抗素子の形成においては、その上部に引き回される配
線の電位の影響を取り除き、安定した抵抗値をいかに確
保するかが課題となる。この発明の目的は、前記の課題
を解決し、拡散層上の配線の電位の影響を受けない、低
濃度の拡散層で形成する抵抗素子を有する半導体装置を
提供することにある。
抵抗素子の形成においては、その上部に引き回される配
線の電位の影響を取り除き、安定した抵抗値をいかに確
保するかが課題となる。この発明の目的は、前記の課題
を解決し、拡散層上の配線の電位の影響を受けない、低
濃度の拡散層で形成する抵抗素子を有する半導体装置を
提供することにある。
【００１３】
【課題を解決するための手段】前記の目的を達成するた
めには、半導体基板の表面層に選択的に、抵抗素子とな
る拡散層が形成され、該拡散層の上部が絶縁膜を介して
多結晶シリコンで被覆され、前記拡散層の一端が前記多
結晶シリコン層と電気的に接続し、グランド配線もしく
は高電圧配線が前記多結晶シリコンの上に層間絶縁膜を
介して形成される構成とする。また抵抗素子となる拡散
層のシート抵抗値が０．１ｋΩ／□以上で５ｋΩ／□以
下とすると効果的である。前記の拡散層の一端と多結晶
シリコンとが接続する端子部を除いて、拡散層が選択的
に厚い酸化膜で被覆されているとよい。
めには、半導体基板の表面層に選択的に、抵抗素子とな
る拡散層が形成され、該拡散層の上部が絶縁膜を介して
多結晶シリコンで被覆され、前記拡散層の一端が前記多
結晶シリコン層と電気的に接続し、グランド配線もしく
は高電圧配線が前記多結晶シリコンの上に層間絶縁膜を
介して形成される構成とする。また抵抗素子となる拡散
層のシート抵抗値が０．１ｋΩ／□以上で５ｋΩ／□以
下とすると効果的である。前記の拡散層の一端と多結晶
シリコンとが接続する端子部を除いて、拡散層が選択的
に厚い酸化膜で被覆されているとよい。
【００１４】前記のように、抵抗素子となる拡散層と交
差する配線の下部に多結晶シリコンを堆積し、その多結
晶シリコンの電位を抵抗素子の一端と同電位とすればよ
い。これにより拡散層と交差する配線の電位はこの多結
晶シリコンによってシールドされ、拡散層にその影響が
及ぶことを回避することができる。この方法においては
電位を有する多結晶シリコンによる拡散層への影響が心
配になるが、多結晶シリコンの電位は拡散層の一端と同
電位であること、抵抗素子の電圧ドロップは通常数Ｖで
あること、また拡散層の上部にはフィールド酸化膜など
の厚い酸化膜が形成されていることなどからこの影響は
現れない。さらに交差する配線を多結晶シリコンと接続
する端子側に近ずけることも確実な方法となる。
差する配線の下部に多結晶シリコンを堆積し、その多結
晶シリコンの電位を抵抗素子の一端と同電位とすればよ
い。これにより拡散層と交差する配線の電位はこの多結
晶シリコンによってシールドされ、拡散層にその影響が
及ぶことを回避することができる。この方法においては
電位を有する多結晶シリコンによる拡散層への影響が心
配になるが、多結晶シリコンの電位は拡散層の一端と同
電位であること、抵抗素子の電圧ドロップは通常数Ｖで
あること、また拡散層の上部にはフィールド酸化膜など
の厚い酸化膜が形成されていることなどからこの影響は
現れない。さらに交差する配線を多結晶シリコンと接続
する端子側に近ずけることも確実な方法となる。
【００１５】
【発明の実施の形態】図１はこの発明の第１実施例の抵
抗素子となる拡散層の要部断面図である。この図は図６
に多結晶シリコンを形成したものである。以下の説明で
は半導体基板をｎ形、抵抗素子となる拡散層をｐ形とし
たが、逆の導電形であっても勿論構わない。
抗素子となる拡散層の要部断面図である。この図は図６
に多結晶シリコンを形成したものである。以下の説明で
は半導体基板をｎ形、抵抗素子となる拡散層をｐ形とし
たが、逆の導電形であっても勿論構わない。
【００１６】図１において、ｎ形半導体基板１の表面層
に抵抗素子となるｐ形拡散層２が形成され、ｐ形拡散層
２の両端には金属電極５０ａ、５０ｂとオーミック接触
させるためにｐ+ 拡散層３ａ、３ｂが形成される。ま
た、ｐ+ 拡散層３ａ、３ｂに挟まれて厚い酸化膜である
フィールド酸化膜４が形成され、このフィールド酸化膜
４の表面に多結晶シリコン６が形成され、この多結晶シ
リコン６の一端の表面に金属電極５０ｃが形成される。
金属電極５０ａと金属電極５０ｃは共に端子６０に接続
され、金属電極５０ｂは端子６１と接続する。この端子
６０は図５の高電圧電源ＶDHと接続する。この端子６０
と端子６１が抵抗素子の端子となる。また多結晶シリコ
ン６上に図示されない層間絶縁膜を介してグランド配線
５１が形成される。 図１ではグランド配線５１の直下
に、端子６０と金属電極５０ｃで接続された多結晶シリ
コン６が形成され、この端子６０が図５の高電圧電源Ｖ
DHと接続しているため、この多結晶シリコン６の電位は
高電圧電源ＶDHと等しい。この多結晶シリコン６によっ
てグランド配線５１の電位はシールドされ、ｐ形拡散層
２にグランド配線５１の影響が現われない。勿論、グラ
ンド配線５１は多結晶シリコン６から外れないように形
成する。尚、フィールド酸化膜４の働きは、グランド配
線５１の電位の影響をｐ形拡散層２に与え難くすること
である。
に抵抗素子となるｐ形拡散層２が形成され、ｐ形拡散層
２の両端には金属電極５０ａ、５０ｂとオーミック接触
させるためにｐ+ 拡散層３ａ、３ｂが形成される。ま
た、ｐ+ 拡散層３ａ、３ｂに挟まれて厚い酸化膜である
フィールド酸化膜４が形成され、このフィールド酸化膜
４の表面に多結晶シリコン６が形成され、この多結晶シ
リコン６の一端の表面に金属電極５０ｃが形成される。
金属電極５０ａと金属電極５０ｃは共に端子６０に接続
され、金属電極５０ｂは端子６１と接続する。この端子
６０は図５の高電圧電源ＶDHと接続する。この端子６０
と端子６１が抵抗素子の端子となる。また多結晶シリコ
ン６上に図示されない層間絶縁膜を介してグランド配線
５１が形成される。 図１ではグランド配線５１の直下
に、端子６０と金属電極５０ｃで接続された多結晶シリ
コン６が形成され、この端子６０が図５の高電圧電源Ｖ
DHと接続しているため、この多結晶シリコン６の電位は
高電圧電源ＶDHと等しい。この多結晶シリコン６によっ
てグランド配線５１の電位はシールドされ、ｐ形拡散層
２にグランド配線５１の影響が現われない。勿論、グラ
ンド配線５１は多結晶シリコン６から外れないように形
成する。尚、フィールド酸化膜４の働きは、グランド配
線５１の電位の影響をｐ形拡散層２に与え難くすること
である。
【００１７】図２はこの発明の第２実施例の拡散抵抗と
なる拡散層の要部断面図である。この図は図７に多結晶
シリコンを形成したものである。図２において、端子６
２が図５のグランドＧＮＤと接続し、金属電極５０ｂが
金属端子６３と接続している点が図１と異なる。図２で
は高電圧配線５２の直下に、端子６２と接続された多結
晶シリコン６が形成され、この端子６２は図５のグラン
ドＧＮＤと接続しているため、この多結晶シリコン６の
電位はグランド電位と等しい。高電圧配線５２の電位は
この多結晶シリコン６によってシールドされ、ｐ形拡散
層２に高電圧配線５２の影響が現われることはない。勿
論、高電圧配線５２は多結晶シリコン６から外れないよ
うに形成する。尚、フィールド酸化膜４の働きは、高電
圧配線５２の電位の影響をｐ形拡散層２に与え難くする
ことである。
なる拡散層の要部断面図である。この図は図７に多結晶
シリコンを形成したものである。図２において、端子６
２が図５のグランドＧＮＤと接続し、金属電極５０ｂが
金属端子６３と接続している点が図１と異なる。図２で
は高電圧配線５２の直下に、端子６２と接続された多結
晶シリコン６が形成され、この端子６２は図５のグラン
ドＧＮＤと接続しているため、この多結晶シリコン６の
電位はグランド電位と等しい。高電圧配線５２の電位は
この多結晶シリコン６によってシールドされ、ｐ形拡散
層２に高電圧配線５２の影響が現われることはない。勿
論、高電圧配線５２は多結晶シリコン６から外れないよ
うに形成する。尚、フィールド酸化膜４の働きは、高電
圧配線５２の電位の影響をｐ形拡散層２に与え難くする
ことである。
【００１８】前記のように、ｐ形拡散層２をグランド配
線５１が横切る箇所は多結晶シリコン６上の金属電極５
０ｃと接続する端子６０を高電圧電源ＶDHと接続して、
グランド配線５１の電位の影響を防止し、高電圧配線５
２が横切る箇所では多結晶シリコン６上の金属電極５０
ｃと接続する端子６２をグランドＧＮＤに接続して、高
電圧配線５２の電位の影響を防止することができる。
線５１が横切る箇所は多結晶シリコン６上の金属電極５
０ｃと接続する端子６０を高電圧電源ＶDHと接続して、
グランド配線５１の電位の影響を防止し、高電圧配線５
２が横切る箇所では多結晶シリコン６上の金属電極５０
ｃと接続する端子６２をグランドＧＮＤに接続して、高
電圧配線５２の電位の影響を防止することができる。
【００１９】図３はこの発明の第３実施例で、図１の抵
抗素子において、拡散層２上部の厚いフィールド酸化膜
４を取り除いたものである。この構造においてもグラン
ド配線５１の電位の影響は多結晶シリコン６によってシ
ールドされ、ｐ形拡散層２にグランド配線５１の影響が
現われることはない。
抗素子において、拡散層２上部の厚いフィールド酸化膜
４を取り除いたものである。この構造においてもグラン
ド配線５１の電位の影響は多結晶シリコン６によってシ
ールドされ、ｐ形拡散層２にグランド配線５１の影響が
現われることはない。
【００２０】図４はこの発明の第４実施例で、図２の抵
抗素子において、拡散層２上部の厚いフィールド酸化膜
を取り除いたものある。これは、図３のグランド配線５
１の代わりに高電圧配線５２を配線したものもある。こ
の場合も全く同様の効果となることは勿論である。尚、
図示されていないが多結晶シリコン６とグランド配線５
１または高電圧配線５２の間には層間絶縁膜が形成され
ている。
抗素子において、拡散層２上部の厚いフィールド酸化膜
を取り除いたものある。これは、図３のグランド配線５
１の代わりに高電圧配線５２を配線したものもある。こ
の場合も全く同様の効果となることは勿論である。尚、
図示されていないが多結晶シリコン６とグランド配線５
１または高電圧配線５２の間には層間絶縁膜が形成され
ている。
【００２１】また、ｐ形拡散層２を高耐圧ＩＣを構成す
るＭＯＳＦＥＴ形成プロセスと同一のプロセスで形成す
ることが多いために、シート抵抗値の下限値は、ウエル
領域形成プロセスを利用すると、０．１ｋΩ／□とな
る。また、シート抵抗が０．１ｋΩ／□以上の場合で
は、多結晶シリコン６が無い場合に、グランド配線５１
の電位の影響を受け易くなるので、多結晶シリコン６を
設けることは極めて大きな効果がある。
るＭＯＳＦＥＴ形成プロセスと同一のプロセスで形成す
ることが多いために、シート抵抗値の下限値は、ウエル
領域形成プロセスを利用すると、０．１ｋΩ／□とな
る。また、シート抵抗が０．１ｋΩ／□以上の場合で
は、多結晶シリコン６が無い場合に、グランド配線５１
の電位の影響を受け易くなるので、多結晶シリコン６を
設けることは極めて大きな効果がある。
【００２２】一方、シート抵抗値の上限値は、オフセッ
ト領域形成プロセスを利用すると５ｋΩ／□となる。ま
た５ｋΩ／□以上になるとシート抵抗値の製造ばらつき
が大きくなり、５ｋΩ／□以下が実用的な値となる。
ト領域形成プロセスを利用すると５ｋΩ／□となる。ま
た５ｋΩ／□以上になるとシート抵抗値の製造ばらつき
が大きくなり、５ｋΩ／□以下が実用的な値となる。
【００２３】
【発明の効果】低濃度の拡散層（シート抵抗値の高い拡
散層）を用いて抵抗素子を形成し、その上部を配線が交
差する場合、この配線下部に多結晶シリコンを形成す
る。そしてこの多結晶シリコンを抵抗素子の一端と同電
位とすることにより交差する配線の電位をシールドする
ことができる。その結果、拡散層に配線電位の影響が及
ぶことを防ぐことができ、配線交差による拡散抵抗の変
動を取り除くことが可能となる。また抵抗値の変動にと
もなう集積回路の特性変動も抑えることができる。
散層）を用いて抵抗素子を形成し、その上部を配線が交
差する場合、この配線下部に多結晶シリコンを形成す
る。そしてこの多結晶シリコンを抵抗素子の一端と同電
位とすることにより交差する配線の電位をシールドする
ことができる。その結果、拡散層に配線電位の影響が及
ぶことを防ぐことができ、配線交差による拡散抵抗の変
動を取り除くことが可能となる。また抵抗値の変動にと
もなう集積回路の特性変動も抑えることができる。
【図１】この発明の第１実施例である配線電位シールド
用の多結晶シリコンを形成した抵抗素子となる拡散層の
要部断面図（グランド配線の場合）
用の多結晶シリコンを形成した抵抗素子となる拡散層の
要部断面図（グランド配線の場合）
【図２】この発明の第２実施例である配線電位シールド
用の多結晶シリコンを形成した抵抗素子となる拡散層の
要部断面図（高電圧配線の場合）
用の多結晶シリコンを形成した抵抗素子となる拡散層の
要部断面図（高電圧配線の場合）
【図３】この発明の第３実施例で、図１の抵抗素子にお
いて、拡散層２上部の厚いフィールド酸化膜４を取り除
いた要部断面図
いて、拡散層２上部の厚いフィールド酸化膜４を取り除
いた要部断面図
【図４】この発明の第４実施例で、図２の抵抗素子にお
いて、拡散層２上部の厚いフィールド酸化膜４を取り除
いた要部断面図
いて、拡散層２上部の厚いフィールド酸化膜４を取り除
いた要部断面図
【図５】高耐圧パワーＩＣの出力回路図
【図６】従来構造を有する抵抗素子である拡散層の要部
断面図（グランド配線の場合）
断面図（グランド配線の場合）
【図７】従来構造を有する抵抗素子である拡散層の要部
断面図（高電圧配線の場合）
断面図（高電圧配線の場合）
１ ｎ形半導体基板 ２ ｐ形拡散層 ３ａ ｐ+ 拡散層 ３ｂ ｐ+ 拡散層 ４ フィールド酸化膜 ６ 多結晶シリコン ５０ａ 金属電極 ５０ｂ 金属電極 ５０ｃ 金属電極 ５１ グランド配線 ５２ 高電圧配線 ６０〜６３ 端子 ７０ 蓄積層 ７１ 反転層 Ｒ１ 抵抗 Ｒ２ 抵抗 Ｐ１ ｐチャネルＭＯＳＦＥＴ Ｎ１ ｎチャネルＭＯＳＦＥＴ Ｄ１ ダイオード ＶDH 高電圧電源 ＶIN 入力信号 ＶOUT 出力信号 ＧＮＤ グランド Ａ 駆動回路部 １ａ〜４ａ 接続点
Claims (3)
- 【請求項１】半導体基板の表面層に選択的に、抵抗素子
となる拡散層が形成され、該拡散層の上部が絶縁膜を介
して多結晶シリコンで被覆され、前記拡散層の一端が前
記多結晶シリコン層と電気的に接続し、グランド配線も
しくは高電圧配線が前記多結晶シリコンの上に層間絶縁
膜を介して形成されることを特徴とする半導体装置。 - 【請求項２】抵抗素子となる拡散層のシート抵抗値が
０．１ｋΩ／□以上で、５ｋΩ／□以下であることを特
徴とする請求項１記載の半導体装置。 - 【請求項３】拡散層の一端と多結晶シリコンとが接続す
る端子部を除いて、前記拡散層が選択的に厚い酸化膜で
被覆されていることを特徴とする請求項１または２記載
の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33833597A JPH11177023A (ja) | 1997-12-09 | 1997-12-09 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33833597A JPH11177023A (ja) | 1997-12-09 | 1997-12-09 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11177023A true JPH11177023A (ja) | 1999-07-02 |
Family
ID=18317191
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33833597A Pending JPH11177023A (ja) | 1997-12-09 | 1997-12-09 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11177023A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6661095B2 (en) | 2002-02-20 | 2003-12-09 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
| JP2010034492A (ja) * | 2008-06-23 | 2010-02-12 | Fuji Electric Systems Co Ltd | 半導体装置およびその製造方法 |
| JP2010141094A (ja) * | 2008-12-11 | 2010-06-24 | Fuji Electric Systems Co Ltd | 半導体装置およびその製造方法 |
-
1997
- 1997-12-09 JP JP33833597A patent/JPH11177023A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6661095B2 (en) | 2002-02-20 | 2003-12-09 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
| JP2010034492A (ja) * | 2008-06-23 | 2010-02-12 | Fuji Electric Systems Co Ltd | 半導体装置およびその製造方法 |
| JP2010141094A (ja) * | 2008-12-11 | 2010-06-24 | Fuji Electric Systems Co Ltd | 半導体装置およびその製造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040601 |
|
| A521 | Written amendment |
Effective date: 20040723 Free format text: JAPANESE INTERMEDIATE CODE: A523 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20041125 |