JP2010141094A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【解決手段】前記拡散抵抗領域7はトレンチ3aより相互に絶縁分離され、前記トレンチ3aの側壁にゲート絶縁膜4aを介して設けられているポリシリコン5aが、前記拡散抵抗領域3のいずれか一方の端部のp+コンタクト領域7bのみに接続され、短絡されている半導体装置とする。
【選択図】 図1
Description
このようなトレンチ分離方式の拡散抵抗アレイとトレンチMOSFETとを、同一p型半導体基板(p型シリコン基板)上に相互に絶縁分離させて併設させた半導体装置の要部を図6の半導体基板の要部断面図に示す。この半導体装置は拡散抵抗アレイ100とトレンチMOSFET200とが共通の製造プロセスにより形成することができる点で優れている。前記拡散抵抗アレイ100は層間絶縁膜102などの誘電膜で充填されたトレンチ103aにより各拡散抵抗領域110間が相互に絶縁分離されている。このトレンチ103aの側壁には、前記層間絶縁膜102などの誘電膜で充填される前に、前記トレンチMOSFET200のゲート絶縁膜104および第一(ドープド)ポリシリコン膜からなるゲート電極105などと同時にこの順に形成されるゲート絶縁膜104aおよび第二(ドープド)ポリシリコン膜105aが堆積形成される。この拡散抵抗アレイ100中の環状第二(ドープド)ポリシリコン膜105aは製造プロセス的に図6に示すトレンチMOSFET200のゲート電極105との同時形成が避けられない。ところが、拡散抵抗アレイ100ではゲート電極105としての機能は不要なので、電気的にフローティング状態にしたところ、拡散抵抗領域110の抵抗値が不安定になる現象の生じることが判明した。そこで、拡散抵抗領域100の高電位側もしくは低電位側に電気的に接続して前記環状第二(ドープド)ポリシリコン膜105aの電位を固定する構成にした。
図5は、前記図4の拡散抵抗アレイ部分の製造工程を示す半導体基板の断面図であり、主要な製造工程を順に示す断面図である。図5の(a)と(c)は図4(b)に対応するX−X’位置の断面図であり、図5の(b)と(d)は図4(c)に対応するY−Y’位置の断面図である。図5の(a)と(b)はp型シリコン基板(図面ではp sub.と略記)115にnウエル116を形成した後、nウエル116の表面層にp型領域110を形成し、酸化膜111をエッチングマスクとして前記p型領域110を貫通して、p型領域110を複数の領域に分断するような深さのトレンチ103aを形成する。
さらにまた、前述のようなトレンチによる絶縁分離方式の拡散抵抗アレイとトレンチ内部にゲート電極を設けるトレンチMOS型半導体素子とを1チップに集積する場合、工程の数を減らして製造コストを下げるために、一度のトレンチエッチングで前記拡散抵抗アレイと前記トレンチMOS型半導体素子の両方のトレンチを形成する製造方法についても知られている(特許文献3)。
特許請求の範囲の請求項3記載の発明によれば、前記他導電型拡散抵抗領域と前記半導体基板の他導電型表面領域との間の第二トレンチの幅が、他の第二トレンチの幅より狭い特許請求の範囲の請求項1または2に記載の半導体装置とする。
特許請求の範囲の請求項5記載の発明によれば、前記第一トレンチと前記第二トレンチとを同時に形成する工程と、前記第一ポリシリコン膜と前記第二ポリシリコン膜と前記第三ポリシリコン膜とを同時に形成する工程とを含む特許請求の範囲の請求項1記載の半導体装置の製造方法とする。
図1は本発明の実施例1にかかる半導体装置を構成する拡散抵抗アレイ部分の図であり、(a)は平面図、(b)は、前記図1(a)のA−A線断面図、(c)は、前記図1(a)のB−B’線断面図である。図2は前記図1(c)の変形例である。図3はそれぞれ前記図1(a)に示す拡散抵抗領域部分の製造工程をA−A’線およびB−B’線の位置で示す断面図である。図7は本発明の実施例1にかかる半導体装置の要部断面図である。
図2の(a)は、拡散抵抗領域7の一方の端部に第二トレンチ3a中の環状の第二(ドープド)ポリシリコン膜5aおよび環状の第三(ドープド)ポリシリコン膜5bを介して形成されるp型表面領域7aという構成について、第二トレンチ3aの幅を前記環状第二(ドープド)ポリシリコン膜5aおよび環状の第三(ドープド)ポリシリコン膜5bの幅を併せた幅程度以下に狭くすることにより、第二トレンチ3aをゲート絶縁膜と(ドープド)ポリシリコン膜だけで充填した構成として、拡散抵抗アレイの各拡散抵抗領域の長手方向の距離をさらに短縮できる点を特徴とする変形例である。
2、2a nウエル
3 第一トレンチ
3a 第二トレンチ
4、4a ゲート絶縁膜
5 ゲート電極
5a 第二(ドープド)ポリシリコン膜
5b 第三(ドープド)ポリシリコン膜
6 層間絶縁膜
7 拡散抵抗領域
7a p型表面領域
7b p+型コンタクト領域
8 pオフセット領域
9a nドレイン領域
9b n+型ソース領域
9c n+型ソース領域
10 絶縁分離膜
11 バリアメタル
12 埋め込みプラグ
13、13a 金属電極配線
14 第一コンタクト孔
14a 第二コンタクト孔
14b コンタクト孔
15 抵抗記号
20 拡散抵抗アレイ
30 MOSFET
Claims (5)
- 他導電型半導体基板の一導電型ウエル内にあって他導電型オフセット領域をチャネル領域とするように形成され、層間絶縁膜で充填される第一トレンチ内にゲート絶縁膜を介して第一ポリシリコン膜をゲート電極として有するトレンチMOS型半導体素子と、
前記半導体基板の、異なる一導電型ウエル内の表面層に設けられる複数の他導電型拡散抵抗領域が前記層間絶縁膜で充填される第二トレンチと該第二トレンチの一方の側壁に前記ゲート絶縁膜を介して設けられる環状の第二ポリシリコン膜とによりそれぞれ取り囲まれ、前記層間絶縁膜で覆われる複数の前記他導電型拡散抵抗領域の端部に設けた第一コンタクト孔に露出する前記他導電型拡散抵抗領域の端部表面同士を前記第一コンタクト孔を相互に導電接続して形成される拡散抵抗アレイとを備える半導体装置において、
前記拡散抵抗アレイが、前記他導電型拡散抵抗領域のいずれか一方の端部に形成される前記第一コンタクト孔と前記他導電型拡散抵抗領域のいずれか他方の端部に形成される第二コンタクト孔を備え、異なる他導電型拡散抵抗領域間の前記第一コンタクト孔と前記第二コンタクト孔とを導電接続する構成を有し、前記第二コンタクト孔が、前記他導電型拡散抵抗領域の長手方向であって、いずれか他方の端部に前記第二トレンチを介して外側に配置され、該第二トレンチの他方の側壁に前記ゲート絶縁膜を介して設けられる環状の第三ポリシリコン膜に取り囲まれる前記半導体基板の他導電型表面領域と、前記いずれか一方の端部と、前記第三ポリシリコン膜の表面とに連続する形状の開口を有し、前記第二コンタクト孔と、前記他導電型拡散抵抗領域とは異なる他導電型拡散抵抗領域の高電位側または低電位側の他方の端部表面を覆う層間絶縁膜に開口される前記第一コンタクト孔とが金属電極配線で導電接続されていることを特徴とする半導体装置。 - 前記第一トレンチと、前記第二トレンチとが同一深さであることを特徴とする請求項1記載の半導体装置。
- 前記他導電型拡散抵抗領域と前記半導体基板の他導電型表面領域との間の第二トレンチの幅が、他の第二トレンチの幅より狭いことを特徴とする請求項1または2に記載の半導体装置。
- 前記他導電型拡散抵抗領域と前記半導体基板の他導電型表面領域との間の前記第二トレンチがポリシリコン膜で充填されていること特徴とする請求項3記載の半導体装置。
- 前記第一トレンチと前記第二トレンチとを同時に形成する工程と、前記第一ポリシリコン膜と前記第二ポリシリコン膜と前記第三ポリシリコン膜とを同時に形成する工程とを含むことを特徴とする請求項1記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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JP2008315480A JP5544708B2 (ja) | 2008-12-11 | 2008-12-11 | 半導体装置およびその製造方法 |
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Publications (2)
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JP2010141094A true JP2010141094A (ja) | 2010-06-24 |
JP5544708B2 JP5544708B2 (ja) | 2014-07-09 |
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Country Status (1)
Country | Link |
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JP (1) | JP5544708B2 (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
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WO2014061619A1 (ja) * | 2012-10-17 | 2014-04-24 | 富士電機株式会社 | 半導体装置 |
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JP2007149933A (ja) * | 2005-11-28 | 2007-06-14 | Fuji Electric Device Technology Co Ltd | 半導体装置およびその製造方法 |
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JPWO2014061619A1 (ja) * | 2012-10-17 | 2016-09-05 | 富士電機株式会社 | 半導体装置 |
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JP5544708B2 (ja) | 2014-07-09 |
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