KR20130110087A - 반도체 장치 및 반도체 장치의 제조 방법 - Google Patents

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KR20130110087A
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르네사스 일렉트로닉스 가부시키가이샤
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Abstract

컨택트 저항의 상승을 억제하는 것과, 홈부의 단부 부근의 내압을 향상시키는 것을 양립한다. 홈부(GT)는, 반도체층 중 적어도 평면에서 볼 때 소스 오프셋 영역 및 드레인 오프셋 영역 사이에 형성되고, 평면에서 볼 때 소스 오프셋 영역으로부터 드레인 오프셋 영역을 향하는 소스 드레인 방향으로 형성되어 있다. 게이트 절연막(GI)은, 홈부(GT)의 측면 및 저면을 덮고 있다. 게이트 전극(GE)은, 적어도 평면에서 볼 때 홈부(GT) 내에 형성되고, 게이트 절연막(GI)에 접하고 있다. 컨택트(GC)는 게이트 전극(GE)에 접하고 있다. 또한, 컨택트(GC)는, 평면에서 볼 때 소스 드레인 방향으로 신장하는 홈부(GT) 내의 중심선에 대해서 소스 드레인 방향에 수직인 제1 방향으로 어긋나게 배치되어 있음과 함께, 평면에서 볼 때 홈부(GT) 내에 형성되어 있다.

Description

반도체 장치 및 반도체 장치의 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은, 반도체 장치 및 반도체 장치의 제조 방법에 관한 것이다.
최근, 반도체 장치의 고집적화에 수반하여, 반도체 장치의 면적을 축소화하기 위해, 다양한 반도체 장치의 구조가 제안되어 있다. 예를 들면, 하기 문헌과 같이, 홈부 내에 게이트 전극을 설치하는 트랜지스터가 개시되어 있다.
특허문헌 1(일본 특허 출원 공개 평11-103058호 공보)에는, 이하와 같은 반도체 장치가 기재되어 있다. N형 고저항층의 표면에 트렌치(홈부)가 형성되어 있다. 트렌치 내에는, 게이트 절연막을 개재하여, 게이트 전극이 매립되어 있다. 이에 의해, 소자 면적을 동일하게 한 상태로 채널의 면적을 넓힐 수 있으므로, 온 저항을 저감할 수 있다고 되어 있다.
또한, 하기 문헌과 같이, 복수의 컨택트를 적층하는, 소위 「스택드 컨택트 구조」가 개시되어 있다.
특허문헌 2(일본 특허 출원 공개 제2009-252924호 공보)에는, 이하와 같은 스택드 컨택트 구조를 갖는 반도체 장치가 기재되어 있다. 제1 컨택트 위에는, 제2 및 제3 컨택트가 형성되어 있다. 제2 컨택트는, 제1 컨택트의 중심 위치에 대해서 좌측으로 어긋나게 배치되어 있다. 한편, 제3 컨택트는, 제1 컨택트의 중심 위치에 대해서 우측으로 어긋나게 배치되어 있다. 이에 의해, 제1 컨택트의 상부에 있어서 오목부(소위 시임)가 발생한 경우라도, 컨택트 저항 이상 또는 컨택트 불량을 회피할 수 있다고 되어 있다.
특허문헌 3(일본 특허 출원 공개 제2005-332978호 공보)에는, 이하와 같은 스택드 컨택트 구조를 갖는 반도체 장치가 기재되어 있다. 제1 컨택트는, 제1 층간 절연막을 상하 방향으로 관통하고, 상단부에 있어서의 단면 형상이 고리 형상이다. 제2 컨택트는, 제1 층간 절연막 위에 형성된 제2 층간 절연막을 상하 방향으로 관통하고 있다. 제2 컨택트의 하면의 중심부는, 제1 컨택트 중 고리 형상으로 되어 있는 상면에 접하고 있다. 이에 의해, 적층되는 컨택트끼리의 전기적인 접속을 확실하게 실현할 수 있다고 되어 있다.
일본 특허 출원 공개 평11-103058호 공보 일본 특허 출원 공개 제2009-252924호 공보 일본 특허 출원 공개 제2005-332978호 공보
본 발명자는, 이하와 같은 신규의 과제를 발견하였다. 특허문헌 1과 같은 홈부의 내부에 게이트 전극이 설치되어 있는 구조에 있어서도, 게이트 전극 중 홈부의 상단측에 오목부가 발생하는 경우가 있다. 이 경우, 게이트 전극에 접속되는 컨택트가 그 오목부 위에 배치되었을 때, 게이트 전극에 대한 컨택트의 접촉 면적이 저하되는 등의 이유에 의해, 컨택트 저항이 상승할 가능성이 있다. 반대로, 컨택트가 그 오목부로부터 떨어지고, 또한 게이트 전극보다도 외측으로 비어져 나와 배치되었을 때, 비어져 나온 컨택트의 하단에 전계가 집중되게 될 가능성이 있다. 발명자는, 상술한 바와 같이, 컨택트 저항의 상승을 억제하는 것과, 홈부의 단부 부근의 내압을 향상시키는 것을 양립하는 것은 곤란하다고 하는 신규의 과제를 발견하였다. 그 밖의 과제와 신규의 특징은, 본 발명서의 기술 및 첨부 도면으로부터 명백해질 것이다.
일 실시 형태에 따르면, 반도체 장치는, 반도체층, 소스 영역, 드레인 영역, 소스 오프셋 영역, 드레인 오프셋 영역, 홈부, 게이트 절연막, 게이트 전극 및 매립 영역을 구비하고 있다. 제1 도전형의 소스 영역 및 드레인 영역은, 반도체층에 서로 이격되어 형성되어 있다. 제1 도전형의 소스 오프셋 영역은 반도체층 중 소스 영역에 접하여, 소스 영역 및 드레인 영역보다도 저농도로 형성되어 있다. 제1 도전형의 드레인 오프셋 영역은 반도체층 중 드레인 영역에 접하여, 소스 오프셋 영역으로부터 이격되어 배치되고, 소스 영역 및 드레인 영역보다도 저농도로 형성되어 있다. 홈부는 반도체층 중 적어도 평면에서 볼 때 소스 오프셋 영역 및 드레인 오프셋 영역 사이에 형성되고, 평면에서 볼 때 소스 오프셋 영역으로부터 드레인 오프셋 영역을 향하는 소스 드레인 방향으로 형성되어 있다. 게이트 절연막은 홈부의 측면 및 저면을 덮고 있다. 게이트 전극은, 적어도 홈부 내에 형성되고, 게이트 절연막에 접하고 있다. 컨택트는 게이트 전극에 접하고 있다. 또한, 컨택트는, 평면에서 볼 때 소스 드레인 방향으로 신장하는 홈부 내의 중심선에 대해서 소스 드레인 방향에 수직인 제1 방향으로 어긋나게 배치되어 있음과 함께, 평면에서 볼 때 홈부 내에 형성되어 있다.
일 실시 형태에 따르면, 반도체 장치의 제조 방법은, 이하의 공정을 구비하고 있다. 반도체층의 서로 이격된 위치에, 제1 도전형의 불순물을 도입하여, 소스 오프셋 영역 및 드레인 오프셋 영역을 형성한다(오프셋 영역 형성 공정). 다음으로, 반도체층 중 적어도 평면에서 볼 때 소스 오프셋 영역 및 드레인 오프셋 영역 사이의 위치에, 평면에서 볼 때 소스 오프셋 영역으로부터 드레인 오프셋 영역을 향하는 방향으로, 홈부를 형성한다(홈부 형성 공정). 다음으로, 홈부의 측면 및 저면에 게이트 절연막을 형성한다(게이트 절연막 형성 공정). 다음으로, 반도체층 위 및 홈부 내 중 게이트 절연막에 접하도록, 도전성 재료를 형성하고, 도전성 재료의 표층을 제거함으로써, 적어도 홈부 내에 게이트 전극을 형성한다(게이트 전극 형성 공정). 다음으로, 반도체층 중 소스 오프셋 영역에 접하는 위치와, 드레인 오프셋 영역에 접하여 소스 오프셋 영역으로부터 이격된 위치에, 소스 오프셋 영역 및 드레인 오프셋 영역보다도 고농도의 제1 도전형의 불순물을 도입하여, 각각 소스 영역 및 드레인 영역을 형성한다(소스 드레인 영역 형성 공정). 다음으로, 반도체층 및 게이트 전극 위에 층간 절연막을 형성한다. 다음으로, 층간 절연막 중 평면에서 볼 때 소스 드레인 방향으로 신장하는 홈부 내의 중심선에 대해서 소스 드레인 방향에 수직인 제1 방향으로 어긋난 위치에서, 또한, 평면에서 볼 때 홈부 내에 배치되도록, 게이트 전극에 접하는 컨택트를 형성한다(컨택트 형성 공정).
상기 일 실시 형태에 따르면, 컨택트 저항의 상승을 억제하는 것과, 홈부의 단부 부근의 내압을 향상시키는 것을 양립할 수 있다.
도 1은 제1 실시 형태에 따른 반도체 장치의 구성을 도시하는 사시도이다.
도 2는 제1 실시 형태에 따른 반도체 장치의 구성을 도시하는 평면도이다.
도 3은 제1 실시 형태에 따른 반도체 장치의 구성을 도시하는 단면도이다.
도 4는 도 3의 (c)를 확대한 모식적인 단면도이다.
도 5는 미스 얼라인먼트가 없는 경우의 컨택트의 배치를 도시하는 평면도이다.
도 6은 미스 얼라인먼트가 생긴 경우의 컨택트의 배치를 도시하는 평면도이다.
도 7은 미스 얼라인먼트가 생긴 경우의 홈부의 배치를 도시하는 평면도이다.
도 8은 제1 실시 형태에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 9는 제1 실시 형태에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 10은 제1 실시 형태에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 11은 제1 실시 형태에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 12는 제1 실시 형태에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 13은 제1 실시 형태에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 14는 제1 실시 형태에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 15는 제1 실시 형태에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 16은 제1 실시 형태에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 17은 제1 실시 형태에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 18은 제1 실시 형태에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 19는 제1 실시 형태에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 20은 제1 실시 형태에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 21은 제1 실시 형태에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 22는 제1 실시 형태에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 23은 컨택트의 애스펙트비와 컨택트 저항의 관계를 나타낸 도면이다.
도 24는 제1 실시 형태의 바람직한 형태를 설명하기 위한 단면도이다.
도 25는 제2 실시 형태에 따른 반도체 장치의 구성을 도시하는 사시도이다.
도 26은 제3 실시 형태에 따른 반도체 장치의 구성을 도시하는 단면도이다.
도 27은 제3 실시 형태에 따른 반도체 장치의 일례를 도시하는 회로도이다.
도 28은 제3 실시 형태에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 29는 제3 실시 형태에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 30은 제3 실시 형태에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 31은 제3 실시 형태에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 32는 제3 실시 형태에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 33은 제3 실시 형태에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 34는 제3 실시 형태에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 35는 제3 실시 형태에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 36은 제3 실시 형태에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 37은 제3 실시 형태에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 38은 제3 실시 형태에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 39는 제3 실시 형태에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 40은 제3 실시 형태에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 41은 제3 실시 형태에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 42는 제3 실시 형태에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 43은 제4 실시 형태에 따른 컨택트의 구성을 도시하는 평면도이다.
도 44는 제4 실시 형태에 따른 컨택트의 구성을 도시하는 평면도이다.
도 45는 제5 실시 형태에 따른 반도체 장치의 구성을 도시하는 단면도이다.
이하, 본 발명의 실시 형태에 대해서, 도면을 이용하여 설명한다. 또한, 모든 도면에 있어서, 마찬가지인 구성 요소에는 마찬가지인 부호를 붙이고, 적절히 설명을 생략한다.
(제1 실시 형태)
다음으로, 도 1 내지 도 4를 이용하여, 제1 실시 형태에 따른 반도체 장치(SD)에 대해서 설명한다. 제1 실시 형태의 반도체 장치(SD)는, 반도체층(SL), 소스 영역(SR), 드레인 영역(DR), 소스 오프셋 영역(SOS), 드레인 오프셋 영역(DOS), 홈부(GT), 게이트 절연막(GI), 게이트 전극(GE) 및 매립 영역(BR)을 구비하고 있다. 제1 도전형의 소스 영역(SR) 및 드레인 영역(DR)은 반도체층(SL)에 서로 이격되어 형성되어 있다. 제1 도전형의 소스 오프셋 영역(SOS)은 반도체층(SL) 중 소스 영역(SR)에 접하여, 소스 영역(SR) 및 드레인 영역(DR)보다도 저농도로 형성되어 있다. 제1 도전형의 드레인 오프셋 영역(DOS)은 반도체층(SL) 중 드레인 영역(DR)에 접하여, 소스 오프셋 영역(SOS)으로부터 이격되어 배치되고, 소스 영역(SR) 및 드레인 영역(DR)보다도 저농도로 형성되어 있다. 홈부(GT)는, 반도체층(SL) 중 적어도 평면에서 볼 때 소스 오프셋 영역(SOS) 및 드레인 오프셋 영역(DOS) 사이에 형성되고, 평면에서 볼 때 소스 오프셋 영역(SOS)으로부터 드레인 오프셋 영역(DOS)을 향하는 소스 드레인 방향으로 형성되어 있다. 게이트 절연막(GI)은 홈부(GT)의 측면 및 저면을 덮고 있다. 게이트 전극(GE)은 적어도 홈부(GT) 내에 형성되고, 게이트 절연막(GI)에 접하고 있다. 컨택트(GC)는 게이트 전극(GE)에 접하고 있다. 또한, 컨택트(GC)는, 평면에서 볼 때 소스 드레인 방향으로 신장하는 홈부(GT) 내의 중심선에 대해서 소스 드레인 방향에 수직인 제1 방향으로 어긋나게 배치되어 있음과 함께, 평면에서 볼 때 홈부(GT) 내에 형성되어 있다. 이하, 상세를 설명한다.
이하에 있어서, 「제1 도전형」은 P형이고, 「제2 도전형」은 N형인 경우를 설명한다. 제1 실시 형태는, 이 경우에 한정되는 것이 아니라, 「제1 도전형」은 N형이고, 「제2 도전형」은 P형이어도 좋다.
우선, 도 1을 이용하여, 제1 실시 형태에 따른 반도체 장치(SD)의 개략을 설명한다. 도 1은, 제1 실시 형태에 따른 반도체 장치(SD)의 구성을 도시하는 사시도이다. 도 1과 같이, 반도체 기판(SUB) 위에는, 반도체층(SL)이 형성되어 있다. 반도체 기판(SUB)은, 예를 들면, P형의 실리콘 기판이다.
반도체 기판(SUB)에는, N형의 매립 영역(BR)이 형성되어 있다. 매립 영역(BR)은, 적어도 반도체 기판(SUB)의 상면으로부터 깊은 위치에 형성되어 있다. 여기서는, 매립 영역(BR)은 반도체 기판(SUB)의 상층측에 형성되어 있다.
반도체층(SL)은 반도체 기판(SUB) 위에 에피택셜 성장에 의해 형성되어 있다. 반도체층(SL)은, 예를 들면, 에피택셜 성장시킨 P형의 실리콘층이다. 이와 같이, 반도체층(SL)을 에피택셜 성장에 의해 형성함으로써, 반도체층(SL)의 상면으로부터 이온 주입으로는 형성할 수 없을 정도로 깊은 위치에, N형의 매립 영역(BR)을 형성할 수 있다.
도 1에서 도시되어 있는 바와 같이, 반도체층(SL)에는, P형의 불순물이 주입된 소스 영역(SR), P형 웰 영역(WL1) 및 소스 오프셋 영역(SOS)과, N형의 불순물이 주입된 N형의 웰 영역[N형 딥 웰 영역(DWL)]이 형성되어 있다. 도시되어 있지 않은 영역에는, N형의 딥 웰 영역(DWL)을 사이에 두고 대칭인 위치에, P형의 불순물이 주입된 드레인 영역(DR), P형 웰 영역(WL1) 및 드레인 오프셋 영역(DOS)이 형성되어 있다.
반도체층(SL)의 표층 부근 중, 평면에서 볼 때 소스 영역(SR) 및 드레인 영역(DR) 사이에는, 필드 절연막(FIF)이 형성되어 있다. 필드 절연막(FIF)은, 예를 들면, LOCOS(Local Oxidation of Silicon)법에 의해 형성되어 있다. 이에 의해, 저렴한 장치로, 용이하게 필드 절연막(FIF)을 형성할 수 있다. 또한, 필드 절연막(FIF)은, STI(Shallow Trench Isolation)법에 의해 형성되어 있어도 좋다.
홈부(GT)는, 평면에서 볼 때 필드 절연막(FIF)의 내부에 형성되어 있다. 후술하는 바와 같이 소스 오프셋 영역(SOS) 및 드레인 오프셋 영역(DOS) 외에 필드 절연막(FIF)이 형성되어 있음으로써, 반도체 장치(SD)의 내압을 향상시킬 수 있다.
또한, 홈부(GT)는, 예를 들면 반도체 기판(SUB)의 법선 방향(Z축 방향)으로 형성되어 있다. 홈부(GT)는, 소스 영역(SR)[또는 드레인 영역(DR)]이 연장되는 방향(도 2의 Y방향)으로 등간격으로 복수 형성되어 있다. 게이트 전극(GE)은, 적어도 홈부(GT) 내에 형성되어 있다. 여기서는, 예를 들면, 게이트 전극(GE)은, 평면에서 볼 때 홈부(GT) 내에만 형성되어 있다. 이에 의해, 홈부(GT)의 상단 부근에 전계가 집중되는 것을 억제할 수 있다. 또한, 홈부(GT)의 측면 및 저면에는, 게이트 절연막(GI)이 형성되어 있다. 홈부(GT) 내에는, 게이트 절연막(GI)에 접하여 게이트 전극(GE)이 매설되어 있다. 따라서, 홈부(GT)는 게이트 전극 구조를 구성한다.
평면에서 볼 때 게이트 전극(GE)과 겹치는 위치에는, 비아(VA)가 설치되어 있다. 여기서, 반도체층(SL) 등에 접하는 「비아(VA)」 중, 게이트 전극(GE)에 접하는 것을 「컨택트(GC)」라고 부른다. 배선(IC1)은 컨택트(GC)를 통해서, 게이트 전극(GE)에 접속하고 있다.
제1 실시 형태는, 상기한 홈부(GT) 내에만 형성된 게이트 전극(GE)에 안정적으로 접속하기 위해, 컨택트(GC)는, 이하와 같이 배치되어 있다. 여기서, 컨택트(GC)는 게이트 전극(GE)에 접하고, 평면에서 볼 때 홈부(GT) 내에 형성되어 있다. 또한, 후술하는 도 4와 같이, 컨택트(GC)는, 평면에서 볼 때 소스 드레인 방향으로 신장하는 홈부(GT) 내의 중심선에 대해서 소스 드레인 방향에 수직인 제1 방향으로 어긋나게 배치되어 있다. 이에 의해, 컨택트 저항의 상승을 억제함과 함께, 홈부(GT)의 단부 부근의 내압을 향상시킬 수 있다. 이 컨택트(GC)의 배치 등에 대해서는, 상세를 후술한다.
여기서는, 예를 들면, 게이트 전극(GE)에 접속되어 있는 배선(IC1)은, 도면의 X방향으로 연장되어 설치되어 있다. 또한, 소스 영역(SR) 및 드레인 영역(DR)은, 도시되어 있지 않은 영역에 형성된 비아(VA)를 통해서, 배선(IC1)에 접속되어 있다. 또한, 도시되어 있지 않지만, 비아(VA) 중, 백 게이트 영역(BG)에 접하는 것을 「백 게이트 컨택트(BGC)」로서 구별한다.
도 2는, 제1 실시 형태에 따른 반도체 장치(SD)의 구성을 도시하는 평면도이다. 도 3은, 제1 실시 형태에 따른 반도체 장치의 구성을 도시하는 단면도이고, 도 3의 (a)는, 도 2의 A-A'선 단면도이다. 도 3의 (b)는, 도 2의 B-B'선 단면도이고, 도 3의 (c)는, 도 2의 C-C'선 단면도이다. 도 2와 같이, P형의 소스 영역(SR) 및 드레인 영역(DR)은 반도체층(SL) 중 평면에서 볼 때 서로 X방향으로 이격되어 형성되어 있다. 또한, 홈부(GT)에 형성된 게이트 전극(GE)은 서로 평행하게 설치되어 있다. 소스 영역(SR) 및 드레인 영역(DR)에 주입되어 있는 P형 불순물은, 예를 들면, B(붕소)이다.
평면에서 볼 때 소스 영역(SR) 및 드레인 영역(DR)과 각각 겹치도록, P형 웰 영역(WL1)이 형성되어 있어도 좋다. 소스 영역(SR) 및 드레인 영역(DR)은, 각각 반도체 기판(SUB) 내에서 P형 웰 영역(WL1)으로 둘러싸여지도록 형성되고, 또한, 각각 평면에서 볼 때 P형 웰 영역(WL1) 내에 형성되어 있다. P형 웰 영역(WL1)에는, 예를 들면, 소스 영역(SR) 및 드레인 영역(DR)과 동일한 불순물이 주입되어 있다.
P형의 소스 오프셋 영역(SOS)은 반도체층(SL) 중 소스 영역(SR)에 접하고 있다. 여기서는, 소스 영역(SR)은 반도체 기판 내에서 소스 오프셋 영역(SOS)으로 둘러싸여지도록 형성되고, 또한, 평면에서 볼 때 소스 오프셋 영역(SOS) 내에 형성되어 있다. 또한, 소스 오프셋 영역(SOS)은 반도체 기판 내에서 P형 웰 영역(WL1)을 통해서, 소스 영역(SR)에 접하고 있다. 소스 오프셋 영역(SOS)은 소스 영역(SR) 및 드레인 영역(DR)보다도 저농도로 형성되어 있다.
P형의 드레인 오프셋 영역(DOS)은 반도체층(SL) 중 드레인 영역(DR)에 접하고 있다. 여기서는, 드레인 영역(DR)은 반도체 기판 내에서 드레인 오프셋 영역(DOS)으로 둘러싸여지도록 형성되고, 또한, 평면에서 볼 때 드레인 오프셋 영역(DOS) 내에 형성되어 있다. 또한, 드레인 오프셋 영역(DOS)은 반도체 기판 내에서 P형 웰 영역(WL1)을 통해서, 드레인 영역(DR)에 접하고 있다. 드레인 오프셋 영역(DOS)은, 소스 오프셋 영역(SOS)으로부터 이격되어 형성되어 있다. 드레인 오프셋 영역(DOS)은 소스 영역(SR) 및 드레인 영역(DR)보다도 저농도로 형성되어 있다. 소스 오프셋 영역(SOS) 및 드레인 오프셋 영역(DOS)에 주입되어 있는 P형 불순물은, 예를 들면, B(붕소)이다.
평면에서 볼 때(X방향에 있어서) 소스 오프셋 영역(SOS) 및 드레인 오프셋 영역(DOS) 사이에는, N형 불순물이 주입된 N형의 딥 웰 영역(DWL)이 형성되어 있다. 홈부(GT)의 깊이 방향(도 1의 Z방향 중 하방향)에 있어서, N형의 딥 웰 영역(DWL)의 게이트 절연막(GI)에 인접하는 영역은, 소위 채널 영역이다. 소스 오프셋 영역(SOS) 및 드레인 오프셋 영역(DOS) 사이의 N형의 딥 웰 영역(DWL)에서, 홈부(GT)의 측면이 형성되는 게이트 절연막(GI)에 Y방향으로 인접하는 영역은, 소위 채널 영역으로서 작용한다.
홈부(GT)는, 반도체층(SL) 중, 적어도 평면에서 볼 때 소스 오프셋 영역(SOS) 및 드레인 오프셋 영역(DOS) 사이에 형성되어 있다. 홈부(GT) 내에는, 게이트 절연막(GI) 및 게이트 전극(GE)이 형성되고, 게이트 전극 구조가 구성되어 있다.
홈부(GT)는, 평면에서 볼 때 소스 오프셋 영역(SOS) 또는 드레인 오프셋 영역(DOS)측에 들어가 있어도 좋다. 후술하는 바와 같이, N형의 딥 웰 영역(DWL)의 채널 영역은, 소스 오프셋 영역(SOS) 및 드레인 오프셋 영역(DOS) 사이에서, 홈부(GT)의 깊이 방향으로 연장되어 형성되어 있다. 또한, 고내압을 얻기 위해서는, 홈부(GT)는 소스 영역(SR) 및 드레인 영역(DR)에 접하고 있지 않은 것이 바람직하다.
도 2와 같이, 홈부(GT)는, 평면에서 볼 때 소스 오프셋 영역(SOS)으로부터 드레인 오프셋 영역(DOS)을 향하는 소스 드레인 방향으로 형성되어 있다. 또한, 「소스 오프셋 영역(SOS)으로부터 드레인 오프셋 영역(DOS)을 향하는 소스 드레인 방향」이란, 도면 중의 A-A'선 방향(X방향)이다. 또한, 홈부(GT)는, 평면에서 볼 때 소스 영역(SR) 및 드레인 영역(DR) 사이에 형성되어 있다. 바꿔 말하면, 홈부(GT)의 측면은, 전계가 인가되는 방향과 평행한 것이 바람직하다.
홈부(GT)는, 소스 드레인 방향에 대해서 수직인 방향(Y방향)으로, 서로 이격되어 복수 형성되어 있다. 여기서는, 예를 들면, 복수의 홈부(GT)는 등간격으로 형성되어 있다. 홈부(GT)가 복수 형성되어 있음으로써, 소자의 평면적을 넓히는 일 없이, 채널 영역의 면적을 증가시킬 수 있다.
예를 들면, 홈부(GT)를 사이에 두고 대칭인 위치에, 소스 영역(SR) 및 드레인 영역(DR)은 배치되어 있다. 또한, 홈부(GT)는, 어느 한쪽의 불순물 영역에 접근해서 형성되어 있어도 좋다.
홈부(GT)의 간격은, 예를 들면 0.5㎛ 이상 5㎛ 이하이다. 그 홈부(GT)의 간격은, 0.8㎛ 이상 2.0㎛ 이하인 것이 더 바람직하다.
홈부(GT)는, 예를 들면 평면에서 볼 때 직사각형이다. 홈부(GT) 중 평면에서 볼 때의 단부는, 곡면이어도 좋다. 즉, 홈부(GT)는, 평면에서 볼 때 타원형이어도 좋다. 또한, 홈부(GT)의 측면은, 평면에서 볼 때 직선 형상인 것이 바람직하다.
이상과 같이, 소스 영역(SR), 소스 오프셋 영역(SOS), 드레인 영역(DR), 드레인 오프셋 영역(DOS), 게이트 절연막(GI) 및 게이트 전극(GE)은, FET(Field Effect Transistor)를 형성하고 있다. 그 FET는, 복수 형성되어 있어도 좋고, 대칭인 위치에 교대로 배치되어 있어도 좋다. 이 경우, 제2 게이트 전극(GE)은, 제1 게이트 전극(GE)에 대해서, 평면에서 볼 때 제1 드레인 영역(DR)을 사이에 두고 대칭인 위치에 형성되어 있다. 제2 소스 영역(SR)은, 제1 드레인 영역(DR)에 대해서, 평면에서 볼 때 제2 게이트 전극(GE)을 사이에 두고 대칭인 위치에 형성되어 있다.
도 2와 같이, N형의 백 게이트 영역(BG)은, 평면에서 볼 때 홈부(GT)[게이트 전극(GE) 및 게이트 절연막(GI)을 포함함], 소스 오프셋 영역(SOS), 드레인 오프셋 영역(DOS), 소스 영역(SR) 및 드레인 영역(DR)을 둘러싸도록 형성되어 있다. N형의 백 게이트 영역(BG)은, 예를 들면 소스 영역(SR) 및 드레인 영역(DR)으로부터 이격되어 형성되어 있다. 백 게이트 영역(BG)은 필드 절연막(FIF)의 개구부(부호 도시 생략) 내에 형성되어 있다. 또한, 홈부(GT)는, 설계상, 평면에서 볼 때 백 게이트 영역(BG)이 둘러싸는 영역의 중심선에 대해서 선대칭으로 배치되어 있다.
N형의 백 게이트 영역(BG)은 채널 영역의 전위를 안정화시키기 위해, 예를 들면 전원 전압에 고정되어 있다. 상기한 바와 같이 FET가 복수 형성되어 있는 경우에는, 복수의 FET를 포함하는 논리 회로가 형성된 영역의 외측을 둘러싸도록 설치되어 있다. 또한, 평면에서 볼 때 N형의 백 게이트 영역(BG)과 겹치는 위치의 하방에 접하여, N형 웰 영역(WL2)이 더 형성되어 있어도 좋다.
도 3은, 제1 실시 형태에 따른 반도체 장치의 구성을 도시하는 단면도이다. 도 3의 (a)는, 도 2의 A-A'선 단면도이다.
도 3의 (a)와 같이, 상술한 바와 같이, 반도체 기판(SUB)의 상층측에는, N형의 매립 영역(BR)이 형성되어 있다. N형의 매립 영역(BR)은, 소스 영역(SR) 및 드레인 영역(DR)보다도 깊은 위치에 형성되어 있다. N형의 매립 영역(BR)에 도입되어 있는 N형의 불순물은, 예를 들면 Sb(안티몬)이다. N형의 매립 영역(BR)은 평면에서 볼 때 FET 형성 영역을 둘러싸도록 형성되고, 예를 들면 N형의 백 게이트 영역(BG)과 전기적으로 접속된다.
예를 들면, N형의 매립 영역(BR)은, N형의 딥 웰 영역(DWL)보다도 고농도로 형성되어 있다. 또한, N형의 매립 영역(BR) 중 P형 불순물 농도는, 적어도 반도체 기판(SUB) 중 P형 불순물 농도보다도 높은 것이 바람직하다.
반도체 기판(SUB) 위에는, 반도체층(SL)이 형성되어 있다. 따라서, 반도체 기판(SUb)와 반도체층(SL) 사이에는 계면이 형성되어 있다. 반도체층(SL)의 막 두께는, 예를 들면 1㎛ 이상 20㎛ 이하이다. 또한, 반도체층(SL)의 막 두께는, 예를 들면 5㎛ 이상 10㎛ 이하인 것이 바람직하다.
또한, 상술한 바와 같이, 반도체층(SL)에는, P형의 소스 영역(SR), P형 웰 영역(WL1), P형의 소스 오프셋 영역(SOS), N형의 딥 웰 영역(DWL), P형의 드레인 영역(DR), P형 웰 영역(WL1) 및 P형의 드레인 오프셋 영역(DOS)이 형성되어 있다.
P형의 소스 오프셋 영역(SOS) 및 P형의 드레인 오프셋 영역(DOS)은, 예를 들면, N형의 매립 영역(BR)에 접하고 있다. 또한, N형의 딥 웰 영역(DWL)은, 예를 들면, N형의 매립 영역(BR)에 접하고 있다. N형의 딥 웰 영역(DWL)에는, 예를 들면 N형 불순물로서 P(인)가 도입되어 있다.
N형의 딥 웰 영역(DWL)은, 반도체층(SL) 중 적어도 평면에서 볼 때 소스 오프셋 영역(SOS) 및 드레인 오프셋 영역(DOS) 사이에 형성되어 있다. 또한, N형의 딥 웰 영역(DWL)은, 반도체층(SL) 중 단면에서 볼 때 홈부(GT)와 겹치도록 형성되어 있다. 상술한 바와 같이, N형의 매립 영역(BR)은, N형의 딥 웰 영역(DWL)보다도 고농도로 형성되어 있다. 이에 의해, 홈부(GT)가 N형의 매립 영역(BR)에 들어간 부분에 있어서, 안정적으로 전계가 집중되는 것을 억제할 수 있다.
도 3의 (a)와 같이, 필드 절연막(FIF)은, 반도체층(SL) 중 평면에서 볼 때 소스 영역(SR) 및 드레인 영역(DR) 사이에 형성되어 있다. 필드 절연막(FIF)은, 반도체층(SL) 중 평면에서 볼 때 채널 영역과 겹치는 위치에 형성되어 있다. 필드 절연막(FIF)은 소스 오프셋 영역(SOS), N형의 딥 웰 영역(DWL) 및 드레인 오프셋 영역(DOS) 위에 형성되어 있다. 필드 절연막(FIF)의 개구부(부호 도시 생략)에는, 소스 영역(SR) 및 드레인 영역(DR)이 형성되어 있다.
또한, 도 3의 (a)와 같이, 필드 절연막(FIF) 및 반도체층(SL) 위에는, 층간 절연막(IF1)이 형성되어 있다. 층간 절연막(IF1)은, 예를 들면, SiO2, SiON, SiOC, SiOCH, SiCOH 또는 SiOF 등이다.
필드 절연막(FIF)의 두께는, 예를 들면 0.2㎛ 이상 1㎛ 이하이다.
층간 절연막(IF1) 중, 평면에서 볼 때 소스 영역(SR) 또는 드레인 영역(DR)과 겹치는 위치에, 비아(VA)가 설치되어 있다. 비아(VA)는, 소스 영역(SR) 또는 드레인 영역(DR)에 접하고 있다.
층간 절연막(IF1) 위에는, 복수의 배선(IC1)이 설치되어 있다. 각각의 배선(IC1)은, 비아(VA)를 통해서, 상기한 소스 영역(SR) 또는 드레인 영역(DR)에 접속되어 있다.
여기서는, 비아(VA) 및 배선(IC1)은, 개별로 형성되어 있다. 비아(VA) 및 배선(IC1)은, 예를 들면 Al을 포함하고 있다. 또한, 비아(VA) 및 배선(IC1)은, 다른 재료로 형성되어 있어도 좋다. 비아(VA) 또는 배선(IC1)은, 예를 들면, Cu 또는 W이어도 좋다. 그 밖에, 비아(VA)의 측면 및 저면 및 배선(IC1)의 저면 및 상면에는 배리어 메탈층(도시 생략)이 형성되어 있어도 좋다.
도 3의 (b)는, 도 2의 B-B'선 단면도이다. 도 3의 (b)와 같이, 홈부(GT)는, 평면에서 볼 때 소스 오프셋 영역(SOS) 및 드레인 오프셋 영역(DOS) 사이에 형성되어 있다. 홈부(GT)는, 소스 영역(SR) 및 드레인 영역(DR) 사이에 형성된 필드 절연막(FIF)을 관통해서 형성되어 있다.
홈부(GT)의 측면 및 저면에는, 게이트 절연막(GI)이 형성되어 있다. 게이트 절연막(GI)은, 예를 들면, 실리콘의 열산화막을 포함하고 있다. 게이트 절연막(GI)을 열산화에 의해 형성함으로써, 홈부(GT)의 측면 및 저면에 핀홀이 형성되는 것을 억제할 수 있다. 또한, 게이트 절연막(GI)은 복수층에 의해 형성되어 있어도 좋다.
게이트 절연막(GI)의 막 두께는, 예를 들면 100㎚ 이상 1㎛ 이하이다. 바람직하게는, 게이트 절연막(GI)의 막 두께는, 예를 들면 300㎚ 이상 500㎚ 이하이다. 상술한 홈부(GT)의 저면은, 예를 들면 반도체 기판(SUB)의 상면으로부터 게이트 절연막(GI)의 막 두께의 2배 이상의 깊이까지 형성되어 있다.
게이트 전극(GE)은 게이트 절연막(GI)에 접하고 있다. 여기서는, 홈부(GT)의 내부는 게이트 전극(GE)에 의해 매립되어 있다. 또한, 게이트 전극(GE)은, 평면에서 볼 때 홈부(GT) 내에만 형성되어 있다. 게이트 전극(GE)은, 평면에서 볼 때 홈부(GT)의 외측으로 비어져 나오지 않는다. 바꿔 말하면, 게이트 전극(GE)은, 평면에서 볼 때 홈부(GT)의 외측의 위치에는, 홈부(GT)의 내부로부터 일체적으로 형성되어 있지 않다. 평면에서 볼 때, 게이트 전극(GE)의 상단부 부근은 반도체층(SL)의 표면 위에 연장되지 않도록 구성된다. 평면에서 볼 때, 반도체층(SL)의 표면 부근에 있어서, 게이트 전극(GE)의 상단부 부근은, 소스 오프셋 영역(SOS), 드레인 오프셋 영역(DOS) 및 N형의 딥 웰 영역(DWL)과 겹치는 위치 위에 연장되지 않도록, 홈의 상단부로부터 내측의 위치에 형성된다. 이에 의해, 홈부(GT)의 상단 부근에 있어서, 전계가 집중되는 것을 억제할 수 있다.
게이트 전극(GE)은, 예를 들면 폴리실리콘이다. 그 폴리실리콘의 게이트 전극(GE)은, CVD(Chemical Vapor Deposition)법에 의해 형성되어 있다. 이에 의해, 홈부(GT) 내에 안정적으로 게이트 전극(GE)을 매립할 수 있다.
홈부(GT)는, 평면에서 볼 때 필드 절연막(FIF)의 내측에 형성되어 있다. 바꿔 말하면, 필드 절연막(FIF)의 개구부(부호 도시 생략)는 홈부(GT)로부터 이격된 위치에 형성되어 있다. 즉, 소스 영역(SR) 및 드레인 영역(DR)은, 게이트 전극(GE)으로부터 이격된 위치에 형성되어 있다. 이에 의해, FET를 고내압화시킬 수 있다. 또한, 드레인 영역(DR)만이 게이트 전극(GE)으로부터 이격된 위치에 형성되어 있어도 좋다.
홈부(GT)의 저면은, N형의 매립 영역(BR)에 들어가 있다. 여기서는, 홈부(GT)의 저면은, N형의 매립 영역(BR)의 상면보다 깊은 위치에 형성되어 있다. 이에 의해, 그 홈부(GT)의 저면이 매립 영역(BR)에 들어간 부분은, P형 채널 영역으로서 기능하지 않는다. 따라서, 그 홈부(GT)의 저면이 매립 영역(BR)에 들어간 부분에서는, 전계가 집중되는 것을 억제할 수 있다.
홈부(GT)의 하단측의 코너부는, R형상이어도 좋다. 여기서는, 예를 들면, 상기한 게이트 절연막(GI)을 열산화에 의해 형성함으로써, 홈부(GT)의 하단측의 코너부는, R형상으로 형성되어 있다. 또한, 그 코너부는, 직각이어도 좋다.
도 3의 (b)와 같이, 반도체층(SL), 필드 절연막(FIF) 및 게이트 전극(GE) 위에는, 층간 절연막(IF1)이 형성되어 있다. 층간 절연막(IF1) 중, 평면에서 볼 때 게이트 전극(GE)과 겹치는 위치에는, 컨택트(GC)[비아(VA)]가 설치되어 있다. 컨택트(GC)는 게이트 전극(GE)에 접하고 있다. 예를 들면 하나의 홈부(GT)에 형성된 게이트 전극(GE)에 대해서, 복수의 컨택트(GC)가 접하고 있다. 층간 절연막(IF1) 위 중, 평면에서 볼 때 게이트 전극(GE)과 겹치는 위치에는, 배선(IC1)이 설치되어 있다. 그 배선(IC1)은 컨택트(GC)를 통해서, 게이트 전극(GE)에 접속되어 있다.
도 3의 (c)는, 도 2의 C-C'선 단면도이다. 도 3의 (c)와 같이, 제1 실시 형태에서는, 홈부(GT)의 측면에 접하는 영역 중, 반도체층(SL)의 상면으로부터 매립 영역(BR)의 상면까지의 영역이 채널 영역이다. 홈부(GT)는, 소스 드레인 방향에 수직인 방향(C-C'선 방향)으로 복수 형성되어 있다. 예를 들면, 복수의 홈부(GT)는, 그 방향으로 등간격으로 배치되어 있다. 이와 같은 구조임으로써, 반도체 장치(SD)의 평면적을 확대하지 않고, 채널 영역의 면적을 증가시킬 수 있다. 즉, 반도체 장치(SD)의 온 저항을 저하시킬 수 있다.
도시되어 있지 않은 영역에 있어서, 층간 절연층(IF1) 및 배선(IC1) 위에는, 또한 복수의 배선층이 형성되어 있어도 좋다. 즉, 다층 배선 구조가 형성되어 있어도 좋다. 다층 배선 구조의 최상층에는, 예를 들면 범프 전극(도시 생략) 또는 Cu 필러(도시 생략)가 형성되어 있어도 좋다.
다음으로, 도 4, 도 5를 이용하여, 홈부(GT) 및 컨택트(GC)의 배치 및 형상에 대해서 설명한다. 도 4는, 도 3의 (c)를 확대한 모식적인 단면도이다. 도 4에 있어서, 소스 드레인 방향(X방향)으로 수직인 방향(Y방향)은, 가로 방향이다. 여기서, 홈부(GT)의 Y방향의 중심선(Yc)으로부터, Y방향을 「제1 방향」으로 하고, 제1 방향과 반대 방향을 「제2 방향」으로 한다.
도 4와 같이, 제1 방향에 있어서도, 게이트 전극(GE)은, 평면에서 볼 때 홈부(GT)의 외측으로 비어져 나오지 않는다. 게이트 전극(GE)의 상단에는, 컨택트(GC)가 접하고 있다.
여기서, 예를 들면, 게이트 전극(GE) 중 단면에서 볼 때 홈부(GT)의 상단부에는, 오목부가 형성되어 있다. 이 오목부는, 소위 「시임」이라고 불리는 것이다. 그 오목부는 게이트 전극(GE)의 중심부에 형성되는 경우가 많다. 이와 같은 오목부에 컨택트(GC)가 배치되었을 때, 게이트 전극(GE)의 오목부와 컨택트(GC) 사이에 미소한 공동이 형성되어 버릴 가능성이 있다. 이 때문에, 컨택트 저항이 상승할 가능성이 있다.
따라서, 제1 실시 형태에서는, 컨택트(GC)는, 단면에서 볼 때 게이트 전극(GE) 내의 중심선(Yc)에 대해서 예를 들면 소스 드레인 방향에 수직인 제1 방향으로 어긋나게 배치되어 있다. 상기한 바와 같은 게이트 전극(GE)의 오목부를 피하도록 컨택트(GC)가 접속되어 있다. 이에 의해, 컨택트 저항의 상승을 억제할 수 있다.
또한, 컨택트(GC)의 중심은, 게이트 전극(GE)의 오목부로부터 어긋나게 형성되어 있다. 이에 의해, 적어도 컨택트(GC) 중 게이트 전극(GE)의 오목부와 겹치는 영역을 축소할 수 있다. 바꿔 말하면, 양호한 컨택트 면적을 늘릴 수 있다.
또한, 게이트 전극(GE)의 오목부 형상은, 제조 조건에 의해 변화될 가능성이 있다. 반도체 장치(SD)의 일부 또는 전부에, 오목부를 갖지 않는 게이트 전극(GE)이 설치되어 있어도 좋다. 바꿔 말하면, 반드시 게이트 전극(GE)의 오목부는 형성되어 있지 않아도 좋다. 제1 실시 형태에서는 게이트 전극(GE)에 오목부가 형성된 경우를 상정하여, 의도적으로 컨택트(GC)가 어긋나게 형성되어 있다. 이에 의해, 게이트 전극(GE)의 형상에 상관없이, 안정적으로 컨택트 저항의 상승을 억제할 수 있다. 또한, 컨택트(GC)의 배치의 상세 내용은 후술한다.
또한, 컨택트(GC)는, 평면에서 볼 때 홈부(GT) 내에 형성되어 있다. 바꿔 말하면, 컨택트(GC)도, 홈부(GT)의 외측으로 비어져 나오지 않는다. 미스 얼라인먼트에 의해 컨택트(GC)가 홈부(GT)보다도 비어져 나온 경우, 컨택트(GC)가 반도체층(SL) 중 홈부(GT)의 단부 부근에 접근함으로써 전계가 집중될 가능성이 있다. 따라서, 컨택트(GC)가 평면에서 볼 때 홈부(GT) 내에 형성되어 있음으로써, 반도체층(SL) 중 홈부(GT)의 단부 부근에 전계가 집중되는 것을 억제할 수 있다.
또한, 게이트 전극(GE) 중 제1 방향의 상단 폭(WEU)은, 하단 폭(WED)보다도 넓다. 이에 의해, 컨택트(GC)가 게이트 전극(GE)의 중심으로부터 어긋나게 배치되어 있어도, 컨택트(GC)가 게이트 전극(GE)보다도 외측으로 비어져 나오는 것을 억제할 수 있다. 즉, 안정적으로 컨택트(GC)를 게이트 전극(GE)에 접속할 수 있다. 또한, 홈부(GT)의 상단 폭은, 홈부의 하단 폭 이하이어도 좋다.
게이트 전극(GE)은, 필드 절연막(FIF)의 상면 이하의 위치에 형성되어 있다. 게이트 전극(GE)의 상단은, 반도체층(SL)의 상면보다 위에 위치하고 있다.
여기서는, 예를 들면, 게이트 전극(GE)은 반도체층(SL)의 상면보다도 상방에서, 제1 방향 및 반대의 제2 방향으로 넓어져 있다. 게이트 전극(GE)의 측면은, 홈부(GT)에 접하는 반도체층(SL)의 상단 코너부를 중심으로 원호 위에 경사져 있다. 게이트 전극(GE)의 상단 폭(WEU)은 게이트 전극(GE) 중 반도체층(SL)의 상면의 위치의 폭보다도 넓다. 이 형상은, 후술하는 제조 공정에 있어서, 필드 절연막(FIF) 중 홈부(GT)의 위치에 형성된 개구의 폭을 홈부(GT)의 상단의 폭보다도 넓힘으로써 형성되어 있다.
여기서, 게이트 전극(GE)의 폭이 굵어짐에 따라서 게이트 전극(GE)의 오목부는 깊어지는 경향이 있다. 따라서, 게이트 전극(GE)의 상부만이 넓어져 있음으로써, 게이트 전극(GE)의 오목부를 깊게 하지 않고, 게이트 전극(GE)의 상단 폭을 넓힐 수 있다.
구체적으로는 게이트 전극(GE)의 상단 폭(WEU)은, 하단 폭(WED)보다도 1.3배 이상 2.5배 이하로 넓다. 게이트 전극(GE)의 상단 폭(WEU)이 상기 하한값 이상임으로써, 컨택트(GC)가 게이트 전극(GE)보다도 외측으로 비어져 나오는 것을 억제할 수 있다. 또한, 게이트 전극(GE)의 상단 폭(WEU)이 상기 상한값 이하임으로써, 홈부(GT)의 상단 부근에 있어서, 전계가 집중되는 것을 억제할 수 있다.
또한, 상술한 바와 같이, 게이트 전극(GE)은 평면에서 볼 때 홈부(GT) 내에만 형성되어 있으므로, 게이트 전극(GE)의 상단 폭(WEU)은, 홈부(GT)의 폭(WGT) 이하이다. 구체적으로는, 홈부(GT)의 폭(WGT)은, 예를 들면 0.5㎛ 이상 5㎛ 이하이다. 그 폭은, 0.6㎛ 이상 1.6㎛ 이하인 것이 더 바람직하다. 따라서, 상기한 게이트 전극(GE)의 상단 폭(WEU)도, 0.5㎛ 이상 5㎛ 이하이고, 바람직하게는, 0.6㎛ 이상 1.6㎛ 이하이다.
또한, 게이트 전극(GE) 중 제1 방향 또는 제1 방향과 반대의 제2 방향의 단부는, 반도체층(SL)의 상면으로부터 게이트 절연막(GI)의 막 두께 이상으로 이격되어 있다. 바꿔 말하면, 게이트 전극(GE)의 상단은, 반도체층(SL)의 상면으로부터 게이트 절연막(GI)의 막 두께 이상 높은 부분에 위치하고 있다. 게이트 절연막(GI)과 필드 절연막(FIF)의 경계가 불명확한 경우, 여기서 기준이 되는 「게이트 절연막(GI)의 막 두께」란, 반도체층(SL)의 상면과 평행한 선을 그렸을 때의 게이트 절연막(GI)의 측면간의 거리에 의해 정의된다. 이에 의해, 게이트 전극(GE)의 단부가, 게이트 전극(GE) 중 홈부(GT) 내의 부분보다도 반도체층(SL)에 접근하는 일이 없다. 따라서, 홈부(GT)의 상단부 부근에서 전계가 집중되는 것을 억제할 수 있다.
그 밖에, 필드 절연막(FIF)의 두께는, 예를 들면 게이트 절연막(GI)의 막 두께보다도 두껍다.
다음으로, 도 5, 도 6 및 도 7을 이용하여, 컨택트(GC)의 배치에 대해서 상세를 설명한다. 도 5는, 미스 얼라인먼트가 없는 경우의 컨택트의 배치를 도시하는 평면도이다. 도 6은, 미스 얼라인먼트가 생긴 경우의 컨택트의 배치를 도시하는 평면도이다. 도 7은, 미스 얼라인먼트가 생긴 경우의 홈부의 배치를 도시하는 평면도이다.
또한, 도 5 내지 도 7은, 게이트 전극(GE), 홈부(GT) 및 백 게이트(BG) 부근만을 모식적으로 도시하고 있다. 도 5 및 도 6은, 제1 실시 형태의 컨택트(GC)의 배치의 일례를 나타내고 있다. 도 5 및 도 6에 도시한 홈부(GT)는, 복수 형성되어 있는 홈부(GT) 중, 예를 들면 중심에 위치하는 홈부(GT)이다.
또한, 도 5 내지 도 7에 있어서, 상방향을 소스 드레인 방향에 수직인 제1 방향으로 하고 있다. 또한, 후술하는 각종 거리는, 제1 방향을 플러스로 한 값이다.
도 5와 같이, 컨택트(GC)는, 동일한 게이트 전극(GE)에 대해서 복수 형성되어 있다. 컨택트(GC) 중, 제1 컨택트(GC1)는, 평면에서 볼 때 소스 드레인 방향으로 신장하는 홈부(GT) 내의 중심선에 대해서 소스 드레인 방향에 수직인 제1 방향으로 어긋나게 배치되어 있다. 한편, 제2 컨택트(GC2)는, 제1 방향과 반대의 제2 방향으로 어긋나게 배치되어 있다. 이와 같이, 예를 들면, 제1 컨택트(GC1) 및 제2 컨택트(GC2)는, 게이트 전극(GE)의 중심을 사이에 두고 서로 이격되어 형성되어 있다. 이에 의해, 후술하는 컨택트 형성 공정에 있어서, 어느 하나의 방향으로 미스 얼라인먼트가 생긴 경우라도, 안정적으로 컨택트(GC)를 게이트 전극(GE)에 접속할 수 있다.
여기서는, 예를 들면, 제1 컨택트(GC1) 및 제2 컨택트(GC2)는, 지그재그 형상으로 배치되어 있다. 인접하는 제1 컨택트(GC1) 및 제2 컨택트(GC2) 사이의 거리가 소정 거리만큼 이격되어 있다. 이에 의해, 컨택트의 미스 얼라인먼트에 의해 시임 위에 실효적으로 배치되고자 어느 하나의 컨택트가 건전한 저항값이 되어, 게이트 전극에 안정된 전위를 부여할 수 있다.
상술한 바와 같이, 도 5는, 미스 얼라인먼트가 없는 경우를 도시하고 있다. 즉, 설계대로 배치된 경우이다. 이때, 예를 들면, 제1 컨택트(GC1) 및 제2 컨택트(GC2)는, 홈부(GT) 내의 중심선(Yc)에 대해서 대칭으로 배치되어 있다. 또한, 게이트 전극(GE)의 중심선은, 홈부(GT) 내의 중심선(Yc)과 동등하다.
도 5와 같이, 제1 컨택트(GC1)의 중심은, 제1 방향으로 소정의 거리(dGC)만큼 어긋나게 배치되어 있다. 제2 컨택트(GC2)의 중심도, -dGC만큼 어긋나게 배치되어 있다. 그리고, 컨택트-홈부 중심간의 거리(dGC) 및 제1 컨택트(GC1)의 중심과 제2 컨택트(GC2)의 중심 사이의 거리(lCS)는, 하기 수학식 3을 충족시킨다.
Figure pat00001
또한, 컨택트(GC)의 직경(ΦGC)은, 적어도 홈부(GT)의 폭(WGT) 미만이다. 또한, 컨택트(GC)의 직경은, 홈부(GT)의 폭(WGT)의 1/2배 미만인 것이 바람직하다. 이에 의해, 안정적으로 컨택트(GC)가 홈부(GT)보다도 외측으로 비어져 나오는 것을 억제할 수 있다.
또한 도 5와 같이, 홈부(GT)에 대해서 평행하게, 백 게이트 영역(BG)이 형성되어 있다. 백 게이트 영역(BG) 내에는, 백 게이트 컨택트(BGC)가 형성되어 있다. 백 게이트 컨택트(BGC)는, 백 게이트 영역(BG)에 접하고 있다. 백 게이트 컨택트(BGC)는, 게이트 전극(GE)에 접하는 컨택트(GC) 등의 비아(VA)와 동일한 층으로 형성되어 있다. 미스 얼라인먼트가 없는 경우, 예를 들면, 백 게이트 컨택트(BGC)의 중심은, 평면에서 볼 때 백 게이트 영역(BG) 내의 중심선과 겹쳐 있다.
또한, 이하에서 기준이 되는 「백 게이트 영역(BG) 내의 중심선」이란, 평면에서 볼 때 소스 드레인 방향으로 신장하는 백 게이트 영역(BG) 내의 중심선인 것이다. 또한, 백 게이트 영역(BG)은, 상술한 바와 같이, 필드 절연막(FIF)의 비형성 영역이다. 따라서, 그 백 게이트 영역(BG) 내의 중심선은, 필드 절연막(FIF) 비형성의 중심선으로서 정해도 좋다.
미스 얼라인먼트가 없는 경우, 상기한 게이트 전극(GE)에 접하는 컨택트(GC)는, 기준이 되는 소정의 백 게이트 영역(BG) 내의 중심선으로부터 거리(dGB)만큼 떨어진 위치에 배치되어 있다. 또한, 홈부(GT) 내의 중심선은, 기준이 되는 소정의 백 게이트 영역(BG) 내의 중심선으로부터 거리(dT)만큼 떨어진 위치에 배치되어 있다. 따라서, 컨택트-홈부 중심간의 거리(dGC), 컨택트-백 게이트 영역간의 거리(dGB) 및 홈부-백 게이트 영역간의 거리(dT)는, 하기 수학식 4를 충족시킨다.
Figure pat00002
도 6 및 도 7은, 컨택트(GC), 백 게이트 컨택트(BGC) 및 홈부(GT)에 미스 얼라인먼트가 생긴 경우를 도시하고 있다. 도 6 및 도 7에 있어서, 예를 들면, 컨택트(GC), 백 게이트 컨택트(BGC) 및 홈부(GT)가 도 5에서 도시한 경우보다도 제1 방향으로 어긋나 있다.
도 6에 있어서, 백 게이트 컨택트(BGC)는 미스 얼라인먼트에 의해, 백 게이트 영역(BG) 내의 중심선보다도 제1 방향으로 어긋나게 배치되어 있다. 여기서, 백 게이트 컨택트(BGC)의 중심이 평면에서 볼 때 백 게이트 영역(BG) 내의 중심선으로부터 제1 방향으로 어긋나 있는 어긋남량을 「백 게이트 어긋남량(ΔdVA)」로 한다. 이 백 게이트 어긋남량(ΔdVA)은, 필드 절연막(FIF)의 비형성부의 중심선에 기초하여 구해져도 좋다.
또한, 도 6에 있어서, 예를 들면, 홈부(GT)도, 미스 얼라인먼트에 의해, 기준이 되는 소정의 백 게이트 영역(BG) 내의 중심선으로부터 제1 방향으로, 설계상의 거리(dT)와 다른 거리(dT)만큼 떨어진 위치에 배치되어 있다. 이 홈부-백 게이트 영역간의 거리(dT)는, 설계상의 거리(dT)에 대해서, 미스 얼라인먼트에 의한 홈부 어긋남량(ΔdT)을 포함하고 있다. 즉, 거리(dT)는, 하기 수학식 5와 같이 표시된다.
Figure pat00003
또한, 홈부(GT)는, 설계상, 평면에서 볼 때 백 게이트 영역(BG)이 둘러싸는 영역의 중심선에 대해서 선대칭으로 배치되어 있다. 따라서, 상기한 홈부(GT)의 미스 얼라인먼트에 의한 홈부 어긋남량(ΔdT)은, 이하에 설명하는 방법에 의해 구할 수 있다.
도 7과 같이, 복수의 홈부(GT)는 미스 얼라인먼트에 의해, 백 게이트 영역(BG)에 대해서 제1 방향으로 어긋나게 배치되어 있다. 홈부 어긋남량(ΔdT)은, 홈부(GT)가 배치된 영역의 중심선이 평면에서 볼 때 백 게이트 영역(BG)이 둘러싸는 영역의 중심선으로부터 제1 방향으로 어긋나 있는 어긋남량에 의해 구해진다. 또한, 백 게이트 영역(BG)이 둘러싸는 영역은, 상술한 바와 같이 필드 절연막(FIF)의 비형성부를 기준으로 해도 좋다.
여기서 말하는 「홈부(GT)가 배치된 영역의 중심선」이란, 홈부(GT)가 복수 형성되어 있는 경우, 복수의 홈부(GT)의 모두를 포함하는 사각형 영역의 중심선이다. 홈부(GT)가 복수 형성되어 있는 경우, 「백 게이트 영역(BG)이 둘러싸는 영역의 중심선」은, 원칙으로서, 상기한 「백 게이트 영역(BG) 내의 중심선」과는 다르다. 또한, 하나의 홈부(GT)가 설계상 백 게이트 영역(BG)이 둘러싸는 영역의 중심에 형성되어 있는 경우, 「홈부(GT)가 배치된 영역의 중심선」은, 홈부(GT) 내의 중심선과 동일해도 좋다.
도 6에 있어서, 컨택트(GC)는, 예를 들면, 미스 얼라인먼트에 의해, 기준이 되는 소정의 백 게이트 영역(BG) 내의 중심선으로부터 제1 방향으로, 설계상의 거리(dGB)와 다른 거리(DGB)만큼 떨어진 위치에 배치되어 있다. 이 컨택트-백 게이트 영역간의 거리(DGB)는, 설계상의 거리(dGB)에 대해서, 미스 얼라인먼트에 의한 어긋남량을 포함하고 있다. 여기서, 미스 얼라인먼트에 의해 컨택트(GC)가 백 게이트 영역(BG)에 대해서 어긋나 있는 어긋남량이란, 동일한 층으로 형성된 비아(VA)의 어긋남량과 동일하다. 즉, 컨택트(GC)가 백 게이트 영역(BG)에 대해서 어긋나 있는 어긋남량은, 상술한 백 게이트 어긋남량(ΔdVA)과 동일하다. 따라서, 거리(DGB)는, 하기 수학식 6과 같이 표현된다.
Figure pat00004
또한, 제1 컨택트(GC1)의 중심이 평면에서 볼 때 홈부(GT) 내의 중심선으로부터 제1 방향으로 어긋나 있는 어긋남량을 제1 오프셋량(DOF1)으로 하였을 때, 제1 오프셋량(DOF1)은, 컨택트-백 게이트 영역간의 거리(dGB) 및 홈부-백 게이트 영역간의 거리(dT)를 이용하여, 하기 수학식 7과 같이 표현된다.
Figure pat00005
상기한 수학식 4 내지 수학식 7에 의해, 제1 오프셋량(DOF1)은, 하기 수학식 8을 충족시킨다.
Figure pat00006
제1 실시 형태에 있어서, 설계상, 제1 컨택트(GC1)는, 의도적으로 평면에서 볼 때 홈부(GT) 내의 중심선에 대해서 소스 드레인 방향에 수직인 제1 방향으로 어긋나게 배치되어 있다. 적어도 설계상의 컨택트-홈부 중심간의 거리(dGC)에 관해서, dGC>0이다. 따라서, 제1 실시 형태에 있어서, 미스 얼라인먼트의 유무에 상관없이, 제1 컨택트(GC1)의 제1 오프셋량(DOF1)은, 적어도 하기 수학식 1을 충족시킨다.
Figure pat00007
상기한 수학식 1을 충족시킴으로써, 컨택트(GC) 또는 홈부(GT)에 미스 얼라인먼트가 생긴 경우라도, 컨택트(GC)를, 게이트 전극(GE)의 오목부를 피해서 게이트 전극(GE)에 접속할 수 있다. 또한, 컨택트(GC) 및 홈부(GT)가 서로 역방향으로 어긋남으로써, 컨택트(GC)가 게이트 전극(GE)의 오목부에 근접하여 배치되는 경우도 생각된다. 그러나, 이 경우라도, 상기 수학식 1을 충족시킴으로써, 적어도 컨택트(GC) 중 게이트 전극(GE)의 오목부와 겹치는 영역을 축소할 수 있다. 따라서, 적어도 설계상 컨택트(GC)를 홈부(GT) 내의 중심선 위에 배치한 경우보다도, 컨택트 저항의 상승을 억제할 수 있다.
또한, 상술한 바와 같이, 설계상, 제1 컨택트(GC1) 및 제2 컨택트(GC2)는, 홈부(GT) 내의 중심선에 대해서 대칭으로 배치되어 있는 경우, 수학식 3을 충족시킨다. 따라서, 수학식 3 및 수학식 7에 의해, 제1 컨택트(GC1)의 제1 오프셋량(DOF1)은, 하기 수학식 2를 충족시킨다.
Figure pat00008
상기한 수학식 2를 충족시킴으로써, 컨택트(GC) 또는 홈부(GT)에 미스 얼라인먼트가 생긴 경우라도, 반드시, 제1 컨택트(GC1) 또는 제2 컨택트(GC2) 중 어느 한쪽의 컨택트(GC)는 게이트 전극(GE)의 오목부와 겹치는 일이 없다. 따라서, 컨택트(GC)를 안정적으로 게이트 전극(GE)에 접속할 수 있다.
상기한 제1 컨택트(GC1)의 제1 오프셋량(DOF1), 백 게이트 어긋남량(ΔdVA), 홈부 어긋남량(ΔdT) 및 제1 컨택트(GC1)의 중심과 제2 컨택트(GC2)의 중심 사이의 거리(lCS)는, SEM(Scanning Electron Microscope) 등에 의해, 계측할 수 있다.
다음으로, 도 3, 도 4, 도 8 내지 도 22를 이용하여, 제1 실시 형태에 따른 반도체 장치(SD)의 제조 방법에 대해서 설명한다. 도 8 내지 도 22는, 제1 실시 형태에 따른 반도체 장치(SD)의 제조 방법을 설명하기 위한 단면도이다. 제1 실시 형태에 따른 반도체 장치(SD)의 제조 방법은, 이하의 공정을 구비하고 있다. 반도체층(SL)에 서로 이격된 위치에, P형의 불순물을 도입하여, 소스 오프셋 영역(SOS) 및 드레인 오프셋 영역(DOS)을 형성한다(오프셋 영역 형성 공정). 다음으로, 반도체층(SL) 중 적어도 평면에서 볼 때 소스 오프셋 영역(SOS) 및 드레인 오프셋 영역(DOS) 사이의 위치에, 평면에서 볼 때 소스 오프셋 영역(SOS)으로부터 드레인 오프셋 영역(DOS)을 향하는 방향으로, 홈부(GT)를 형성한다(홈부 형성 공정). 다음으로, 홈부(GT)의 측면 및 저면에 게이트 절연막(GI)을 형성한다(게이트 절연막 형성 공정). 다음으로, 반도체층(SL) 위 및 홈부(GT) 내 중 게이트 절연막(GI)에 접하도록, 도전성 재료를 형성하고, 도전성 재료의 표층을 제거함으로써, 적어도 홈부(GT)에 게이트 전극(GE)을 형성한다(게이트 전극 형성 공정). 다음으로, 반도체층(SL) 중 소스 오프셋 영역(SOS)에 접하는 위치와, 드레인 오프셋 영역(DOS)에 접하여 소스 오프셋 영역(SOS)으로부터 이격된 위치에, 소스 오프셋 영역(SOS) 및 드레인 오프셋 영역(DOS)보다도 고농도의 P형의 불순물을 도입하여, 각각 소스 영역(SR) 및 드레인 영역(DR)을 형성한다(소스 드레인 영역 형성 공정). 다음으로, 반도체층(SL) 및 게이트 전극(GE) 위에 층간 절연막(IF1)을 형성한다. 다음으로, 층간 절연막(IF1) 중 평면에서 볼 때 소스 드레인 방향으로 신장하는 홈부(GT) 내의 중심선에 대해서 소스 드레인 방향에 수직인 제1 방향으로 어긋난 위치에서, 또한, 평면에서 볼 때 홈부(GT) 내에 배치되도록, 게이트 전극(GE)에 접하는 컨택트(GC)를 형성한다(컨택트 형성 공정). 이하, 상세를 설명한다.
우선, 도 8의 (a), 도 8의 (b) 및 도 8의 (c)와 같이, 후술하는 오프셋 영역 형성 공정보다도 전에, 반도체 기판(SUB)에, N형의 불순물을 도입하여, N형의 매립 영역(BR)을 형성한다(매립 영역 형성 공정). 또한, 상술한 바와 같이, 반도체 기판(SUB)은, 예를 들면, P형의 실리콘 기판이다. 또한, N형의 불순물로서는, 예를 들면, Sb(안티몬)이다.
상기 매립 영역 형성 공정 후에, CVD법에 의해, 반도체 기판(SUB) 위에 P형의 반도체층(SL)을 에피택셜 성장시킨다. 각 원료로서는, 예를 들면, 실리콘 원료로서는, 트리클로로실란(SiHCl3), P형 불순물 원료로서는, 디보란(B2H6)이 이용된다.
다음으로, 도 9의 (a), 도 9의 (b) 및 도 9의 (c)와 같이, 반도체층(SL) 위에, 포토레지스트층(도시 생략)을 형성한다. 노광 및 현상에 의해, 포토레지스트층을 선택적으로 제거한다. 다음으로, 이온 주입에 의해, 그 포토레지스트층을 마스크로서, 반도체층(SL) 중 소스 오프셋 영역(SOS) 및 드레인 오프셋 영역(DOS)이 되는 주입 영역(IR1)에, P형 불순물을 주입한다. 또한, 반도체층(SL) 중 N형의 딥 웰 영역(DWL)이 되는 주입 영역(IR2)에, N형 불순물을 주입한다. P형 불순물은, 예를 들면, B(붕소)이다. N형 불순물은, 예를 들면, P(인)이다. 다음으로, 포토레지스트층을 애싱에 의해 제거한다. 이때, 반도체층(SL) 위에 자연 산화막(NO)이 형성되어 있어도 좋다.
다음으로, 도 10의 (a), 도 10의 (b) 및 도 10의 (c)와 같이, 열처리를 행하고, 상기한 P형 불순물 및 N형 불순물을 활성화시킨다. 이때, 그 불순물은, 반도체층(SL) 내에서 열확산한다.
이와 같이 하여, 반도체층(SL) 중 서로 이격된 위치에 P형의 불순물을 도입하여 소스 오프셋 영역(SOS) 및 드레인 오프셋 영역(DOS)을 형성한다(이상, 오프셋 영역 형성 공정). 또한 이때, 웰 영역(DWL)도 형성된다.
다음으로, 도 11의 (a), 도 11의 (b) 및 도 11의 (c)와 같이, 후술하는 홈부 형성 공정보다도 전에, 적어도 반도체층(SL) 중 평면에서 볼 때 소스 영역(SR) 및 드레인 영역(DR) 사이의 위치에 필드 절연막(FIF)을 형성한다(필드 절연막 형성 공정). 예를 들면, 이하와 같이 하여 LOCOS법에 의해 필드 절연막(FIF)을 형성한다. 반도체층(SL) 위에 SiN막(도시 생략)을 형성한다. 다음으로, SiN막을 선택적으로 제거함으로써, SiN막 중 평면에서 볼 때 소스 영역(SR) 및 드레인 영역(DR)을 형성하는 영역만을 잔존시킨다. 다음으로, 열산화를 행한다. 다음으로, SiN막을 제거한다. 이에 의해, 반도체층(SL) 중 평면에서 볼 때 소스 영역(SR) 및 드레인 영역(DR)을 형성하는 영역에 개구부(부호 도시 생략)를 갖고, 개구부 이외를 덮도록 필드 절연막(FIF)을 형성한다.
다음으로, 도 12의 (a), 도 12의 (b) 및 도 12의 (c)와 같이, 반도체층(SL) 위 및 필드 절연막(FIF) 위에, 마스크층(ML1) 및 마스크층(ML2)을 형성한다. 필드 절연막(FIF)의 개구에 산화막(부호 도시 생략)이 형성되어도 좋다. 마스크층(ML1) 및 마스크층(ML2)은, 반도체층(SL)을 에칭하는 조건에 있어서, 에칭 레이트가 반도체층(SL)보다도 낮은 재료인 것이 바람직하다. 구체적으로는, 마스크층(ML1)은 SiN이고, 마스크층(ML2)은 SiO2이다. 적어도 마스크층(ML1)을 형성함으로써, 후술하는 게이트 절연막 형성 공정에 있어서, 반도체층(SL1)의 산화를 억제할 수 있다.
다음으로, 마찬가지로 도 12의 (a), 도 12의 (b) 및 도 12의 (c)에 있어서, 마스크층(ML1) 및 마스크층(ML2)을 선택적으로 제거함으로써, 홈부(GT)를 형성하는 영역에 개구부(도시 생략)를 형성한다(홈부 형성 공정). 그 개구부는, 반도체층(SL) 중 적어도 평면에서 볼 때 소스 오프셋 영역(SOS) 및 드레인 오프셋 영역(DOS) 사이의 위치에 형성된다. 또한, 그 개구부의 평면에서 볼 때의 형상은, 평면에서 볼 때 소스 오프셋 영역(SOS)으로부터 드레인 오프셋 영역(DOS)을 향하는 방향으로 긴 변을 갖는 직사각형이다. 다음으로, 예를 들면, RIE(Reactive Ion Etching)법에 의해, 그 마스크층(ML1) 및 마스크층(ML2)을 마스크로서, 홈부(GT)를 형성한다.
상기 홈부 형성 공정에 있어서, 홈부(GT)를 평면에서 볼 때 필드 절연막(FIF)의 내부에 형성한다. 이에 의해, 반도체 장치(SD)의 내압을 향상시킬 수 있다.
여기서, 도 13은, 도 12의 (c)를 확대한 도면이다. 도 13과 같이, 상기 홈부 형성 공정에 있어서, 홈부(GT)의 측면은 마스크층(ML1)의 단부보다도 가로 방향으로 에칭되어도 좋다. 또한, 홈부 형성 공정에 있어서, 홈부(GT)의 저면을 매립 영역(BR)에 들어가게 한다. 이에 의해, 상술한 바와 같이, 그 홈부(GT)의 저면이 매립 영역(BR)에 들어간 부분에 있어서, 전계의 집중을 억제할 수 있다.
이상과 같이 하여, 반도체층(SL) 중 적어도 평면에서 볼 때 소스 오프셋 영역(SOS) 및 드레인 오프셋 영역(DOS) 사이의 위치에, 평면에서 볼 때 소스 오프셋 영역(SOS)으로부터 드레인 오프셋 영역(DOS)을 향하는 방향으로 홈부(GT)를 형성한다.
여기서, 도 14는, 도 13의 후공정의 도면이다. 도 14와 같이, 홈부 형성 공정 후에서 후술하는 게이트 절연막 형성 공정 전에, 필드 절연막(FIF)의 일부를 제거하여, 홈부(GT) 중 필드 절연막(FIF)의 개구 폭을, 홈부(GT) 중 반도체층(SL)의 상단에 위치하는 부분의 폭보다도 넓힌다. 바꿔 말하면, 홈부(GT) 내에 있어서, 필드 절연막(FIF)의 개구 폭을 반도체층(SL)의 개구 폭보다도 넓게 한다. 이에 의해, 후술하는 바와 같이, 게이트 전극(GE)의 상단 폭을 하단 폭보다도 넓게 할 수 있다.
이때, 예를 들면, 웨트 에칭에 의해, 필드 절연막(FIF)의 일부를 선택적으로 제거한다. 또한, 필드 절연막(FIF)과 마스크층(ML2)이 동일한 재료에 의해 형성되어 있는 경우는, 마스크층(ML2)도 에칭된다.
다음으로, 도 15의 (a), 도 15의 (b) 및 도 15의 (c)와 같이, 홈부(GT)의 측면 및 저면에 게이트 절연막(GI)을 형성한다(게이트 절연막 형성 공정).
상기 게이트 절연막 형성 공정에 있어서, 홈부(GT)의 측면 및 저면을 열산화시킴으로써, 게이트 절연막(GI)을 형성한다. 이에 의해, 핀홀이 없는 게이트 절연막(GI)을 안정적으로 형성할 수 있다.
여기서, 도 16은, 도 15의 (c)를 확대한 단면도이다. 도 16과 같이, 열산화에 의해, 홈부(GT)의 측면 및 저면을 따라서, 게이트 절연막(GI)을 성장시킨다. 게이트 절연막(GI)은, 홈부(GT)에 접하는 반도체층(SL)의 상단 코너부를 중심으로 원호 위에 경사져 형성된다. 이에 의해, 게이트 전극(GE)을, 반도체층(SL)의 상면보다도 상방에서, 제1 방향 및 반대의 제2 방향으로 넓혀서 형성할 수 있다.
도 14에서 도시한 공정에 있어서의 필드 절연막(FIF)의 개구 폭과, 상기 게이트 절연막 형성 공정에 있어서의 게이트 절연막(GI)의 막 두께를 조정함으로써, 후술하는 게이트 전극(GE)의 상단 폭을 조절한다.
다음으로, 이하와 같이 하여, 적어도 홈부(GT) 내에 게이트 전극(GE)을 형성한다(게이트 전극 형성 공정). 도 17의 (a), 도 17의 (b) 및 도 17의 (c)와 같이, 반도체층(SL) 위 및 홈부(GT) 내 중 게이트 절연막(GI)에 접하도록 도전성 재료(CM)를 형성한다. 여기서는, 예를 들면, CVD법에 의해, 도전성 재료(CM)로서, P형의 불순물을 도프하면서 폴리실리콘을 형성한다. 또한, 그 도전성 재료(CM)를, 홈부(GT)의 내부가 모두 매립될 때까지 형성하는 것이 바람직하다.
여기서, 도 18은, 도 17의 (c)를 확대한 단면도이다. 도 18과 같이, 홈부(GT)의 형상을 따라서, 도전성 재료(CM)가 성장해 간다. 홈부(GT)의 중심에 있어서 양측의 도전성 재료(CM)가 서서히 접합되어 가고, 홈부(GT)의 전체가 도전성 재료에 매립된다. 이때, 홈부(GT)의 상단 중심부에는, 도전성 재료(CM)의 오목부가 형성될 가능성이 있다.
도 19는, 도 18의 후공정을 나타내고 있다. 도 19와 같이, 상기 게이트 전극 형성 공정에 있어서, 예를 들면 드라이 에칭에 의해, 도전성 재료(CM)의 표층을 제거한다. 또한, 소위 에치백에 의해, 도전성 재료(CM)의 표층측으로부터 제거하여, 홈부(GT) 내에만 도전성 재료(CM)를 잔존시킨다. 이때, 홈부(GT)의 상단 중심부에는, 도전성 재료(CM)의 오목부가 잔존한다.
여기서, 도전성 재료(CM)의 표층을 제거하는 다른 방법으로서는, CMP(Chemical Mechanical Polishing)법이 생각된다. 따라서, CMP법에서는, 홈부(GT)의 상단은 평탄화되므로, 상기한 홈부(GT)의 상단에 있어서의 오목부는 형성되지 않는다. 그러나, CMP 장치는 고가이고, CMP 장치의 러닝 코스트도 높다고 하는 과제가 있다.
이에 대해서, 드라이 에칭을 이용한 경우, 홈부(GT)의 상단 중심부에는, 도전성 재료(CM)의 오목부가 잔존한다. 그러나, 드라이 에칭 장치는 CMP 장치에 비해 저렴하고, 드라이 에칭 장치의 러닝 코스트도 낮다. 또한, 그 드라이 에칭 장치는, 상기한 도전성 재료(CM)를 형성하기 위한 CVD 장치에 연결할 수 있다.
이상의 게이트 전극 형성 공정에 있어서, 예를 들면 게이트 전극(GE)을 홈부(GT) 내에만 형성한다. 이에 의해, 홈부(GT)의 상단에 있어서, 전계가 집중되는 것을 억제할 수 있다.
여기서, 제1 실시 형태에서는, 컨택트(GC)를 소정의 위치에 배치함으로써, 게이트 전극(GE)의 오목부의 유무에 상관없이, 컨택트 저항의 상승을 억제할 수 있다. 즉, 제1 실시 형태에서는, 도전성 재료(CM)의 표층을 제거하기 위한 장치에 의존하지 않는다. 따라서, 제1 실시 형태에서는, 그 도전성 재료(CM)의 표층을 제거하는 공정에 있어서 드라이 에칭을 이용할 수 있다. 이에 의해, 반도체 장치(SD)를 저코스트로 제조할 수 있다.
다음으로, 도 20은, 도 19의 후공정을 나타내고 있다. 도 20과 같이, 게이트 전극 형성 공정에 있어서, 도전성 재료(CM)의 표층만을 열산화한다. 이에 의해, 열산화층(GO)이 형성된다. 이때, 산화되는 영역을 조정하여, 반도체층(SL)의 상면으로부터 필드 절연막(FIF)의 사이의 위치에, 도전성 재료(CM)를 잔존시킨다.
다음으로, 도 21의 (a), 도 21의 (b), 도 21의 (c) 및 도 22와 같이, 웨트 에칭에 의해, 상기한 산화된 도전성 재료(CM)의 표층을 제거한다. 다음으로, 예를 들면 웨트 에칭에 의해, 마스크층(ML2) 및 마스크층(ML1)을 제거한다. 이상에 의해, 평면에서 볼 때 홈부(GT) 내에만 게이트 전극(GE)을 형성한다(이상, 게이트 전극 형성 공정). 이때, 게이트 전극(GE) 표면의 산화층이 제거됨과 함께 평활화된다. 따라서, 게이트 전극(GE)과 컨택트(GC)의 접촉 저항을 내릴 수 있다.
다음으로, 도 3의 (a), 도 3의 (b) 및 도 3의 (c)와 같이, 필드 절연막(FIF), 게이트 절연막(GI) 및 게이트 전극(GE), 또는 포토레지스트층을 마스크로서, P형 불순물을 도입하여, P형 웰 영역(WL1), 소스 영역(SR) 및 드레인 영역(DR)을 형성한다. 또한, 포토레지스트층을 마스크로서, N형 웰 영역(WL2) 및 백 게이트 영역(BG)을 형성한다.
또한, 도 3의 (a), 도 3의 (b) 및 도 3의 (c)와 같이, 예를 들면 CVD법에 의해, 반도체층(SL), 필드 절연막(FIF) 및 게이트 전극(GE) 위에, 층간 절연막(IF1)을 형성한다.
다음으로, 층간 절연막(IF1) 중, 평면에서 볼 때 게이트 전극(GE), 백 게이트 영역(BG), 소스 영역(SR) 또는 드레인 영역(DR)과 겹치는 위치에, 컨택트홀(도시 생략)을 형성한다. 이때, 층간 절연막(IF1) 중 평면에서 볼 때 소스 드레인 방향으로 신장하는 홈부(GT) 내의 중심선에 대해서 제1 방향으로 어긋난 위치에, 게이트 전극(GE)에 접속하는 컨택트홀(도시 생략)을 형성한다.
다음으로, 층간 절연막(IF1) 위 및 컨택트홀 내에, 금속을 형성한다. 그 금속은, 예를 들면 Al을 포함하고 있다. 다음으로, 그 금속을 선택적으로 제거함으로써, 비아(VA)[컨택트(GC)] 및 배선(IC1)을, 일체적으로 형성한다.
이때, 도 4와 같이, 층간 절연막(IF1) 중 평면에서 볼 때 소스 드레인 방향으로 신장하는 홈부(GT) 내의 중심선에 대해서 소스 드레인 방향에 수직인 제1 방향으로 어긋난 위치에서, 또한, 평면에서 볼 때 홈부(GT) 내에 배치되도록, 게이트 전극(GE)에 접하는 컨택트(GC)를 형성한다. 이에 의해, 컨택트(GC)의 중심을 게이트 전극(GE)의 오목부로부터 어긋나게 하여 형성한다(이상, 컨택트 형성 공정).
또한, 상기 컨택트 형성 공정은, 다마신법에 의해 행해도 좋다. 또한, 배선(IC1)에 대해서도 다마신법에 의해 형성해도 좋다.
또한, 층간 절연층(IF1) 및 배선(IC1) 위에, 복수의 배선층을 형성하고, 다층 배선 구조를 형성해도 좋다. 다층 배선 구조의 최상층에, 예를 들면 전극 패드(EP), 범프 전극(도시 생략) 또는 Cu 필러(도시 생략)를 형성해도 좋다.
이상에 의해, 제1 실시 형태에 따른 반도체 장치(SD)를 형성할 수 있다.
다음으로, 제1 실시 형태의 효과에 대해서 설명한다.
우선, 홈부(GT)의 내부에 게이트 전극(GE)이 설치된 트랜지스터의 구조에 있어서의 과제에 대해서 설명한다. 첫번째의 과제로서, 게이트 전극(GE)의 오목부 위에 컨택트(GC)가 배치되었을 때, 2개의 원인에 의해, 컨택트 저항이 상승할 가능성이 있다.
우선 제1 원인으로서는 게이트 전극(GE)의 오목부 부근의 저항이 높을 가능성이 있다. 이와 같은 오목부에 컨택트(GC)가 배치되었을 때, 게이트 전극(GE)의 오목부와 컨택트(GC) 사이에 미소한 공동이 형성되어 버릴 가능성이 있다. 이 공동에 의해, 건전한 오믹 접속이 불가능할 경우가 있다. 이와 같은 제1 원인에 의해, 컨택트 저항이 상승할 가능성이 있다. 또한, 공동 내에 성막 중의 가스가 잔존함으로써, 제조 후에 불량을 발생시킬 가능성도 있다.
제2 원인으로서, 오목부에 의해, 컨택트(GC)의 애스펙트비가 상승하는 것이 생각된다.
도 23은, 컨택트(GC)의 애스펙트비와 컨택트 저항의 관계를 나타낸 도면이다. 도 23에 있어서, 컨택트(GC)의 애스펙트비란, 컨택트(GC)의 직경에 대한 컨택트(GC)의 높이의 비율(높이/직경)이다. 컨택트(GC)의 높이는, 층간 절연막(IF1)의 두께에 상당한다.
도 23과 같이, 컨택트(GC)의 애스펙트비가 상승함에 따라서, 컨택트 저항이 변동될 경향이 있다. 컨택트(GC)의 애스펙트비가 소정의 값 미만일 때, 컨택트 저항은 소정의 범위 내의 값이 된다. 한편, 컨택트(GC)의 애스펙트비가 소정의 값 이상일 때, 컨택트 저항이 높은 값으로 크게 변동된다.
게이트 전극(GE)의 상단에 오목부가 형성되어 있을 때, 오목부 위의 층간 절연막(IF1)은 오목부의 깊이 분만큼 두껍게 형성되는 것에 상당한다. 컨택트(GC)가 그 오목부 위에 배치되었을 때, 실질적으로 컨택트(GC)의 애스펙트비가 높게 된다. 이때, 도 23에서 도시한 바와 같이, 컨택트 저항이 높은 값으로 변동될 가능성이 있다.
이상과 같은 2개의 원인에 의해, 게이트 전극(GE)의 오목부 위에 컨택트(GC)가 배치되었을 때, 컨택트 저항이 상승할 가능성이 있다.
또한 두번째의 과제로서, 미스 얼라인먼트에 의해 컨택트(GC)가 홈부(GT)보다도 비어져 나온 경우, 반도체층(SL) 중 홈부(GT)의 단부 부근에 컨택트(GC)가 접근함으로써, 전계가 집중될 가능성이 있다. 이 경우, 반도체 장치(SD)의 내압이 낮게 되어 버린다.
이에 대해서, 제1 실시 형태에 따르면, 게이트 전극(GE)에 접속되는 컨택트(GC)는, 평면에서 볼 때 소스 드레인 방향으로 신장하는 홈부(GT) 내의 중심선에 대해서 소스 드레인 방향에 수직인 제1 방향으로 어긋나게 배치되어 있다. 즉, 상기한 바와 같은 게이트 전극(GE)의 오목부를 피하도록 컨택트(GC)가 접속되어 있다. 이에 의해, 컨택트 저항의 상승을 억제할 수 있다.
또한, 컨택트(GC)는, 제1 방향으로 어긋나게 배치됨과 함께, 평면에서 볼 때 홈부(GT) 내에 형성되어 있다. 바꿔 말하면, 컨택트(GC)도, 홈부(GT)의 외측으로 비어져 나오지 않는다. 따라서, 반도체층(SL) 중 홈부(GT)의 단부 부근에 전계가 집중되는 것을 억제할 수 있다.
이상에 의해, 제1 실시 형태에 따르면, 컨택트 저항의 상승을 억제하는 것과, 홈부(GT)의 단부 부근의 내압을 향상시키는 것을 양립할 수 있다.
다음으로, 도 24를 이용하여, 비교예와 대비하면서, 제1 실시 형태의 바람직한 형태에 대해서 설명한다. 도 24는, 제1 실시 형태의 바람직한 형태를 설명하기 위한 단면도이다. 도 24는, 각각 도 3의 (c)에 상당하는 부분을 확대한 단면도이다. 도 24의 (a)는 비교예 1, 도 24의 (b)는 비교예 2, 도 24의 (c)는 비교예 3, 또한 도 24의 (d)는, 제1 실시 형태의 바람직한 형태를 나타내고 있다.
여기서, 게이트 전극(GE)의 상단에 형성되는 오목부의 형상은, 홈부(GT)의 폭에 의존한다. 홈부(GT)의 폭은 넓어짐에 따라서, 게이트 전극(GE)의 오목부는 깊어지는 경향이 있다.
도 24의 (a)의 비교예 1에서는, 홈부(GT)가 상단으로부터 하단까지 원하는 폭(예를 들면 일정한 폭)으로 형성되어 있다. 한편, 컨택트(GC)가, 홈부(GT) 내의 중심선으로부터 어긋나게 배치되어 있다. 이 비교예 1에서는 미스 얼라인먼트에 의해, 컨택트(GC)가 홈부(GT)의 외측으로 비어져 나올 가능성이 있다. 이 경우, 상술한 바와 같이, 컨택트(GC)가 반도체층(SL) 중 홈부(GT)의 단부 부근에 접근함으로써 전계가 집중될 가능성이 있다.
도 24의 (b)의 비교예 2에서는 게이트 전극(GE)의 오목부가 얕아지도록, 홈부(GT)가 상단으로부터 하단까지 원하는 좁은 폭으로 형성되어 있다. 컨택트(GC)는 홈부(GT) 내의 중심선 위에 배치되어 있다. 이 비교예 2의 경우라도, 비교예 1과 마찬가지로, 컨택트(GC)가 홈부(GT)의 외측으로 비어져 나올 가능성이 있다. 또한, 비교예 2에서는 게이트 전극(GE)의 오목부가 잔존하는 경우가 있으므로, 상기한 컨택트 저항이 상승할 가능성이 있다.
도 24의 (c)의 비교예 3에서는, 미스 얼라인먼트가 있었던 경우라도 컨택트(GC)가 홈부(GT)의 외측으로 비어져 나오는 일이 없도록, 홈부(GT)가 상단으로부터 하단까지 원하는 넓은 폭(예를 들면 일정한 폭)으로 형성되어 있다. 또한, 도 24의 (c)는, 미스 얼라인먼트가 일어났을 경우를 나타내고 있다. 비교예 3에서는, 홈 폭(GT)이 넓으므로, 게이트 전극(GE)의 오목부가 깊게 형성될 가능성이 있다. 이 경우, 실질적으로 컨택트(GC)의 애스펙트비가 높게 된다. 따라서, 도 23에서 도시한 바와 같이, 비교예 3에서는, 컨택트 저항이 높은 값으로 변동될 가능성이 있다.
도 24의 (d)는, 제1 실시 형태의 바람직한 형태를 나타내고 있다. 이 경우, 게이트 전극(GE) 중 제1 방향의 상단 폭은, 하단 폭보다도 넓다. 이에 의해, 제1 실시 형태에 있어서, 컨택트(GC)가 홈부(GT)의 중심선으로부터 어긋나게 배치되어 있어도, 컨택트(GC)가 게이트 전극(GE)보다도 외측으로 비어져 나오는 것을 억제할 수 있다. 따라서, 제1 실시 형태의 바람직한 형태에서는, 안정적으로 컨택트(GC)를 게이트 전극(GE)에 접속할 수 있다.
(제2 실시 형태)
도 25는, 제2 실시 형태에 따른 반도체 장치(SD)의 구성을 도시하는 사시도이다. 제2 실시 형태는 게이트 전극(GE)에 접속되어 있는 배선(IC1)의 배치가 다른 점을 제외하고, 제1 실시 형태와 마찬가지이다. 이하, 상세를 설명한다.
도 25와 같이, 게이트 전극(GE)에 접속되어 있는 배선(IC1)은, 소스 영역(SR)으로부터 드레인 영역(DR)을 향하는 소스 드레인 방향(Y방향)을 향해서 설치되어 있어도 좋다. 바꿔 말하면, 배선(IC1)은 홈부(GT)의 긴 변 방향으로 평행한 방향으로 연장되어 설치되어 있다.
또한, 게이트 전극(GE)에 접속되어 있는 배선(IC1)은, 평면에서 볼 때 채널 영역과 겹치는 위치에서 이격되어 있다. 제2 실시 형태에 있어서, 그 배선(IC1) 중 평면에서 볼 때 채널 영역과 겹치는 면적은, 제1 실시 형태보다도 작다.
또한, 제2 실시 형태에서는, 소스 영역(SR) 및 드레인 영역(DR)은, 도시되어 있지 않은 영역에 형성된 비아(도시 생략)를 통해서, 배선(IC1)보다 상방에 위치하는 배선(도시 생략)에 접속되어 있다.
제2 실시 형태에 따르면, 제1 실시 형태와 마찬가지의 효과를 얻을 수 있다.
여기서, 게이트 전극(GE)에 접속되어 있는 배선(IC1)이 평면에서 볼 때 채널 영역과 겹치는 위치 위에 설치되어 있는 경우, 채널 영역의 전계가 영향을 받을 가능성이 있다. 예를 들면, 게이트 전극(GE)이 홈부(GT)의 사이를 덮고 있는 경우와 마찬가지로, 홈부(GT)의 상단 부근에 전계가 집중될 가능성이 있다.
이에 대해서, 제2 실시 형태에 따르면, 게이트 전극(GE)에 접속되어 있는 배선(IC1)이 홈부(GT)의 긴 변 방향으로 평행한 방향으로 연장되어 설치되어 있다. 이에 의해, 배선(IC1)의 전위에 의해, 채널 영역의 전계가 영향을 받는 것을 억제할 수 있다.
(제3 실시 형태)
도 26은, 제3 실시 형태에 따른 반도체 장치(SD)의 구성을 도시하는 단면도이다. 제3 실시 형태는, 홈부(GT)가 형성되어 있지 않은 통상적인 FET가 동일한 반도체층(SL)에 형성되어 있는 점을 제외하고, 제1 실시 형태와 마찬가지이다. 이하, 상세를 설명한다.
도 26은, 도 3의 (b)의 단면을 다른 영역까지 도시한 도면이다. 도 26에 있어서, 좌측의 트랜지스터가 제1 실시 형태와 마찬가지의 제1 트랜지스터이다. 제1 트랜지스터는, 제1 실시 형태와 마찬가지로, P형의 제1 소스 영역(SR), 제1 드레인 영역(DR), P형의 소스 오프셋 영역(SOS)과 드레인 오프셋 영역(DOS) 및 홈부(GT)에 형성된 제1 게이트 절연막(GI)과 제1 게이트 전극(GE)을 구비하고 있다.
제1 트랜지스터의 외측에는, N형의 백 게이트 영역(BG)이 형성되어 있다. N형의 백 게이트 영역(BG)의 하방에는, N형의 딥 웰 영역(DWL)이 형성되어 있다.
도 26에 있어서, 제2 트랜지스터는, 제1 트랜지스터와 동일한 반도체층(SL)에 형성되어 있고, 평면에서 볼 때 제1 트랜지스터와 다른 위치에 형성되어 있다. 제2 트랜지스터는, 예를 들면 홈부(GT)가 형성되어 있지 않은 통상적인 MISFET(Metal Insulator Semiconductor FET) 구조이다.
통상적인 FET인 제2 트랜지스터는, 복수 형성되어 있어도 좋다. 여기서는, 제2 트랜지스터로서, 예를 들면 N채널형의 FET와 P채널형의 FET가 설치되어 있다. 예를 들면, 제1 트랜지스터에 인접하여, N채널형의 FET인 제2 트랜지스터가 설치되어 있다. 또한, N채널형의 FET에 인접하여, P채널형의 FET인 제2 트랜지스터가 설치되어 있다.
도면 중 우측에 위치하는 P채널형의 FET인 제2 트랜지스터는, P형의 제2 소스 영역(SR1)과 제2 드레인 영역(DR1), 제2 게이트 절연막(부호 도시 생략), 제2 게이트 전극(GE1)을 구비하고 있다. P형의 제2 소스 영역(SR1) 및 제2 드레인 영역(DR1)은, 반도체층(SL)에 서로 이격되어 형성되어 있다. P형의 제2 소스 영역(SR1) 및 제2 드레인 영역(DR1)에 인접하여, 익스텐션 영역(도시 생략)이 형성되고 있어도 좋다.
제2 게이트 절연막은, P형의 제2 소스 영역(SR1) 및 제2 드레인 영역(DR1)에 끼워진 위치 위에 형성되어 있다. 또한, 제2 게이트 전극(GE1)은, 제2 게이트 절연막 위에 형성되어 있다. 제2 게이트 전극(GE1)의 측벽에는, 측벽 절연막(SW)이 형성되어 있다.
여기서, 제2 트랜지스터의 제2 소스 영역(SR1) 및 제2 드레인 영역(DR1)은, 제1 트랜지스터의 제1 소스 영역(SR) 및 제2 드레인 영역(DR)과 동일한 불순물이 도입되어 있다. P형 불순물은, 예를 들면, B(붕소)이다. 이에 의해, 제조 공정을 간략화할 수 있다.
N채널형의 FET인 제2 트랜지스터는, P채널형의 FET와 마찬가지로 하여, N형의 제2 소스 영역(SR2)과 제2 드레인 영역(DR2), 제2 게이트 절연막(부호 도시 생략), 제2 게이트 전극(GE2)을 구비하고 있다.
그 밖에, 도 26과 같이, 소자 분리 영역으로서, 이하와 같은 구성이 형성되어 있다.
소자 분리용 홈부(DIT)는, 제1 트랜지스터와 제2 트랜지스터 사이에 형성되어 있다. 소자 분리용 홈부(DIT)는, 제1 트랜지스터에 형성된 홈부(GT)와 동일한 깊이로 형성되어 있다. 또한, 제2 트랜지스터 중 P채널형(FET)과 N채널형(FET) 사이에는, 그 소자 분리용 홈부(DIT)는, 형성되어 있지 않아도 좋다.
트렌치 절연막(부호 도시 생략)은, 소자 분리용 홈부(DIT)의 측면 및 저면을 덮고 있다. 트렌치 절연막(부호 도시 생략)은, 게이트 절연막(GI)과 동일한 재료에 의해 형성되어 있다. 여기서는, 예를 들면, 트렌치 절연막은, 실리콘의 열산화막이다.
트렌치 매립막(부호 도시 생략)은, 평면에서 볼 때 소자 분리용 홈부(DIT) 내에만 형성되어 있다. 트렌치 매립막은, 트렌치 절연막에 접하고, 게이트 전극(GE)과 동일한 도전성 재료에 의해 형성되어 있다.
이상과 같이, 홈부(GT), 게이트 절연막(GI) 및 게이트 전극(GE)과 동일한 구성에 의해, 소자 분리 영역을 형성할 수 있다.
또한, 소자 분리용 홈부(DIT) 위에는, 제2 트랜지스터 중 제2 게이트 절연막 및 제2 게이트 전극(GE1)과 동일한 재료에 의해, 마스크층(MPS)이 형성되어 있어도 좋다. 이 경우, 마스크층(MPS)의 측벽에는, 제2 트랜지스터와 동일한 측벽 절연막이 형성되어 있는 것이 바람직하다.
또한, 도 26과 같이, 반도체층(SL) 위에는, 예를 들면 다층 배선층이 형성되어 있다. 반도체층(SL) 위에는, 층간 절연막(IF1)이 형성되어 있다. 층간 절연막(IF1)에는, 제1 트랜지스터 및 제2 트랜지스터에 접속하는 비아(VA1)가 설치되어 있다. 또한, 비아(VA1) 중 게이트 전극(GE)에 접속되어 있는 컨택트(GC)는, 제1 실시 형태와 마찬가지로, 홈부(GT) 내의 중심선으로부터 제1 방향으로 어긋나게 배치되어 있다. 또한, 층간 절연막(IF1) 위에는, 배선(IC1)이 설치되어 있다.
또한, 층간 절연막(IF1) 위에는, 복수의 층간 절연막(IF2, IF3 및 IF4)이 형성되어 있다. 각각의 층간 절연막에는, 비아(VA2), 배선(IC2), 비아(VA3) 및 배선(IC3)이 설치되어 있다. 상기한 비아의 측면과 저면 및 배선의 저면 및 상면에는 배리어 메탈층(BM)이 형성되어 있어도 좋다.
또한, 층간 절연막(IF4) 위에는, 보호층(CPL)이 형성되어 있다. 보호층(CPL)은, 예를 들면 SiON이다.
층간 절연막(IF4) 및 보호층(CPL)에는, 개구가 형성되어 있다. 개구에는, 배선(IC3)이 노출되어 있다. 이에 의해, 배선(IC3)의 일부에 전극 패드(EP)가 형성되어 있다. 또한, 전극 패드(EP) 위에, 언더 범프 메탈막(도시 생략) 및 범프 전극(도시 생략)이 또한 형성되어 있어도 좋다.
다음으로, 도 27을 이용하여, 제3 실시 형태에 따른 반도체 장치(SD)에 있어서의 회로에 대해서 설명한다. 도 27은, 제1 실시 형태에 따른 반도체 장치(SD)의 일례를 나타낸 회로도이다.
제3 실시 형태에 따른 반도체 장치(SD)는, 예를 들면, PDP(Prasma Dispray Pannel)의 데이터 드라이버(IC)이다. PDP의 데이터 드라이버(IC)는, PDP 패널의 표시 데이터에 따른 데이터 펄스를 출력하는 기능을 갖고 있다. 구체적으로는, 반도체 장치(SD)는, 예를 들면, PDP의 데이터 드라이버(IC) 중, 적어도 전하 회수용의 트랜지스터(TR1)를 포함하고 있다.
도 27과 같이, 반도체 장치(SD)는, 예를 들면, 전하 회수용의 컨덴서(C1), 전하 회수용의 트랜지스터(TR1), 출력용의 트랜지스터(TR2, TR3) 및 표시 셀(C2)을 구비하고 있다.
여기서, 트랜지스터(TR1)는, 도 26에 있어서의 홈부(GT)를 갖는 제1 트랜지스터이다. 이와 같이, 트랜지스터(TR1)가 상기한 FET의 구조를 갖고 있음으로써, 전류 능력을 향상시킴과 함께, 내압을 향상시킬 수 있다.
컨덴서(C1)의 일단은 접지되어 있고, 타단은 트랜지스터(TR1)에 접속되어 있다. 트랜지스터(TR1)의 타단은, 트랜지스터(TR2) 및 트랜지스터(TR3) 사이에 접속되어 있다.
상술한 바와 같이 고내압의 트랜지스터(TR1)가 제1 트랜지스터인 한편, 트랜지스터(TR2) 또는 트랜지스터(TR3), 그 밖의 로직 회로에 있어서의 트랜지스터(도시 생략)는, 예를 들면 홈부(GT)가 형성되어 있지 않은 제2 트랜지스터이다.
또한, 트랜지스터(TR2, TR3), 그 밖의 로직 회로에 있어서의 트랜지스터는, 인가되는 전압에 따라서, LDD(Lightly Doped Drain) 구조이어도 좋다.
트랜지스터(TR2, TR3)는, 트랜지스터(TR1)와 동일한 반도체층(SL)에 형성되어 있고, 평면에서 볼 때 트랜지스터(TR1)와 다른 위치에 형성되어 있다. 이와 같이, 홈부(GT)를 갖는 트랜지스터(TR1)와, 로직 회로에 이용되는 통상적인 트랜지스터를 동일 기판 내에 병설함으로써, 회로 면적을 축소화할 수 있다.
또한, 도 27과 같이, 트랜지스터(TR2) 및 트랜지스터(TR3)는 직렬로 접속되어 있다. 트랜지스터(TR2)의 일단은 전원 전압(Vdd2)에 접속되어 있고, 타단은 트랜지스터(TR3)에 접속되어 있다. 트랜지스터(TR3)의 타단은 접지되어 있다. 트랜지스터(TR2) 및 트랜지스터(TR3) 사이에는 출력 단자(OUT)가 설치되고, 표시 셀(C2)에 접속되어 있다.
트랜지스터(TR1)는, 표시 셀(C2)의 전하를 회수하는 쌍방향 스위치로서 기능한다. 이 트랜지스터(TR1)의 ON/OFF를 제어함으로써, PDP의 표시 셀(C2)에 충전된 전하를 컨덴서(C1)에 회수한다. 이에 의해, 비발광시에 표시 셀(C2)에 축적된 전하를 회수하고, 차회의 발광시에 그 전하를 재이용할 수 있다.
또한, PDP의 표시 화소에 대해서 안정된 기입을 행하므로, 높은 전압(Vdd2)이 필요해진다. Vdd2는, 예를 들면 10V 이상 60V 이하이다. 이 때문에, 트랜지스터(TR1)가 홈부(GT)를 갖는 제1 트랜지스터인 것은 특히 유효하다.
제3 실시 형태에 따른 반도체 장치(SD)가 상술한 바와 같이 PDP의 데이터 드라이버(IC)인 경우, 반도체 장치(SD)는, 이하와 같은 구성을 더 갖고 있어도 좋다. 반도체 기판(SUB)은, 복수의 반도체 칩으로 분할되어 있다. 반도체 칩은, 테이프 형상의 플렉시블 배선 기판(도시 생략) 위에 실장되어 있다. 반도체 칩의 범프 전극은, 플렉시블 기판의 배선에 접속되어 있다. 또한, 반도체 칩은 밀봉 수지에 의해 밀봉되어 있다. 그 반도체 장치(SD)는, 이와 같이, 소위 TCP(Tape Carrier Package)이어도 좋다. 또한, PDP의 글래스 기판에 설치된 배선과 프린트 기판의 배선은, 이방 도전 필름을 통해서 접속되어 있어도 좋다.
다음으로, 도 28 내지 도 42를 이용하여, 제3 실시 형태에 따른 반도체 장치(SD)의 제조 방법에 대해서 설명한다. 도 28 내지 도 42는, 제3 실시 형태에 따른 반도체 장치(SD)의 제조 방법을 설명하기 위한 단면도이다. 제3 실시 형태에 따른 반도체 장치(SD)의 제조 방법은, 이하의 점을 제외하고, 제1 실시 형태와 마찬가지이다.
우선, 도 28에 있어서, 제1 실시 형태와 마찬가지로 하여, 반도체 기판(SUB)에 대해서, 선택적으로 N형의 불순물을 도입하여, N형의 매립 영역(BR)을 형성한다. 이때, 소자 분리 영역 등의 매립 영역(BR)을 필요로 하지 않는 영역에는, 매립 영역(BR)을 형성하지 않아도 좋다.
다음으로, 도 28과 같이, 반도체 기판(SUB) 위에, 반도체층(SL)을 에피택셜 성장시킨다. 다음으로, 반도체층(SL) 중 제1 트랜지스터의 영역에, P형의 불순물을 주입하여, 소스 오프셋 영역(SOS) 및 드레인 오프셋 영역(DOS)을 형성한다. 다음으로, 반도체층(SL) 중 제1 트랜지스터를 둘러싸는 영역에, N형의 불순물을 주입하여, 딥 웰 영역(DWL)을 형성한다. 다음으로, 도 28과 같이, 반도체 기판에, 필드 절연막(FIF)을 형성한다.
다음으로, 도 29와 같이, 반도체층(SL) 위 및 필드 절연막(FIF) 위에, 개구를 갖는 마스크층(ML1) 및 마스크층(ML2)을 형성한다. 다음으로, 예를 들면, RIE법에 의해, 그 마스크층(ML1) 및 마스크층(ML2)을 마스크로서, 홈부(GT)를 형성한다.
상기 홈부 형성 공정에 있어서, 제1 트랜지스터와 제2 트랜지스터 사이에, 홈부(GT)와 동일한 깊이를 갖는 소자 분리용 홈부(DIT)를 형성한다.
다음으로, 제1 실시 형태와 마찬가지로 하여, 홈부(GT) 중 필드 절연막(FIF)의 개구 폭을, 홈부(GT) 중 반도체층(SL)의 상단 폭보다도 넓힌다. 다음으로, 홈부(GT)의 측면 및 저면에 게이트 절연막(GI)을 형성한다.
이때, 소자 분리용 홈부(DIT)의 측면 및 저면에, 게이트 절연막(GI)과 동일한 재료에 의해 트렌치 절연막(부호 도시 생략)을 형성한다.
다음으로, 마스크층(ML2) 및 마스크층(ML1)을 제거한다.
다음으로, 도 30과 같이, 반도체층(SL) 위 및 홈부(GT) 내 중 게이트 절연막(GI)에 접하도록 도전성 재료(CM)를 형성한다. 다음으로, 예를 들면 드라이 에칭에 의해, 도전성 재료(CM)의 표층을 제거한다. 이에 의해, 홈부(GT) 내에만 게이트 전극(GE)을 형성한다.
이때, 평면에서 볼 때 소자 분리용 홈부(DIT) 내에도, 트렌치 절연막에 접하도록, 게이트 전극(GE)과 동일한 도전성 재료(CM)에 의해 트렌치 매립막을 형성한다.
다음으로, 도 31과 같이, 반도체층(SL) 중, 백 게이트 영역(BG)이 되는 영역 및 제2 트랜지스터 중 P채널형(FET)의 영역에, 각각, N형 불순물을 주입하여, N형 웰 영역(WL2)을 형성한다. 또한, N형 웰 영역(WL2)의 깊이는, 딥 웰 영역(DWL)보다도 얕다. 또한, N형 웰 영역(WL2)의 N형 불순물 농도는, 딥 웰 영역(DWL)보다도 높다.
다음으로, 도 32와 같이, 반도체층(SL) 중, 소스 오프셋 영역(SOS) 및 드레인 오프셋 영역(DOS)과 겹치는 영역, 및 제2 트랜지스터 중 N채널형(FET)의 영역에, 각각, P형 불순물을 주입하여, P형 웰 영역(WL1)을 형성한다. 또한, P형 웰 영역(WL1)의 깊이는, 소스 오프셋 영역(SOS) 및 드레인 오프셋 영역(DOS)보다도 얕다. 또한, P형 웰 영역(WL1)의 P형 불순물 농도는, 소스 오프셋 영역(SOS) 및 드레인 오프셋 영역(DOS)보다도 높다. 또한, P형 웰 영역(WL1)과 마찬가지의 방법에 의해, N형 웰 영역(WL2)을 형성한다.
다음으로, 도 33과 같이, 게이트 전극 형성 공정 후에, 반도체층(SL) 위 중 평면에서 볼 때 홈부(GT)와 다른 영역에, 제2 트랜지스터의 제2 게이트 절연막(부호 도시 생략)을 형성한다. 다음으로, 제2 게이트 절연막 위에 제2 게이트 전극(GE1 및 GE2)을 형성한다.
이때, 상기한 소자 분리용 홈부(DIT) 위에도, 제2 게이트 절연막 및 제2 게이트 전극과 동일한 재료에 의해, 마스크층(MPS)을 형성한다.
다음으로, 도 34와 같이, 제2 게이트 절연막 및 제2 게이트 전극(GE1 및 GE2)의 측벽에, 측벽 절연막(부호 도시 생략)을 형성한다. 이때, 상기한 마스크층(MPS)의 측벽에도 측벽 절연막을 형성한다.
또한, 도 34와 같이, 제1 트랜지스터를 둘러싸는 N형 웰 영역(WL2) 내, 및 제2 트랜지스터 중 N채널형(FET)의 영역에, N형 불순물을 주입하여, N형의 백 게이트 영역(BG) 및 제2 소스 영역(SR2)과 제2 드레인 영역(DR2)을 형성한다. 또한, 이들 영역의 깊이는, N형 웰 영역(WL2)보다도 얕다. 또한, 이들 영역의 P형 불순물 농도는, N형 웰 영역(WL2)보다도 높다.
다음으로, 제1 트랜지스터 및 제2 트랜지스터 중 P채널형(FET)의 영역에, P형 불순물을 주입하여, P형의 제1 소스 영역(SR)과 제1 드레인 영역(DR), 및 제2 소스 영역(SR1)과 제2 드레인 영역(DR1)을 형성한다. 또한, 이들 영역의 깊이는, P형 웰 영역(WL1)보다도 얕다. 또한, 이들 영역의 P형 불순물 농도는, P형 웰 영역(WL1)보다도 높다.
이와 같이, 제1 소스 영역(SR) 및 제1 드레인 영역(DR)을 형성함과 동시에, 제2 게이트 절연막 및 제2 게이트 전극(GE)을 마스크로 하여, 동일한 불순물을 도입함으로써, 제2 소스 영역(SR1) 및 제2 드레인 영역(DR2)을 형성한다.
다음으로, 도 35와 같이, 반도체층(SL) 위에, 층간 절연막(IF1)을 형성한다. 다음으로, 층간 절연막(IF1) 위에 포토레지스트층(PR)을 형성한다. 다음으로, 노광 및 현상에 의해 포토레지스트층(PR)을 선택적으로 제거한다. 다음으로, 포토레지스트층(PR)을 마스크로서, 층간 절연막(IF1)에 비아 홀(VH)을 형성한다. 다음으로, 포토레지스트층(PR)을 애싱한다.
다음으로, 도 36과 같이, 층간 절연막(IF1) 위 및 비아 홀(VH) 내에, 금속막(CM)을 형성한다. 다음으로, 금속막(CM) 위에, 포토레지스트층(PR)을 형성한다. 다음으로, 포토레지스트층(PR)을 선택적으로 제거한다.
다음으로, 포토레지스트층(PR)을 제거하여, 배선(IC1) 및 비아(VA)를 형성한다.
다음으로, 도 37 내지 도 40에 있어서, 도 35 및 도 36과 마찬가지의 공정을 반복한다. 이에 의해, 다층 배선층을 형성한다.
다음으로, 도 41과 같이, 층간 절연막(IF3) 및 배선(IC3) 위에, 층간 절연막(IF4) 및 보호층(CPL)을 형성한다. 다음으로, 보호층(CPL) 위에, 포토레지스트층(PR)을 형성한다. 다음으로, 포토레지스트층(PR)을 선택적으로 제거한다.
다음으로, 도 42와 같이, 포토레지스트층(PR)을 마스크로서, 층간 절연막(IF4) 및 보호층(CPL)을 제거하여, 배선(IC3)의 일부를 노출시킨다. 이에 의해, 배선(IC3)의 일부에 전극 패드(EP)를 형성한다.
이상에 의해, 제3 실시 형태에 따른 반도체 장치(SD)를 얻는다.
또한, 예를 들면, 반도체 장치(SD)에 대해서, 이하와 같이 하여 TCP를 형성해도 좋다. 전극 패드(EP) 위에, 언더 범프 메탈막(도시 생략)을 형성한다. 다음으로, 언더 범프 메탈막 위에 범프 전극(도시 생략)을 형성한다. 다음으로, 반도체 기판(SUB)을 다이싱하여, 반도체 칩으로 분할한다. 반도체 칩을, 예를 들면 테이프 형상의 플렉시블 배선 기판(도시 생략) 위에 실장한다. 이때 반도체 칩의 범프 전극을, 플렉시블 기판의 배선에 접속한다. 또한, 반도체 칩을 밀봉 수지에 의해 밀봉한다.
제3 실시 형태에 따르면, 제1 실시 형태와 마찬가지의 효과를 얻을 수 있다. 또한, 제3 실시 형태에 따르면, 홈부(GT)를 갖는 제1 트랜지스터와, 통상적인 제2 트랜지스터를 동일 기판 내에 병설할 수 있다. 이에 의해, 회로 면적을 축소화할 수 있다.
또한, 제3 실시 형태에 따른 제조 방법에 따르면, 제1 소스 영역(SR) 및 제1 드레인 영역(DR)을 형성함과 동시에, 동일한 불순물을 도입함으로써, 제2 소스 영역(SR1) 및 제2 드레인 영역(DR2)을 형성한다. 이에 의해, 제조 공정을 간략화할 수 있다.
(제4 실시 형태)
도 43 및 도 44는, 제4 실시 형태에 따른 컨택트의 구성을 도시하는 평면도이다. 제4 실시 형태는, 컨택트(GC)의 배치 또는 형상이 다른 점을 제외하고, 제1 실시 형태와 마찬가지이다. 이하, 상세를 설명한다.
도 43의 (a) 내지 도 44의 (b)는, 제1 실시 형태의 컨택트(GC)의 배치 또는 형상을 변형한 것이다.
도 43의 (a)와 같이, 컨택트(GC)는, 평면에서 볼 때 소스 드레인 방향으로 신장하는 홈부(GT) 내의 중심선에 대해서 소스 드레인 방향에 수직인 제1 방향으로 어긋나게 배치되어 있어도 좋다. 이 경우에는, 컨택트(GC)는, 제1 방향으로만 어긋나게 배치되어 있다. 예를 들면, 컨택트(GC)의 미스 얼라인먼트가 제1 방향과 반대의 제2 방향으로 생기는 확률이 높을 경우 등에 유효하다.
도 43의 (b)와 같이, 컨택트(GC)는, 제1 방향으로 어긋나게 배치되어 인접하는 제1 컨택트(GC1)와, 제2 방향으로 어긋나게 배치되어 인접하는 제2 컨택트(GC2)를 구비하고 있어도 좋다. 제1 컨택트(GC1) 및 제2 컨택트(GC2)는, 홈부(GT) 내의 중심선에 대해서 동일한 거리(dGC)만큼 어긋나게 배치되어 있다. 제1 컨택트(GC1) 또는 제2 컨택트(GC2)는, 각각 복수개 인접하고 있어도 좋다.
도 44의 (a)와 같이, 제1 컨택트(GC1) 및 제2 컨택트(GC2)가 배치되는 간격은, 등간격이 아니어도 좋다. 제1 컨택트(GC1)와, 제1 컨택트(GC1)에 인접하는 한쪽의 제2 컨택트(GC2)의 거리는, 다른 쪽의 제2 컨택트(GC2)와의 거리보다도 길다.
도 44의 (b)와 같이, 컨택트(GC)의 형상은, 원형으로만 한정되지 않고, 타원형, 또는 라인 형상이어도 좋다. 또한, 이들의 컨택트(GC)가 제1 방향 및 제2 방향으로 어긋나게 배치되어 있어도 좋다. 또한, 컨택트(GC)의 형상은, 반도체 기판(SUB) 내에서 상이해도 좋다.
제4 실시 형태에 따르면, 제1 실시 형태와 마찬가지의 효과를 얻을 수 있다. 제4 실시 형태에 따르면, 컨택트(GC)의 미스 얼라인먼트의 방향 등에 따라서, 컨택트(GC)의 배치를 변경할 수 있다. 또한, 반도체 기판(SUB) 내에서, 각각의 게이트 전극(GE)의 위치에 따라서, 컨택트(GC)를 다른 배치로 형성해도 좋다.
(제5 실시 형태)
도 45는, 제5 실시 형태에 따른 컨택트의 구성을 도시하는 평면도이다. 제5 실시 형태는 게이트 전극(GE)이 홈부(GT)의 외측으로 비어져 나오고 있는 점을 제외하고, 제1 실시 형태와 마찬가지이다. 이하, 상세를 설명한다.
도 45와 같이, 게이트 전극(GE)이 평면에서 볼 때 홈부(GT)의 외측으로 비어져 나오고 있어도 좋다. 예를 들면 게이트 전극(GE) 중 적어도 일부가 홈부(GT)의 외측으로 비어져 나오고 있는 구조가 되어 있어도 좋다. 이 경우에서도, 적어도 게이트 전극(GE)과 컨택트(GC)의 컨택트 저항을 저감하는 효과를 얻을 수 있다.
이상의 실시 형태에 있어서, 「제1 도전형」은 P형이고, 「제2 도전형」은 N형인 경우를 설명하였다. 그러나, 각 실시 형태는, 이 경우에 한정되는 것이 아니라, 반대의 도전형의 배치이어도 좋다. 즉, 「제1 도전형」은 N형이고, 「제2 도전형」은 P형이어도 좋다.
이상의 실시 형태에 있어서, 게이트 전극(GE)이 폴리실리콘인 경우를 설명하였다. 그러나, 게이트 전극(GE)은, 금속 또는 금속 실리사이드이어도 좋다. 또한, 게이트 절연막(GI)이 열산화 실리콘인 경우를 설명하였지만, 그 밖의 절연막이어도 좋다. 또한, 이상의 실시 형태에 있어서, 매립 영역(BR)은 없어도 좋다.
이상, 본 발명자에 의해 이루어진 발명을 실시 형태에 기초하여 구체적으로 설명하였지만, 본 발명은 상기 실시 형태에 한정되는 것이 아니라, 그 요지를 일탈하지 않는 범위에서 다양하게 변경 가능한 것은 물론이다.
또한, 이상의 실시 형태에는, 하기에 나타내는 발명도 개시되어 있다.
(부기 1) 반도체층과, 상기 반도체층에 서로 이격되어 형성된 제1 도전형의 소스 영역 및 드레인 영역과, 상기 반도체층 중 상기 소스 영역에 접하여, 상기 소스 영역 및 상기 드레인 영역보다도 저농도로 형성된 제1 도전형의 소스 오프셋 영역과, 상기 반도체층 중 상기 드레인 영역에 접하여, 상기 소스 오프셋 영역으로부터 이격되어 배치되고, 상기 소스 영역 및 상기 드레인 영역보다도 저농도로 형성된 제1 도전형의 드레인 오프셋 영역과, 상기 반도체층 중 적어도 평면에서 볼 때 상기 소스 오프셋 영역 및 상기 드레인 오프셋 영역 사이에 형성되고, 평면에서 볼 때 상기 소스 오프셋 영역으로부터 상기 드레인 오프셋 영역을 향하는 소스 드레인 방향으로 형성된 홈부와, 상기 홈부의 측면 및 저면을 덮는 게이트 절연막과, 적어도 상기 홈부 내에 형성되고, 상기 게이트 절연막에 접하는 게이트 전극을 구비하고, 상기 게이트 전극에 접하고, 평면에서 볼 때 상기 소스 드레인 방향으로 신장하는 상기 홈부 내의 중심선에 대해서 상기 소스 드레인 방향에 수직인 제1 방향으로 어긋나게 배치됨과 함께, 평면에서 볼 때 상기 홈부 내에 형성된 컨택트를 구비하는 반도체 장치.
(부기 2) 부기 1에 기재된 반도체 장치에 있어서, 상기 게이트 전극 중 단면에서 볼 때 상기 홈부의 상단측에 오목부가 형성되어 있고, 상기 컨택트의 중심은, 상기 게이트 전극의 상기 오목부로부터 어긋나게 형성되어 있는 반도체 장치.
(부기 3) 부기 1에 기재된 반도체 장치에 있어서, 제1 상기 소스 영역, 제1 상기 드레인 영역, 상기 소스 오프셋 영역, 상기 드레인 오프셋 영역 및 상기 홈부에 형성된 제1 상기 게이트 절연막 및 제1 상기 게이트 전극을 구비하는 제1 트랜지스터와, 상기 반도체층에 서로 이격되어 형성된 제1 도전형 또는 제2 도전형의 제2 소스 영역 및 제2 드레인 영역과, 상기 제2 소스 영역 및 상기 제2 드레인 영역에 끼워진 위치 위에 형성된 제2 게이트 절연막과, 상기 제2 게이트 절연막 위에 형성된 제2 게이트 전극을 구비하는 제2 트랜지스터를 구비하고, 상기 제2 트랜지스터는, 상기 제1 트랜지스터와 동일한 상기 반도체층에 형성되고, 평면에서 볼 때 상기 제1 트랜지스터와 다른 위치에 형성되어 있는 반도체 장치.
(부기 4) 부기 3에 기재된 반도체 장치에 있어서, 상기 제1 트랜지스터와 상기 제2 트랜지스터 사이에 설치되고, 상기 홈부와 동일한 깊이로 형성된 소자 분리용 홈부와, 상기 소자 분리용 홈부의 측면 및 저면을 덮고, 상기 게이트 절연막과 동일한 재료에 의해 형성된 트렌치 절연막과, 평면에서 볼 때 상기 소자 분리용 홈부 내에만 형성되고, 상기 트렌치 절연막에 접하고, 상기 게이트 전극과 동일한 상기 도전성 재료에 의해 형성된 트렌치 매립막을 더 구비하는 반도체 장치.
(부기 5) 반도체층 중 서로 이격된 위치에 제1 도전형의 불순물을 도입하여 소스 오프셋 영역 및 드레인 오프셋 영역을 형성하는 오프셋 영역 형성 공정과, 상기 반도체층 중 적어도 평면에서 볼 때 상기 소스 오프셋 영역 및 상기 드레인 오프셋 영역 사이의 위치에, 평면에서 볼 때 상기 소스 오프셋 영역으로부터 상기 드레인 오프셋 영역을 향하는 방향으로 홈부를 형성하는 홈부 형성 공정과, 상기 홈부의 측면 및 저면에 게이트 절연막을 형성하는 게이트 절연막 형성 공정과, 상기 반도체층 위 및 상기 홈부 내 중 상기 게이트 절연막에 접하도록 도전성 재료를 형성하고, 상기 도전성 재료의 표층을 제거함으로써, 적어도 상기 홈부 내에 게이트 전극을 형성하는 게이트 전극 형성 공정과, 상기 반도체층 중 상기 소스 오프셋 영역에 접하는 위치와, 상기 드레인 오프셋 영역에 접하여 상기 소스 오프셋 영역으로부터 이격된 위치에, 상기 소스 오프셋 영역 및 상기 드레인 오프셋 영역보다도 고농도의 제1 도전형의 불순물을 도입하여, 각각 소스 영역 및 드레인 영역을 형성하는 소스 드레인 영역 형성 공정과, 상기 반도체층 및 상기 게이트 전극 위에 층간 절연막을 형성하는 공정과, 상기 층간 절연막 중 평면에서 볼 때 상기 소스 드레인 방향으로 신장하는 상기 홈부 내의 중심선에 대해서 상기 소스 드레인 방향에 수직인 제1 방향으로 어긋난 위치에, 또한, 평면에서 볼 때 상기 홈부 내에 배치되도록, 상기 게이트 전극에 접하는 컨택트를 형성하는 컨택트 형성 공정을 구비하는 반도체 장치의 제조 방법.
(부기 6) 부기 5에 기재된 반도체 장치의 제조 방법에 있어서, 상기 컨택트 형성 공정에 있어서, 상기 컨택트를 동일한 상기 게이트 전극에 대해서 복수 형성하고, 상기 제1 방향으로 어긋나게 배치된 제1 상기 컨택트와, 상기 제1 방향과 반대의 제2 방향으로 어긋나게 배치된 제2 상기 컨택트를 형성하는 반도체 장치의 제조 방법.
(부기 7) 부기 5에 기재된 반도체 장치의 제조 방법에 있어서, 상기 컨택트 형성 공정에 있어서, 상기 컨택트의 중심을, 상기 게이트 전극의 상기 오목부로부터 어긋나게 하여 형성하는 반도체 장치의 제조 방법.
(부기 8) 부기 5에 기재된 반도체 장치의 제조 방법에 있어서, 상기 홈부 형성 공정보다도 전에, 상기 반도체층 중 평면에서 볼 때 상기 소스 영역 및 상기 드레인 영역 사이의 위치에 필드 절연막을 형성하는 필드 절연막 형성 공정을 더 구비하고, 상기 필드 절연막 형성 공정에 있어서, 상기 필드 절연막 중 상기 소스 영역 및 상기 드레인 영역을 형성하는 영역에 개구부를 형성하고, 상기 소스 드레인 영역 형성 공정에 있어서, 상기 게이트 절연막, 상기 게이트 전극 및 상기 필드 절연막을 마스크로서, 상기 개구부에 상기 소스 영역 및 상기 드레인 영역을 형성하는 반도체 장치의 제조 방법.
(부기 9) 부기 5에 기재된 반도체 장치의 제조 방법에 있어서, 상기 게이트 절연막 형성 공정에 있어서, 상기 홈부의 측면 및 저면을 열산화시킴으로써, 상기 게이트 절연막을 형성하는 반도체 장치의 제조 방법.
(부기 10) 부기 5에 기재된 반도체 장치의 제조 방법에 있어서, 상기 게이트 전극 형성 공정에 있어서, 상기 도전성 재료의 표층만을 열산화하고, 산화된 그 표층을 제거함으로써, 상기 게이트 전극을 형성하는 반도체 장치의 제조 방법.
(부기 11) 부기 5에 기재된 반도체 장치의 제조 방법에 있어서, 상기 게이트 전극 형성 공정 후에, 상기 반도체층 위 중 평면에서 볼 때 상기 홈부와 다른 영역에 제2 게이트 절연막을 형성하는 공정과, 상기 제2 게이트 절연막 위에 제2 게이트 전극을 형성하는 공정을 더 구비하고, 상기 소스 드레인 영역 형성 공정에 있어서, 상기 소스 오프셋 영역 및 상기 드레인 오프셋 영역에 접하는 제1 상기 소스 영역 및 제1 상기 드레인 영역을 형성함과 동시에, 상기 제2 게이트 절연막 및 상기 제2 게이트 전극을 마스크로 하여, 동일한 상기 불순물을 도입함으로써, 제2 소스 영역 및 제2 드레인 영역을 형성하는 반도체 장치의 제조 방법.
(부기 12) 부기 11에 기재된 반도체 장치의 제조 방법에 있어서, 상기 홈부 형성 공정에 있어서, 상기 제1 게이트 전극과 상기 제2 제1 게이트 전극 사이에, 상기 홈부와 동일한 깊이를 갖는 소자 분리용 홈부를 형성하고, 상기 게이트 절연막 형성 공정에 있어서, 상기 소자 분리용 홈부의 측면 및 저면에, 상기 게이트 절연막과 동일한 재료에 의해 트렌치 절연막을 형성하고, 상기 게이트 전극 형성 공정에 있어서, 평면에서 볼 때 상기 소자 분리용 홈부 내에도, 상기 트렌치 절연막에 접하도록, 상기 게이트 전극과 동일한 상기 도전성 재료에 의해 트렌치 매립막을 형성하는 반도체 장치의 제조 방법.
SD : 반도체 장치
SUB : 반도체 기판
SL : 반도체층
BR : 매립 영역
SR : 소스 영역(제1 소스 영역)
SR1 : 제2 소스 영역
SR2 : 제2 소스 영역
DR : 드레인 영역(제1 드레인 영역)
DR1 : 제2 드레인 영역
DR2 : 제2 드레인 영역
SOS : 소스 오프셋 영역
DOS : 드레인 오프셋 영역
WL1 : P형 웰 영역
WL2 : N형 웰 영역
DWL : N형 딥 웰 영역
FIF : 필드 절연막
DIT : 소자 분리용 홈부
GT : 홈부
GI : 게이트 절연막
GE : 게이트 전극(제1 게이트 전극)
GE1 : 제2 게이트 전극
GE2 : 제2 게이트 전극
BG : 백 게이트 영역
GC : 컨택트
BGC : 백 게이트 컨택트
VA : 비아
VA1 : 비아
VA2 : 비아
VA3 : 비아
IC1 : 배선
IC2 : 배선
IC3 : 배선
BM : 배리어 메탈층
IF1 : 소자 분리막
IF2 : 소자 분리막
IF3 : 소자 분리막
IF4 : 소자 분리막
VH : 비아 홀
CPL : 보호층
EP : 전극 패드
NO : 자연 산화막
CM : 도전성 재료(금속막)
C1 : 컨덴서
C2 : 표시 셀
TR1 : 트랜지스터
TR2 : 트랜지스터
TR3 : 트랜지스터
PR : 포토레지스트층
MPS : 마스크층
ML1 : 마스크층
ML2 : 마스크층

Claims (22)

  1. 반도체층과, 상기 반도체층에 서로 이격되어 형성된 제1 도전형의 소스 영역 및 드레인 영역과, 상기 반도체층 중 상기 소스 영역에 접하여, 상기 소스 영역 및 상기 드레인 영역보다도 저농도로 형성된 제1 도전형의 소스 오프셋 영역과, 상기 반도체층 중 상기 드레인 영역에 접하여, 상기 소스 오프셋 영역으로부터 이격되어 배치되고, 상기 소스 영역 및 상기 드레인 영역보다도 저농도로 형성된 제1 도전형의 드레인 오프셋 영역과, 상기 반도체층 중 적어도 평면에서 볼 때 상기 소스 오프셋 영역 및 상기 드레인 오프셋 영역 사이에 형성되고, 평면에서 볼 때 상기 소스 오프셋 영역으로부터 상기 드레인 오프셋 영역을 향하는 소스 드레인 방향으로 형성된 홈부와, 상기 홈부의 측면 및 저면을 덮는 게이트 절연막과, 적어도 상기 홈부 내에 형성되고, 상기 게이트 절연막에 접하는 게이트 전극을 구비하고, 상기 게이트 전극에 접하고, 평면에서 볼 때 상기 소스 드레인 방향으로 신장하는 상기 홈부 내의 중심선에 대해서 상기 소스 드레인 방향에 수직인 제1 방향으로 어긋나게 배치됨과 함께, 평면에서 볼 때 상기 홈부 내에 형성된 컨택트를 구비하는 반도체 장치.
  2. 제1항에 있어서,
    상기 게이트 전극은, 상기 홈부 내에만 설치되어 있는 반도체 장치.
  3. 제1항에 있어서,
    평면에서 볼 때 상기 홈부, 상기 소스 오프셋 영역, 상기 드레인 오프셋 영역, 상기 소스 영역 및 상기 드레인 영역을 둘러싸도록 형성된, 제1 도전형과 반대의 제2 도전형의 백 게이트 영역과, 상기 백 게이트 영역에 접하는 백 게이트 컨택트를 구비하고, 상기 제1 방향을 플러스로 하고, 상기 홈부가 배치된 영역의 중심선이 평면에서 볼 때 상기 백 게이트 영역이 둘러싸는 영역의 중심선으로부터 상기 제1 방향으로 어긋나 있는 어긋남량을 홈부 어긋남량(ΔdT), 상기 백 게이트 컨택트의 중심이 평면에서 볼 때 상기 소스 드레인 방향으로 신장하는 상기 백 게이트 영역 내의 중심선으로부터 상기 제1 방향으로 어긋나 있는 어긋남량을 백 게이트 어긋남량(ΔdVA), 상기 컨택트의 중심이 평면에서 볼 때 상기 홈부 내의 상기 중심선으로부터 상기 제1 방향으로 어긋나 있는 어긋남량을 제1 오프셋량(DOF1)으로 하였을 때, 상기 제1 오프셋량(DOF1)은, 하기 수학식 1을 충족시키는 반도체 장치.
    [수학식 1]
    Figure pat00009
  4. 제3항에 있어서,
    상기 반도체층에 형성되고, 개구부를 갖는 필드 절연막을 더 구비하고, 상기 백 게이트 영역은, 상기 필드 절연막의 상기 개구부 내에 형성되어 있고, 상기 백 게이트 영역 내의 상기 중심선은, 상기 필드 절연막의 상기 개구부의 중심선이며, 상기 백 게이트 어긋남량은 그 필드 절연막의 상기 개구부의 상기 중심선에 기초하여 구해지는 반도체 장치.
  5. 제1항에 있어서,
    상기 게이트 전극 중 상기 제1 방향의 상단 폭은, 하단 폭보다도 넓은 반도체 장치.
  6. 제5항에 있어서,
    상기 게이트 전극의 상기 상단 폭은, 상기 하단 폭보다도 1.3배 이상 2.5배 이하로 넓은 반도체 장치.
  7. 제1항에 있어서,
    상기 게이트 전극은, 상기 반도체층의 상면보다도 상방에서, 상기 제1 방향 및 반대의 제2 방향으로 넓어져 있는 반도체 장치.
  8. 제1항에 있어서,
    상기 컨택트는 동일한 상기 게이트 전극에 대해서 복수 형성되고, 상기 제1 방향으로 어긋나게 배치된 제1 상기 컨택트와, 상기 제1 방향과 반대의 제2 방향으로 어긋나게 배치된 제2 상기 컨택트를 구비하는 반도체 장치.
  9. 제8항에 있어서,
    상기 제1 컨택트 및 상기 제2 컨택트는, 지그재그 형상으로 배치되어 있는 반도체 장치.
  10. 제8항에 있어서,
    평면에서 볼 때 상기 홈부, 상기 소스 오프셋 영역, 상기 드레인 오프셋 영역, 상기 소스 영역 및 상기 드레인 영역을 둘러싸도록 형성된, 제1 도전형과 반대의 제2 도전형의 백 게이트 영역과, 상기 백 게이트 영역에 접하는 백 게이트 컨택트를 구비하고, 상기 제1 방향을 플러스로 하고, 상기 홈부가 배치된 영역의 중심선이 평면에서 볼 때 상기 백 게이트 영역이 둘러싸는 영역의 중심선으로부터 상기 제1 방향으로 어긋나 있는 어긋남량을 홈부 어긋남량(ΔdT), 상기 백 게이트 컨택트의 중심이 평면에서 볼 때 상기 소스 드레인 방향으로 신장하는 상기 백 게이트 영역 내의 중심선으로부터 상기 제1 방향으로 어긋나 있는 어긋남량을 백 게이트 어긋남량(ΔdVA), 상기 컨택트의 중심이 평면에서 볼 때 상기 홈부 내의 상기 중심선으로부터 상기 제1 방향으로 어긋나 있는 어긋남량을 제1 오프셋량(DOF1), 상기 제1 컨택트의 중심과 상기 제2 컨택트의 중심의 간격을 lCS로 하였을 때, 상기 제1 컨택트의 상기 제1 오프셋량(DOF1)은, 하기 수학식 2를 충족시키는 반도체 장치.
    [수학식 2]
    Figure pat00010
  11. 제1항에 있어서,
    상기 반도체층 중 평면에서 볼 때 상기 소스 영역 및 상기 드레인 영역 사이에 형성된 필드 절연막을 더 구비하고, 상기 홈부는, 평면에서 볼 때 상기 필드 절연막의 내부에 형성되어 있는 반도체 장치.
  12. 제11항에 있어서,
    상기 필드 절연막은, LOCOS(Local Oxidation Of Silicon)법에 의해 형성되어 있는 반도체 장치.
  13. 제1항에 있어서,
    상기 게이트 전극 중 단면에서 볼 때 상기 홈부의 상단측에 오목부가 형성되어 있는 반도체 장치.
  14. 제1항에 있어서,
    상기 게이트 전극 중 상기 제1 방향 및 그 제1 방향과 반대의 제2 방향의 단부는, 상기 반도체층의 상면으로부터 상기 게이트 절연막의 막 두께 이상으로 이격되어 있는 반도체 장치.
  15. 제1항에 있어서,
    제1 상기 소스 영역, 제1 상기 드레인 영역, 상기 소스 오프셋 영역, 상기 드레인 오프셋 영역 및 상기 홈부에 형성된 제1 상기 게이트 절연막 및 제1 상기 게이트 전극을 구비하는 제1 트랜지스터와, 상기 반도체층에 서로 이격되어 형성된 제1 도전형 또는 제2 도전형의 제2 소스 영역 및 제2 드레인 영역과, 상기 제2 소스 영역 및 상기 제2 드레인 영역에 끼워진 위치 위에 형성된 제2 게이트 절연막과, 상기 제2 게이트 절연막 위에 형성된 제2 게이트 전극을 구비하는 제2 트랜지스터를 구비하고, 상기 제2 트랜지스터는, 상기 제1 트랜지스터와 동일한 상기 반도체층에 형성되고, 평면에서 볼 때 상기 제1 트랜지스터와 다른 위치에 형성되어 있는 반도체 장치.
  16. 제15항에 있어서,
    상기 제2 트랜지스터의 상기 제2 소스 영역 및 상기 제2 드레인 영역은, 상기 제1 트랜지스터의 상기 제1 소스 영역 및 상기 제2 드레인 영역과 동일한 불순물이 도입되어 있는 반도체 장치.
  17. 반도체층 중 서로 이격된 위치에 제1 도전형의 불순물을 도입하여 소스 오프셋 영역 및 드레인 오프셋 영역을 형성하는 오프셋 영역 형성 공정과, 상기 반도체층 중 적어도 평면에서 볼 때 상기 소스 오프셋 영역 및 상기 드레인 오프셋 영역 사이의 위치에, 평면에서 볼 때 상기 소스 오프셋 영역으로부터 상기 드레인 오프셋 영역을 향하는 방향으로 홈부를 형성하는 홈부 형성 공정과, 상기 홈부의 측면 및 저면에 게이트 절연막을 형성하는 게이트 절연막 형성 공정과, 상기 반도체층 위 및 상기 홈부 내 중 상기 게이트 절연막에 접하도록 도전성 재료를 형성하고, 상기 도전성 재료의 표층을 제거함으로써, 적어도 상기 홈부 내에 게이트 전극을 형성하는 게이트 전극 형성 공정과, 상기 반도체층 중 상기 소스 오프셋 영역에 접하는 위치와, 상기 드레인 오프셋 영역에 접하여 상기 소스 오프셋 영역으로부터 이격된 위치에, 상기 소스 오프셋 영역 및 상기 드레인 오프셋 영역보다도 고농도의 제1 도전형의 불순물을 도입하여, 각각 소스 영역 및 드레인 영역을 형성하는 소스 드레인 영역 형성 공정과, 상기 반도체층 및 상기 게이트 전극 위에 층간 절연막을 형성하는 공정과, 상기 층간 절연막 중 평면에서 볼 때 상기 소스 드레인 방향으로 신장하는 상기 홈부 내의 중심선에 대해서 상기 소스 드레인 방향에 수직인 제1 방향으로 어긋난 위치에서, 또한, 평면에서 볼 때 상기 홈부 내에 배치되도록, 상기 게이트 전극에 접하는 컨택트를 형성하는 컨택트 형성 공정을 구비하는 반도체 장치의 제조 방법.
  18. 제17항에 있어서,
    상기 게이트 전극 형성 공정에서, 상기 게이트 전극을 상기 홈부 내에만 형성하는 반도체 장치의 제조 방법.
  19. 제17항에 있어서,
    상기 게이트 전극 형성 공정에서, 드라이 에칭에 의해, 상기 도전성 재료의 표층을 제거하는 반도체 장치의 제조 방법.
  20. 제17항에 있어서,
    상기 홈부 형성 공정보다도 전에, 상기 반도체층 중 평면에서 볼 때 상기 소스 영역 및 상기 드레인 영역 사이의 위치에 필드 절연막을 형성하는 필드 절연막 형성 공정을 더 구비하고, 상기 홈부 형성 공정에 있어서, 상기 홈부를 평면에서 볼 때 상기 필드 절연막의 내부에 형성하는 반도체 장치의 제조 방법.
  21. 제20항에 있어서,
    상기 홈부 형성 공정 후이고 상기 게이트 절연막 형성 공정 전에, 상기 필드 절연막의 일부를 제거하여, 상기 홈부 중 상기 필드 절연막의 개구 폭을, 상기 홈부 중 상기 반도체층의 상단 폭보다도 넓히는 반도체 장치의 제조 방법.
  22. 제17항에 있어서,
    상기 게이트 전극 형성 공정 후에, 상기 반도체층 위 중 평면에서 볼 때 상기 홈부와 다른 영역에 제2 게이트 절연막을 형성하는 공정과, 상기 제2 게이트 절연막 위에 제2 게이트 전극을 형성하는 공정을 더 구비하고, 상기 소스 드레인 영역 형성 공정에서, 상기 소스 오프셋 영역 및 상기 드레인 오프셋 영역에 접하는 제1 상기 소스 영역 및 제1 상기 드레인 영역을 형성함과 동시에, 상기 제2 게이트 절연막 및 상기 제2 게이트 전극을 마스크로 하여, 동일한 상기 불순물을 도입함으로써, 제2 소스 영역 및 제2 드레인 영역을 형성하는 반도체 장치의 제조 방법.
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