JP6966983B2 - 半導体装置 - Google Patents

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Description

実施形態は、半導体装置に関する。
半導体装置の高集積化に伴い、電流密度が増加し、温度の上昇による破壊が懸念されている。
特開２０１５−０３８９３５号公報
実施形態の目的は、耐熱性が高い半導体装置を提供することである。
実施形態に係る半導体装置は、第１導電形のウェルと、前記ウェル上に設けられ、第１方向に延びる複数本の帯状領域と、前記ウェル上に設けられ、前記帯状領域の間に配置され、前記帯状領域から離隔し、前記第１方向に延び、第２導電形の複数本のドレイン領域と、前記ウェルにおける前記帯状領域と前記ドレイン領域との間の領域の直上域に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられ、前記第１方向に延びるゲート電極と、前記帯状領域に接続された第１コンタクトと、前記ドレイン領域に接続された第２コンタクトと、を備える。各前記帯状領域は、実効的な不純物濃度が前記ウェルの実効的な不純物濃度よりも高い第１導電形のバックゲート領域と、実効的な不純物濃度が前記ウェルの実効的な不純物濃度よりも高い第２導電形のソース領域と、を有する。前記複数本の帯状領域及び前記複数本のドレイン領域が配列された第２方向において、前記複数本のドレイン領域のうち、中央部に最も近い前記ドレイン領域と前記第２コンタクトとの接触面積は、最も外側に配置された前記ドレイン領域と前記第２コンタクトとの接触面積よりも小さい。
第１の実施形態に係る半導体装置を概略的に示す平面図である。 図１の領域Ａを示す一部拡大平面図である。 （ａ）は図２に示すＢ−Ｂ’線による断面図であり、（ｂ）は図２に示すＣ−Ｃ’線による断面図である。 第２の実施形態に係る半導体装置を概略的に示す平面図である。 第３の実施形態に係る半導体装置を概略的に示す平面図である。 第４の実施形態に係る半導体装置を概略的に示す平面図である。 第５の実施形態に係る半導体装置を概略的に示す平面図である。 第６の実施形態に係る半導体装置を概略的に示す平面図である。 第７の実施形態に係る半導体装置を概略的に示す平面図である。 第８の実施形態に係る半導体装置を概略的に示す平面図である。 第９の実施形態に係る半導体装置を概略的に示す平面図である。 第１０の実施形態に係る半導体装置を概略的に示す平面図である。
以下、本発明の実施形態について説明する。
本明細書において、「ｎ＋形」とは、導電形がｎ形であって実効的な不純物濃度が「ｎ形」よりも高いことを示す。同様に、「ｐ＋形」とは、導電形がｐ形であって実効的な不純物濃度が「ｐ形」よりも高いことを示す。「実効的な不純物濃度」とは、半導体材料の導電に寄与する不純物の濃度をいい、半導体材料にドナーとなる不純物とアクセプタとなる不純物の双方が含有されている場合には、ドナーとアクセプタの相殺分を除いた分の濃度をいう。
また、各図においては、図を見やすくするために、通常の符号とは別に、ドレインには「Ｄ」の記号を付し、ソースには「Ｓ」の記号を付し、バックゲートには「ＢＧ」の記号を付し、帯状領域には「Ｓ／ＢＧ」の符号を付している。更に、トランジスタのゲート幅方向を「Ｗ」とし、ゲート長方向を「Ｌ」とし、垂直方向を「Ｖ」と表記する。ゲート幅方向Ｗ、ゲート長方向Ｌ及び垂直方向Ｖは、例えば、相互に直交している。更に、各図は模式的なものであり、実際の装置よりも単純化されている。また、各構成要素の数及び寸法比は、図間において、必ずしも一致していない。後述する図についても同様である。
（第１の実施形態）
図１は、本実施形態に係る半導体装置を概略的に示す平面図である。
図２は、図１の領域Ａを示す一部拡大平面図である。
図３（ａ）は図２に示すＢ−Ｂ’線による断面図であり、（ｂ）は図２に示すＣ−Ｃ’線による断面図である。
先ず、本実施形態に係る半導体装置１の構成を概略的に説明する。
図１に示すように、半導体装置１においては、複数のトランジスタが並列に設けられている。すなわち、ゲート幅方向Ｗに延びる複数本の帯状のドレイン領域１７と、ゲート幅方向Ｗに延びる複数本の帯状領域１８とが、ゲート長方向Ｌに沿って交互に配列されている。各帯状領域１８は、バックゲート領域１４（図２参照）及びソース領域１５（図２参照）を含む。そして、各ドレイン領域１７と各ソース領域１５との間にトランジスタが形成される。以下、複数本のドレイン領域１７と複数本の帯状領域１８とが交互に配列された領域全体を、「素子領域」という。
各ドレイン領域１７には、複数本のドレインコンタクト２７が接続されており、各帯状領域１８には、複数本のソースコンタクト２８が接続されている。複数本のドレイン領域１７のうち、ゲート長方向Ｌの中央部に配置されたドレイン領域１７を、「ドレイン領域１７ｃ」とし、ゲート長方向Ｌの両端部に配置されたドレイン領域１７を、「ドレイン領域１７ｅ」とする。ドレイン領域１７ｃに接続されたドレインコンタクト２７の本数は、他のドレイン領域１７に接続されたドレインコンタクト２７の本数よりも少ない。各帯状領域１８に接続されたソースコンタクト２８の本数は同じである。
以下、半導体装置１の構成を詳細に説明する。
図２、図３（ａ）及び（ｂ）に示すように、半導体装置１においては、例えばｐ形のシリコン基板２０上に、ｎ形のディープｎウェル１１が設けられている。ディープｎウェル１１の上層部分には、ｎ形ウェル１２及びｐ形ドリフト領域１３が相互に離隔して設けられている。なお、ｎ形ウェル１２及びｐ形ドリフト領域１３は相互に接していてもよい。ｎ形ウェル１２及びｐ形ドリフト領域１３は、ゲート長方向Ｌに沿って交互に配列されており、それぞれ、ゲート幅方向Ｗに延びている。
ｎ形ウェル１２の上層部分には、ｎ＋形のバックゲート領域１４及びｐ＋形のソース領域１５が設けられている。バックゲート領域１４及びソース領域１５は、ゲート幅方向Ｗに沿って一列に交互に配列されており、相互に接している。一列に配列されたバックゲート領域１４及びソース領域１５により、ゲート幅方向Ｗに延びる帯状領域１８が形成されている。ゲート幅方向Ｗにおいて、各ソース領域１５の長さは各バックゲート領域１４の長さよりも長く、例えば、２倍程度である。
帯状領域１８の最上層部分には、シリサイド層１８ａが形成されている。バックゲート領域１４とソース領域１５は、直接及びシリサイド層１８ａを介して、相互に接続されている。
一方、ｐ形ドリフト領域１３におけるゲート長方向Ｌの中央部には、ゲート幅方向Ｗに延びるｐ形ウェル１６が設けられている。ｐ形ウェル１６はｐ形ドリフト領域１３に接している。ｐ形ウェル１６上には、ゲート幅方向Ｗに延びるｐ＋形のドレイン領域１７が設けられている。ドレイン領域１７の最上層には、シリサイド層１７ａが形成されている。
また、ｐ形ドリフト領域１３におけるｎ形ウェル１２に対向した端部を除く部分上には、ＳＴＩ（Shallow Trench Isolation：素子分離絶縁膜）１９が設けられている。ＳＴＩ１９は、ドレイン領域１７と帯状領域１８との間に設けられ、ドレイン領域１７に接し、帯状領域１８には接していない。
ｎ形ウェル１２、ｐ形ドリフト領域１３、及び、ディープｎウェル１１におけるｎ形ウェル１２とｐ形ドリフト領域１３との間に介在した部分上には、ゲート絶縁膜２１が設けられている。なお、図２においては、ゲート絶縁膜２１は図示が省略されている。
ゲート絶縁膜２１上には、ゲート幅方向Ｗに延びるゲート電極２２が設けられている。ゲート電極２２は、ｎ形ウェル１２上、ディープｎウェル１１におけるｎ形ウェル１２とｐ形ドリフト領域１３との間に介在した部分上、ｐ形ドリフト領域１３上、及び、ＳＴＩ１９上にわたって設けられている。
帯状領域１８上にはソースコンタクト２８が設けられ、シリサイド層１８ａを介してバックゲート領域１４及びソース領域１５に接続されている。ドレイン領域１７上にはドレインコンタクト２７が設けられ、シリサイド層１７ａを介してドレイン領域１７に接続されている。
次に、本実施形態の効果について説明する。
上述の如く、半導体装置１においては、ゲート長方向Ｌ中央部に配置されたドレイン領域１７ｃに接続されたドレインコンタクト２７の本数は、他のドレイン領域１７に接続されたドレインコンタクト２７の本数よりも少ない。一方、各ドレインコンタクト２７がドレイン領域１７と接触する面積は略同じである。このため、中央部のドレイン領域１７ｃとドレインコンタクト２７との接触面積は、他のドレイン領域１７とドレインコンタクト２７との接触面積よりも小さい。例えば、ドレイン領域１７ｃとドレインコンタクト２７との接触面積は、最も外側に配置されたドレイン領域１７ｅとドレインコンタクト２７との接触面積よりも小さい。
これにより、ドレイン領域１７ｃと、その両側に配置されたソース領域１５との間に流れるオン電流は、他のドレイン領域１７に流れるオン電流よりも小さい。この結果、素子領域におけるゲート長方向Ｌの中央部は、他の部分よりも、オン電流に起因した発熱が小さい。
一般に、素子領域においては、中央部に近いほど冷却されにくく温度が上昇しやすい。本実施形態によれば、素子領域の中央部においてオン電流を小さくし、発熱を抑えることにより、中央部における温度上昇を抑制することができる。この結果、素子領域内の温度分布を均一化し、全体として、半導体装置１の耐熱性を向上させることができる。
また、ソースコンタクト２８は帯状領域１８間で等しく配置されているため、各帯状領域１８とソースコンタクト２８との接触面積は、相互に実質的に等しい。これにより、ソースコンタクト２８にＥＳＤ（Electrostatic Discharge：静電気放電）が入力された場合に、各トランジスタを略均一にターンオンさせることができる。このため、半導体装置１は、ソースにＥＳＤが印加される可能性がある用途にも適している。
（第２の実施形態）
図４は、本実施形態に係る半導体装置を概略的に示す平面図である。
図４に示すように、本実施形態に係る半導体装置２においては、ドレイン領域１７に接続されたドレインコンタクト２７の本数が、ドレイン領域１７間で連続的に変化しており、素子領域におけるゲート長方向Ｌの中央部に近いドレイン領域１７ほど、接続されたドレインコンタクト２７の本数が少ない。このため、素子領域におけるゲート長方向Ｌの中央部に近いドレイン領域１７ほど、ドレインコンタクト２７との接触面積が小さい。
本実施形態によれば、ドレインコンタクト２７の本数がゲート長方向Ｌに沿って連続的に変化しているため、発熱量を連続的に変化させることができ、温度分布をより精度よく均一化することができる。本実施形態における上記以外の構成及び効果は、前述の第１の実施形態と同様である。
（第３の実施形態）
図５は、本実施形態に係る半導体装置を概略的に示す平面図である。
図５に示すように、本実施形態に係る半導体装置３においては、各ドレイン領域１７に接続されたドレインコンタクト２７の本数は同じであり、各帯状領域１８に接続されたソースコンタクト２８の本数が、帯状領域１８の位置によって異なっている。具体的には、素子領域におけるゲート長方向Ｌの中央部に近い帯状領域１８ほど、接続されたソースコンタクト２８の本数が少ない。このため、素子領域におけるゲート長方向Ｌの中央部に近い帯状領域１８ほど、ソースコンタクト２８との接触面積が小さい。例えば、素子領域におけるゲート長方向Ｌの中央部に最も近い帯状領域１８ｃとソースコンタクト２８との接触面積は、素子領域におけるゲート長方向Ｌの両端部に配置された帯状領域１８ｅとソースコンタクト２８との接触面積よりも小さい。
本実施形態によっても、素子領域においてゲート長方向Ｌの中央部の電流量を減らし、温度分布を均一化することができる。また、ドレインコンタクト２７の本数は一定であるため、ドレインにＥＳＤが印加される可能性がある用途に好適である。本実施形態における上記以外の構成及び効果は、前述の第１の実施形態と同様である。
（第４の実施形態）
図６は、本実施形態に係る半導体装置を概略的に示す平面図である。
図６に示すように、本実施形態に係る半導体装置４においては、ドレインコンタクト２７の本数と、ソースコンタクト２８の本数が、共に変化している。具体的には、素子領域におけるゲート長方向Ｌの中央部に近いドレイン領域１７ほど、接続されたドレインコンタクト２７の本数が少なく、同様に、素子領域におけるゲート長方向Ｌの中央部に近い帯状領域１８ほど、接続されたソースコンタクト２８の本数が少ない。
本実施形態によっても、素子領域においてゲート長方向Ｌの中央部の電流量を減らし、温度分布を均一化することができる。本実施形態における上記以外の構成及び効果は、前述の第１の実施形態と同様である。
（第５の実施形態）
図７は、本実施形態に係る半導体装置を概略的に示す平面図である。
図７に示すように、本実施形態に係る半導体装置５においては、垂直方向Ｖから見たドレインコンタクト２７の形状が、接続されるドレイン領域１７の位置によって異なっている。
具体的には、素子領域のゲート長方向Ｌの中央部に近いドレイン領域１７に接続されるドレインコンタクト２７ほど、ゲート幅方向Ｗにおける長さが短く、ドレイン領域１７との接触面積が小さい。なお、各ドレイン領域１７に接続されたドレインコンタクト２７の本数は、相互に同じである。このため、素子領域におけるゲート長方向Ｌの中央部に近いドレイン領域１７ほど、ドレインコンタクト２７との接触面積が小さい。
一方、各帯状領域１８に接続されたソースコンタクト２８の形状は実質的に同じであり、本数も同じである。このため、各帯状領域１８とソースコンタクト２８との接触面積は、実質的に相互に等しい。
本実施形態によっても、素子領域におけるゲート長方向Ｌの中央部ほど電流量を減らし、発熱量を抑えることにより、温度分布を均一化することができる。この結果、半導体装置５の耐熱性を向上させることができる。本実施形態における上記以外の構成及び効果は、前述の第１の実施形態と同様である。
（第６の実施形態）
図８は、本実施形態に係る半導体装置を概略的に示す平面図である。
本実施形態は、前述の第３の実施形態と第５の実施形態を組み合わせた例である。
図８に示すように、本実施形態に係る半導体装置６においては、垂直方向Ｖから見たソースコンタクト２８の形状が、接続される帯状領域１８の位置によって異なっている。
具体的には、素子領域のゲート長方向Ｌの中央部に近い帯状領域１８に接続されるソースコンタクト２８ほど、ゲート幅方向Ｗにおける長さが短く、帯状領域１８との接触面積が小さい。なお、各帯状領域１８に接続されたソースコンタクト２８の本数は、相互に同じである。このため、素子領域におけるゲート長方向Ｌの中央部に近い帯状領域１８ほど、ソースコンタクト２８との接触面積が小さい。
一方、各ドレイン領域１７に接続されたドレインコンタクト２７の形状は実質的に同じであり、本数も同じである。このため、各ドレイン領域１７とドレインコンタクト２７との接触面積は、実質的に相互に等しい。本実施形態における上記以外の構成及び効果は、前述の第１の実施形態と同様である。
（第７の実施形態）
図９は、本実施形態に係る半導体装置を概略的に示す平面図である。
本実施形態は、前述の第４の実施形態と第５の実施形態を組み合わせた例である。
図９に示すように、本実施形態に係る半導体装置７においては、垂直方向Ｖから見たドレインコンタクト２７及びソースコンタクト２８の双方の形状が、接続されるドレイン領域１７及び帯状領域１８の位置によって異なっている。なお、各ドレイン領域１７に接続されたドレインコンタクト２７の本数は相互に同じであり、各帯状領域１８に接続されたソースコンタクト２８の本数も相互に同じである。
具体的には、素子領域のゲート長方向Ｌの中央部に近いドレイン領域１７に接続されるドレインコンタクト２７ほど、ゲート幅方向Ｗにおける長さが短い。同様に、素子領域のゲート長方向Ｌの中央部に近い帯状領域１８に接続されるソースコンタクト２８ほど、ゲート幅方向Ｗにおける長さが短い。このため、素子領域におけるゲート長方向Ｌの中央部に近いドレイン領域１７ほど、ドレインコンタクト２７との接触面積が小さく、素子領域におけるゲート長方向Ｌの中央部に近い帯状領域１８ほど、ソースコンタクト２８との接触面積が小さい。本実施形態における上記以外の構成及び効果は、前述の第１の実施形態と同様である。
（第８の実施形態）
図１０は、本実施形態に係る半導体装置を概略的に示す平面図である。
図１０に示すように、本実施形態に係る半導体装置８においては、ゲート長方向Ｌではなく、ゲート幅方向Ｗにおいて、ドレインコンタクト２７及びソースコンタクト２８の配列密度を異ならせている。すなわち、各ドレイン領域１７において、ゲート幅方向Ｗの中央部に接続されたドレインコンタクト２７の配列密度は、ゲート幅方向Ｗの両端部に接続されたドレインコンタクト２７の配列密度よりも低い。同様に、各帯状領域１８において、ゲート幅方向Ｗの中央部に接続されたソースコンタクト２８の配列密度は、ゲート幅方向Ｗの両端部に接続されたソースコンタクト２８の配列密度よりも低い。
上述の特徴は、例えば、以下のように規定することができる。
各ドレイン領域１７を、ゲート幅方向Ｗに沿って仮想的な３つの領域、すなわち、端領域１７＿１、中央領域１７＿２、端領域１７＿３に分割したとする。ゲート幅方向Ｗにおいて、中央領域１７＿２は、端領域１７＿１と端領域１７＿３との間に配置される。ゲート幅方向Ｗにおける端領域１７＿１の長さＬ１と、中央領域１７＿２の長さＬ２と、端領域１７＿３の長さＬ３は、相互に等しい。すなわち、Ｌ１＝Ｌ２＝Ｌ３である。
この場合に、中央領域１７＿２に接続されるドレインコンタクト２７の本数は、端領域１７＿１に接続されるドレインコンタクト２７の本数、及び、端領域１７＿３に接続されるドレインコンタクト２７の本数よりも少ない。各ドレインコンタクト２７がドレイン領域１７に接触する面積は、実質的に相互に等しい。したがって、中央領域１７＿２とドレインコンタクト２７との接触面積は、端領域１７＿１とドレインコンタクト２７との接触面積、及び、端領域１７＿３とドレインコンタクト２７との接触面積よりも小さい。
同様に、各帯状領域１８をゲート幅方向Ｗに沿って仮想的な３つの領域、すなわち、端領域１８＿１、中央領域１８＿２、端領域１８＿３に分割したとする。ゲート幅方向Ｗにおいて、中央領域１８＿２は、端領域１８＿１と端領域１８＿３との間に配置される。ゲート幅方向Ｗにおける端領域１８＿１の長さＬ１と、中央領域１８＿２の長さＬ２と、端領域１８＿３の長さＬ３は、相互に等しい。
この場合に、中央領域１８＿２に接続されるソースコンタクト２８の本数は、端領域１８＿１に接続されるソースコンタクト２８の本数、及び、端領域１８＿３に接続されるソースコンタクト２８の本数よりも少ない。各ソースコンタクト２８が帯状領域１８に接触する面積は、実質的に相互に等しい。したがって、中央領域１８＿２とソースコンタクト２８との接触面積は、端領域１８＿１とソースコンタクト２８との接触面積、及び、端領域１８＿３とソースコンタクト２８との接触面積よりも小さい。
次に、本実施形態の効果について説明する。
本実施形態によれば、ゲート幅方向Ｗにおいて、中央部のオン電流を両端部のオン電流よりも小さくし、発熱量を抑制することができる。これにより、素子領域の温度分布を均一化することができる。この結果、全体として、半導体装置８の耐熱性を向上させることができる。本実施形態における上記以外の構成及び効果は、前述の第１の実施形態と同様である。
（第９の実施形態）
図１１は、本実施形態に係る半導体装置を概略的に示す平面図である。
本実施形態は、前述の第４の実施形態と第８の実施形態を組み合わせた例である。
図１１に示すように、本実施形態に係る半導体装置９においては、ゲート長方向Ｌ及びゲート幅方向Ｗの双方において、ドレインコンタクト２７及びソースコンタクト２８の配列密度を異ならせている。
すなわち、素子領域に含まれる複数本のドレイン領域１７のうち、ゲート長方向Ｌの中央部に近いドレイン領域１７ほど、接続されたドレインコンタクト２７の本数が少なく、ドレイン領域１７とドレインコンタクト２７との接触面積が小さい。また、各ドレイン領域１７においては、ゲート幅方向Ｗの中央部ほど、ドレインコンタクト２７の配列密度が低く、ドレイン領域１７とドレインコンタクト２７との接触面積が小さい。
同様に、素子領域に含まれる複数本の帯状領域１８のうち、ゲート長方向Ｌの中央部に近い帯状領域１８ほど、接続されたソースコンタクト２８の本数が少なく、帯状領域１８とソースコンタクト２８との接触面積が小さい。また、各帯状領域１８においては、ゲート幅方向Ｗの中央部ほど、ソースコンタクト２８の配列密度が低く、帯状領域１８とソースコンタクト２８との接触面積が小さい。
各ドレイン領域１７におけるドレインコンタクト２７の配列密度の分布、及び、各帯状領域１８におけるソースコンタクト２８の配列密度の分布は、例えば、第８の実施形態と同様に、各領域をゲート幅方向Ｗに沿って３つの仮想的な領域に等分割することにより、規定することができる。
次に、本実施形態の効果について説明する。
本実施形態によれば、ゲート長方向Ｌ及びゲート幅方向Ｗの双方において、温度の均一化を図ることができる。本実施形態における上記以外の構成及び効果は、前述の第１の実施形態と同様である。
（第１０の実施形態）
図１２は、本実施形態に係る半導体装置を概略的に示す平面図である。
本実施形態は、前述の第９の実施形態と第５の実施形態を組み合わせた例である。
図１２に示すように、本実施形態に係る半導体装置１０は、第９の実施形態に係る半導体装置９（図１１参照）と比較して、ドレインコンタクト２７及びソースコンタクト２８の本数を異ならせる替わりに、形状を異ならせている点が異なっている。
すなわち、素子領域に含まれる複数本のドレイン領域１７のうち、ゲート長方向Ｌの中央部に近いドレイン領域１７ほど、接続されたドレインコンタクト２７のゲート幅方向Ｗにおける長さが短く、ドレイン領域１７とドレインコンタクト２７との接触面積が小さい。また、各ドレイン領域１７においては、ゲート幅方向Ｗの中央部ほど、ドレインコンタクト２７のゲート幅方向Ｗにおける長さが短く、ドレイン領域１７とドレインコンタクト２７との接触面積が小さい。
同様に、素子領域に含まれる複数本の帯状領域１８のうち、ゲート長方向Ｌの中央部に近い帯状領域１８ほど、接続されたソースコンタクト２８のゲート幅方向Ｗにおける長さが短く、帯状領域１８とソースコンタクト２８との接触面積が小さい。また、各帯状領域１８においては、ゲート幅方向Ｗの中央部ほど、ソースコンタクト２８のゲート幅方向Ｗにおける長さが短く、帯状領域１８とソースコンタクト２８との接触面積が小さい。
本実施形態によっても、第９の実施形態と同様に、ゲート長方向Ｌ及びゲート幅方向Ｗの双方において、温度の均一化を図ることができる。本実施形態における上記以外の構成及び効果は、前述の第１の実施形態と同様である。
以上説明した実施形態によれば、耐熱性が高い半導体装置を実現することができる。
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。
また、前述の実施形態は、相互に組み合わせて実施することもできる。例えば、第２〜第１０の実施形態においては、接触面積を連続的に変化させる例を示したが、これには限定されない。例えば、第１の実施形態のように、接触面積を２水準に設定してもよく、３水準以上に設定してもよい。
更に、第５、第６、第７及び第１０の実施形態においては、ドレインコンタクト２７又はソースコンタクト２８の形状を、ゲート幅方向Ｗの長さを異ならせることによって変化させたが、これには限定されず、例えば、ゲート長方向Ｌの長さを異ならせてもよく、垂直方向Ｖから見た直径を異ならせてもよい。
更にまた、前述の各実施形態においては、コンタクトの本数又は形状を異ならせる例を示したが、本数及び形状の双方を異ならせてもよい。
更にまた、前述の各実施形態においては、ｐチャネル形のトランジスタを形成する例を示したが、ｎチャネル形のトランジスタを形成してもよい。この場合は、ソース領域１５及びドレイン領域１７の導電形はｎ＋形となり、バックゲート領域１４の導電形はｐ＋形となる。
１〜１０：半導体装置
１１：ディープｎウェル
１２：ｎ形ウェル
１３：ｐ形ドリフト領域
１４：バックゲート領域
１５：ソース領域
１６：ｐ形ウェル
１７、１７ｃ、１７ｅ：ドレイン領域
１７ａ：シリサイド層
１７＿１：端領域
１７＿２：中央領域
１７＿３：端領域
１８、１８ｃ、１８ｅ：帯状領域
１８ａ：シリサイド層
１８＿１：端領域
１８＿２：中央領域
１８＿３：端領域
２０：シリコン基板
２１：ゲート絶縁膜
２２：ゲート電極
２７：ドレインコンタクト
２８：ソースコンタクト
ＢＧ：バックゲート
Ｄ：ドレイン
Ｌ：ゲート長方向
Ｌ１、Ｌ２、Ｌ３：長さ
Ｓ：ソース
Ｖ：垂直方向
Ｗ：ゲート幅方向

Claims (15)

  1. 第１導電形のウェルと、
    前記ウェル上に設けられ、第１方向に延びる複数本の帯状領域と、
    前記ウェル上に設けられ、前記帯状領域の間に配置され、前記帯状領域から離隔し、前記第１方向に延び、第２導電形の複数本のドレイン領域と、
    前記ウェルにおける前記帯状領域と前記ドレイン領域との間の領域の直上域に設けられたゲート絶縁膜と、
    前記ゲート絶縁膜上に設けられ、前記第１方向に延びるゲート電極と、
    前記帯状領域に接続された第１コンタクトと、
    前記ドレイン領域に接続された第２コンタクトと、
    を備え、
    各前記帯状領域は、
    実効的な不純物濃度が前記ウェルの実効的な不純物濃度よりも高い第１導電形のバックゲート領域と、
    実効的な不純物濃度が前記ウェルの実効的な不純物濃度よりも高い第２導電形のソース領域と、
    を有し、
    前記複数本の帯状領域及び前記複数本のドレイン領域が配列された第２方向において、前記複数本のドレイン領域のうち、中央部に最も近い前記ドレイン領域と前記第２コンタクトとの接触面積は、最も外側に配置された前記ドレイン領域と前記第２コンタクトとの接触面積よりも小さく、
    少なくとも１本の前記ドレイン領域を、第１領域、第２領域、及び、第３領域に分割し、前記第１方向において前記第２領域は前記第１領域と前記第３領域の間に配置され、前記第１方向において、前記第１領域の長さ、前記第２領域の長さ、及び、前記第３領域の長さが相互に等しいとしたときに、
    前記第２領域と前記第２コンタクトとの接触面積は、前記第１領域と前記第２コンタクトとの接触面積、及び、前記第３領域と前記第２コンタクトとの接触面積よりも小さい半導体装置。
  2. 前記ドレイン領域と前記第２コンタクトとの接触面積は、前記第２方向の中央部に近い前記ドレイン領域ほど小さい請求項１記載の半導体装置。
  3. 前記中央部に最も近いドレイン領域に接続された前記第２コンタクトの本数は、前記最も外側に配置されたドレイン領域に接続された前記第２コンタクトの本数よりも少ない請求項１または２に記載の半導体装置。
  4. 前記第２方向の中央部に近い前記ドレイン領域ほど、接続された前記第２コンタクトの本数が少ない請求項３記載の半導体装置。
  5. 前記第２方向において、前記複数本の帯状領域のうち、中央部に最も近い前記帯状領域と前記第１コンタクトとの接触面積は、最も外側に配置された前記帯状領域と前記第１コンタクトとの接触面積よりも小さい請求項１〜４のいずれか１つに記載の半導体装置。
  6. 第１導電形のウェルと、
    前記ウェル上に設けられ、第１方向に延びる複数本の帯状領域と、
    前記ウェル上に設けられ、前記帯状領域の間に配置され、前記帯状領域から離隔し、前記第１方向に延び、第２導電形の複数本のドレイン領域と、
    前記ウェルにおける前記帯状領域と前記ドレイン領域との間の領域の直上域に設けられたゲート絶縁膜と、
    前記ゲート絶縁膜上に設けられ、前記第１方向に延びるゲート電極と、
    前記帯状領域に接続された第１コンタクトと、
    前記ドレイン領域に接続された第２コンタクトと、
    を備え、
    各前記帯状領域は、
    実効的な不純物濃度が前記ウェルの実効的な不純物濃度よりも高い第１導電形のバックゲート領域と、
    実効的な不純物濃度が前記ウェルの実効的な不純物濃度よりも高い第２導電形のソース領域と、
    を有し、
    前記複数本の帯状領域及び前記複数本のドレイン領域が配列された第２方向において、前記複数本の帯状領域のうち、中央部に最も近い前記帯状領域と前記第１コンタクトとの接触面積は、最も外側に配置された前記帯状領域と前記第１コンタクトとの接触面積よりも小さく、
    少なくとも１本の前記帯状領域を、第４領域、第５領域、及び、第６領域に分割し、前記第１方向において前記第５領域は前記第４領域と前記第６領域の間に配置され、前記第１方向において、前記第４領域の長さ、前記第５領域の長さ、及び、前記第６領域の長さが相互に等しいとしたときに、
    前記第５領域と前記第１コンタクトとの接触面積は、前記第４領域と前記第１コンタクトとの接触面積、及び、前記第６領域と前記第１コンタクトとの接触面積よりも小さい半導体装置。
  7. 前記帯状領域と前記第１コンタクトとの接触面積は、前記第２方向の中央部に近い前記帯状領域ほど小さい請求項５または６に記載の半導体装置。
  8. 前記中央部に最も近い帯状領域に接続された前記第１コンタクトの本数は、前記最も外側に配置された帯状領域に接続された前記第１コンタクトの本数よりも少ない請求項５〜７のいずれか１つに記載の半導体装置。
  9. 前記第２方向の中央部に近い前記帯状領域ほど、接続された前記第１コンタクトの本数が少ない請求項８記載の半導体装置。
  10. 少なくとも１本の前記ドレイン領域を、第１領域、第２領域、及び、第３領域に分割し、前記第１方向において前記第２領域は前記第１領域と前記第３領域の間に配置され、前記第１方向において、前記第１領域の長さ、前記第２領域の長さ、及び、前記第３領域の長さが相互に等しいとしたときに、
    前記第２領域と前記第２コンタクトとの接触面積は、前記第１領域と前記第２コンタクトとの接触面積、及び、前記第３領域と前記第２コンタクトとの接触面積よりも小さい請求項６に記載の半導体装置。
  11. 第１導電形のウェルと、
    前記ウェル上に設けられ、第１方向に延びる複数本の帯状領域と、
    前記ウェル上に設けられ、前記帯状領域の間に配置され、前記帯状領域から離隔し、前記第１方向に延び、第２導電形の複数本のドレイン領域と、
    前記ウェルにおける前記帯状領域と前記ドレイン領域との間の領域の直上域に設けられたゲート絶縁膜と、
    前記ゲート絶縁膜上に設けられ、前記第１方向に延びるゲート電極と、
    前記帯状領域に接続された第１コンタクトと、
    前記ドレイン領域に接続された第２コンタクトと、
    を備え、
    各前記帯状領域は、
    実効的な不純物濃度が前記ウェルの実効的な不純物濃度よりも高い第１導電形のバックゲート領域と、
    実効的な不純物濃度が前記ウェルの実効的な不純物濃度よりも高い第２導電形のソース領域と、
    を有し、
    少なくとも１本の前記ドレイン領域を、第１領域、第２領域、及び、第３領域に分割し、前記第１方向において前記第２領域は前記第１領域と前記第３領域の間に配置され、前記第１方向において、前記第１領域の長さ、前記第２領域の長さ、及び、前記第３領域の長さが相互に等しいとしたときに、
    前記第２領域と前記第２コンタクトとの接触面積は、前記第１領域と前記第２コンタクトとの接触面積、及び、前記第３領域と前記第２コンタクトとの接触面積よりも小さい半導体装置。
  12. 少なくとも１本の前記帯状領域を、第４領域、第５領域、及び、第６領域に分割し、前記第１方向において前記第５領域は前記第４領域と前記第６領域の間に配置され、前記第１方向において、前記第４領域の長さ、前記第５領域の長さ、及び、前記第６領域の長さが相互に等しいとしたときに、
    前記第５領域と前記第１コンタクトとの接触面積は、前記第４領域と前記第１コンタクトとの接触面積、及び、前記第６領域と前記第１コンタクトとの接触面積よりも小さい請求項１〜５のいずれか１つに記載の半導体装置。
  13. 第１導電形のウェルと、
    前記ウェル上に設けられ、第１方向に延びる複数本の帯状領域と、
    前記ウェル上に設けられ、前記帯状領域の間に配置され、前記帯状領域から離隔し、前記第１方向に延び、第２導電形の複数本のドレイン領域と、
    前記ウェルにおける前記帯状領域と前記ドレイン領域との間の領域の直上域に設けられたゲート絶縁膜と、
    前記ゲート絶縁膜上に設けられ、前記第１方向に延びるゲート電極と、
    前記帯状領域に接続された第１コンタクトと、
    前記ドレイン領域に接続された第２コンタクトと、
    を備え、
    各前記帯状領域は、
    実効的な不純物濃度が前記ウェルの実効的な不純物濃度よりも高い第１導電形のバックゲート領域と、
    実効的な不純物濃度が前記ウェルの実効的な不純物濃度よりも高い第２導電形のソース領域と、
    を有し、
    少なくとも１本の前記帯状領域を、第１領域、第２領域、及び、第３領域に分割し、前記第１方向において前記第２領域は前記第１領域と前記第３領域の間に配置され、前記第１方向において、前記第１領域の長さ、前記第２領域の長さ、及び、前記第３領域の長さが相互に等しいとしたときに、
    前記第２領域と前記第１コンタクトとの接触面積は、前記第１領域と前記第１コンタクトとの接触面積、及び、前記第３領域と前記第１コンタクトとの接触面積よりも小さい半導体装置。
  14. 前記帯状領域において、前記バックゲート領域と前記ソース領域は前記第１方向に沿って交互に配列されている請求項１〜１３のいずれか１つに記載の半導体装置。
  15. 前記ドレイン領域と前記ソース領域との間に設けられ、前記ドレイン領域に接し、前記ソース領域には接していない素子分離絶縁膜と、
    前記素子分離絶縁膜の直下域に設けられ、前記ドレイン領域に接続され、実効的な不純物濃度が前記ドレイン領域の実効的な不純物濃度よりも低い第２導電形のドリフト領域と、
    をさらに備えた請求項１〜１４のいずれか１つに記載の半導体装置。
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* Cited by examiner, † Cited by third party
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JPH05102481A (ja) 1991-10-08 1993-04-23 Nissan Motor Co Ltd 半導体装置
EP0766309A3 (en) 1995-08-28 1998-04-29 Texas Instruments Incorporated Field effect transistor which multi-level metallisation related to integrated circuits
JP5078273B2 (ja) * 2006-03-31 2012-11-21 株式会社リコー 半導体装置
KR100859486B1 (ko) 2006-09-18 2008-09-24 동부일렉트로닉스 주식회사 고전압용 정전기 방전 보호 소자 및 그 제조 방법
JP2009044085A (ja) * 2007-08-10 2009-02-26 Mitsumi Electric Co Ltd Ｍｏｓトランジスタ及びこれを用いた半導体集積回路装置
JP5718265B2 (ja) * 2012-03-27 2015-05-13 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法
JP2015038935A (ja) 2013-08-19 2015-02-26 シャープ株式会社 窒化物半導体装置
WO2017033642A1 (ja) * 2015-08-21 2017-03-02 日立オートモティブシステムズ株式会社 半導体装置、半導体集積回路、及び負荷駆動装置

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