JPH05102481A - 半導体装置 - Google Patents
半導体装置Info
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- JPH05102481A JPH05102481A JP26035491A JP26035491A JPH05102481A JP H05102481 A JPH05102481 A JP H05102481A JP 26035491 A JP26035491 A JP 26035491A JP 26035491 A JP26035491 A JP 26035491A JP H05102481 A JPH05102481 A JP H05102481A
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- Japan
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Abstract
(57)【要約】
【目的】 所定耐圧を保持しつつ引出し抵抗を小さくす
ることを目的とする。 【構成】 一辺の長さが所定間隔である正６角形の中心
及び６個の頂点のうちの２個の頂点にアノードコンタク
ト領域１５又はカソードコンタクト領域１６の何れか一
方を配置し、上記２個の頂点以外の４個の頂点にはアノ
ードコンタクト領域１５又はカソードコンタクト領域１
６の何れか他方を配置した単位体３０を有することを要
旨とする。
ることを目的とする。 【構成】 一辺の長さが所定間隔である正６角形の中心
及び６個の頂点のうちの２個の頂点にアノードコンタク
ト領域１５又はカソードコンタクト領域１６の何れか一
方を配置し、上記２個の頂点以外の４個の頂点にはアノ
ードコンタクト領域１５又はカソードコンタクト領域１
６の何れか他方を配置した単位体３０を有することを要
旨とする。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置、例えば、
高耐圧横型ＭＯＳＦＥＴ等に関し、引出し抵抗の低減を
可能としたものである。
高耐圧横型ＭＯＳＦＥＴ等に関し、引出し抵抗の低減を
可能としたものである。
【０００２】
【従来の技術】従来の半導体装置を、高耐圧横型ＭＯＳ
ＦＥＴを例にとり、図６及び図７を用いて説明する
（“High Voltage ＭＯＳＦＥＴs Using Submicron
ＬＳＩ Process ”，Ｍ．Morikawa et al．，Extended
Abs．of the 21st Conf．on SolidState Devices and
Materials，Tokyo ，1989，pp．77−80）。図６及び図
７中、１はＰ型基板であり、Ｐ型基板１上にＰウェル２
が形成され、その表面側にＮ＋ソース領域３及びドレイ
ン領域４が形成されている。ドレイン領域１は、耐圧を
上げるために、Ｎ−領域４ａをもつＬＤＤ（Lightly Do
ped Drain ）構造となっている。Ｎ＋ソース領域３とド
レイン領域４との間におけるＰウェル２上には、Ｐウェ
ル２の表面層にチャネルを誘起させるためのゲート電極
７が、ゲート絶縁膜８を介して設けられている。９はＰ
＋ウェルコンタクト領域、１０はソース電極であり、ソ
ース電極１０は、絶縁膜１２に開口されたソースコンタ
クト孔の部分でＮ＋ソース領域３及びＰ＋ウェルコンタ
クト領域９を介してＰウェル２に共通に接続されてい
る。また、ドレイン電極１１がドレインコンタクト領域
４ｂを介してドレイン領域４に接続されている。ソース
電極１０及びドレイン電極１１は引出し抵抗を下げるた
めに２層Ａｌ技術が用いられている。
ＦＥＴを例にとり、図６及び図７を用いて説明する
（“High Voltage ＭＯＳＦＥＴs Using Submicron
ＬＳＩ Process ”，Ｍ．Morikawa et al．，Extended
Abs．of the 21st Conf．on SolidState Devices and
Materials，Tokyo ，1989，pp．77−80）。図６及び図
７中、１はＰ型基板であり、Ｐ型基板１上にＰウェル２
が形成され、その表面側にＮ＋ソース領域３及びドレイ
ン領域４が形成されている。ドレイン領域１は、耐圧を
上げるために、Ｎ−領域４ａをもつＬＤＤ（Lightly Do
ped Drain ）構造となっている。Ｎ＋ソース領域３とド
レイン領域４との間におけるＰウェル２上には、Ｐウェ
ル２の表面層にチャネルを誘起させるためのゲート電極
７が、ゲート絶縁膜８を介して設けられている。９はＰ
＋ウェルコンタクト領域、１０はソース電極であり、ソ
ース電極１０は、絶縁膜１２に開口されたソースコンタ
クト孔の部分でＮ＋ソース領域３及びＰ＋ウェルコンタ
クト領域９を介してＰウェル２に共通に接続されてい
る。また、ドレイン電極１１がドレインコンタクト領域
４ｂを介してドレイン領域４に接続されている。ソース
電極１０及びドレイン電極１１は引出し抵抗を下げるた
めに２層Ａｌ技術が用いられている。
【０００３】図６に示すように、Ｐ＋ウェルコンタクト
領域９を中心部に有するＮ＋ソース領域３（以下、これ
をソースセル５という）、及びドレインコンタクト領域
４ｂを中心としたドレイン領域４（以下、これをドレイ
ンセル６という）は、共に正方形に形成され、さらにこ
れらのソースセル５及びドレインセル６は正方形となる
ように配置されている。
領域９を中心部に有するＮ＋ソース領域３（以下、これ
をソースセル５という）、及びドレインコンタクト領域
４ｂを中心としたドレイン領域４（以下、これをドレイ
ンセル６という）は、共に正方形に形成され、さらにこ
れらのソースセル５及びドレインセル６は正方形となる
ように配置されている。
【０００４】しかし、ドレイン耐圧をさらに上げようと
した場合、正方形セルのように角があると電界が角に集
中し易く、十分に耐圧を上げることが難しくなる。その
場合、セル形状としては、正６角形、正８角形、又は円
形の方が有利となる。
した場合、正方形セルのように角があると電界が角に集
中し易く、十分に耐圧を上げることが難しくなる。その
場合、セル形状としては、正６角形、正８角形、又は円
形の方が有利となる。
【０００５】図８及び図９は、円形セルが正方形配置さ
れた横型ＭＯＳＦＥＴからなる他の従来例を示してい
る。図９において、１４は実質的にドレインとして作用
するＮ−領域、１５はＮ＋ドレインコンタクト領域であ
り、Ｎ−領域１４内にチャネル領域となるＰウェル１７
が形成されている。１６はＮ＋ソース領域、１８はＰ＋
ウェルコンタクト領域である。このＰウェル１７及び円
形のＮ＋ソース領域１６が２重拡散法を用いて形成され
ている。この横型ＭＯＳＦＥＴのドレイン耐圧は、ドリ
フト領域となるＮ−領域１４の部分で決定され、このド
リフト領域の長さ、即ちドレインコンタクト領域１５と
ソースセル２０との間隔が所要の耐圧に必要な所定間隔
Ｌとなるようにして、ドレインコンタクト領域１５とソ
ースセル２０とが正方形に配置されている。また、ゲー
ト電極７に電圧を印加すると、ゲート電極７直下のＮ−
領域１４表面に蓄積層１９が形成され、その結果オン抵
抗が下る。高耐圧になればなるほど、横型ＭＯＳＦＥＴ
のオン抵抗は、この蓄積層１９部分の抵抗によって決定
されるようになる。
れた横型ＭＯＳＦＥＴからなる他の従来例を示してい
る。図９において、１４は実質的にドレインとして作用
するＮ−領域、１５はＮ＋ドレインコンタクト領域であ
り、Ｎ−領域１４内にチャネル領域となるＰウェル１７
が形成されている。１６はＮ＋ソース領域、１８はＰ＋
ウェルコンタクト領域である。このＰウェル１７及び円
形のＮ＋ソース領域１６が２重拡散法を用いて形成され
ている。この横型ＭＯＳＦＥＴのドレイン耐圧は、ドリ
フト領域となるＮ−領域１４の部分で決定され、このド
リフト領域の長さ、即ちドレインコンタクト領域１５と
ソースセル２０との間隔が所要の耐圧に必要な所定間隔
Ｌとなるようにして、ドレインコンタクト領域１５とソ
ースセル２０とが正方形に配置されている。また、ゲー
ト電極７に電圧を印加すると、ゲート電極７直下のＮ−
領域１４表面に蓄積層１９が形成され、その結果オン抵
抗が下る。高耐圧になればなるほど、横型ＭＯＳＦＥＴ
のオン抵抗は、この蓄積層１９部分の抵抗によって決定
されるようになる。
【０００６】図８には、ドレインからソースへ電流が流
れる様子が示されている。正方形配置の場合は各ソース
セル２０が４つのドレインセルによって囲まれ、逆に各
ドレインセルが４つのソースセル２０によって囲まれて
いる。従って、各ソースセル２０に隣接している４つの
ドレインセルから電流が流れ込むようになる。
れる様子が示されている。正方形配置の場合は各ソース
セル２０が４つのドレインセルによって囲まれ、逆に各
ドレインセルが４つのソースセル２０によって囲まれて
いる。従って、各ソースセル２０に隣接している４つの
ドレインセルから電流が流れ込むようになる。
【０００７】
【発明が解決しようとする課題】従来の半導体装置は、
セル形状が正方形又は円形の何れのものも、そのセル配
置は、正方形配置となっていたため、単位面積当りのソ
ースコンタクト領域及びドレインコンタクト領域の数が
少なく、引出し抵抗が十分小さくならないという問題が
あった。
セル形状が正方形又は円形の何れのものも、そのセル配
置は、正方形配置となっていたため、単位面積当りのソ
ースコンタクト領域及びドレインコンタクト領域の数が
少なく、引出し抵抗が十分小さくならないという問題が
あった。
【０００８】そこで、本発明は、所定耐圧を維持しつつ
引出し抵抗を十分小さくすることができる半導体装置を
提供することを目的とする。
引出し抵抗を十分小さくすることができる半導体装置を
提供することを目的とする。
【０００９】
【課題を解決するための手段】本発明は上記課題を解決
するために、半導体基板上にアノード相当領域とカソー
ド相当領域とを複数個形成し、前記アノード相当領域を
アノード相当電極に接続するアノードコンタクト領域と
前記カソード相当領域をカソード相当電極に接続するカ
ソードコンタクト領域とを所定間隔をおいて配置した半
導体装置であって、一辺の長さが略前記所定間隔である
正６角形の中心及び６個の頂点のうちの２個の頂点に前
記アノードコンタクト領域又はカソードコンタクト領域
の何れか一方を配置し、前記２個の頂点以外の４個の頂
点には前記アノードコンタクト領域又はカソードコンタ
クト領域の何れか他方を配置した単位体を有することを
要旨とする。
するために、半導体基板上にアノード相当領域とカソー
ド相当領域とを複数個形成し、前記アノード相当領域を
アノード相当電極に接続するアノードコンタクト領域と
前記カソード相当領域をカソード相当電極に接続するカ
ソードコンタクト領域とを所定間隔をおいて配置した半
導体装置であって、一辺の長さが略前記所定間隔である
正６角形の中心及び６個の頂点のうちの２個の頂点に前
記アノードコンタクト領域又はカソードコンタクト領域
の何れか一方を配置し、前記２個の頂点以外の４個の頂
点には前記アノードコンタクト領域又はカソードコンタ
クト領域の何れか他方を配置した単位体を有することを
要旨とする。
【００１０】
【作用】本発明においてアノード相当領域とは、ＭＯＳ
ＦＥＴのドレイン領域又はバイポーラトランジスタのコ
レクタ領域に相当する。また、カソード相当領域とは、
ＭＯＳＦＥＴのソース領域又はバイポーラトランジスタ
のエミッタ領域に相当する。また、アノードコンタクト
領域とは、ＭＯＳＦＥＴのドレインコンタクト領域又は
バイポーラトランジスタのコレクタコンタクト領域に相
当し、カソードコンタクト領域とは、ＭＯＳＦＥＴのソ
ースコンタクト領域又はバイポーラトランジスタのエミ
ッタコンタクト領域に相当する。
ＦＥＴのドレイン領域又はバイポーラトランジスタのコ
レクタ領域に相当する。また、カソード相当領域とは、
ＭＯＳＦＥＴのソース領域又はバイポーラトランジスタ
のエミッタ領域に相当する。また、アノードコンタクト
領域とは、ＭＯＳＦＥＴのドレインコンタクト領域又は
バイポーラトランジスタのコレクタコンタクト領域に相
当し、カソードコンタクト領域とは、ＭＯＳＦＥＴのソ
ースコンタクト領域又はバイポーラトランジスタのエミ
ッタコンタクト領域に相当する。
【００１１】そして、カソード相当領域におけるカソー
ドコンタクト領域とアノード相当領域におけるアノード
コンタクト領域との間隔を所定間隔とすることにより、
アノード・カソード間の耐圧が所定耐圧に保持される。
一方、カソードコンタクト領域とアノードコンタクト領
域とを正６角形の最密配置とすることにより、単位面積
当りのカソードコンタクト領域及びアノードコンタクト
領域の数が増加して引出し抵抗が小さくなる。
ドコンタクト領域とアノード相当領域におけるアノード
コンタクト領域との間隔を所定間隔とすることにより、
アノード・カソード間の耐圧が所定耐圧に保持される。
一方、カソードコンタクト領域とアノードコンタクト領
域とを正６角形の最密配置とすることにより、単位面積
当りのカソードコンタクト領域及びアノードコンタクト
領域の数が増加して引出し抵抗が小さくなる。
【００１２】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。
する。
【００１３】図１ないし図３は、本発明の第１実施例を
示す図である。
示す図である。
【００１４】この実施例は、２重拡散法を用いて形成さ
れた横型ＭＯＳＦＥＴに適用されている。
れた横型ＭＯＳＦＥＴに適用されている。
【００１５】なお、図１ないし図３において前記図８及
び図９における部材及び部位と同一ないし均等のもの
は、前記と同一符号を以って示し、重複した説明を省略
する。また、ソースコンタクト領域（カソードコンタク
ト領域に相当）とは、Ｎ＋ソース領域１６上のソースコ
ンタクト孔の部分を指すが、図１においてソースコンタ
クト領域というときもＮ＋ソース領域と同符号１６を用
いる。
び図９における部材及び部位と同一ないし均等のもの
は、前記と同一符号を以って示し、重複した説明を省略
する。また、ソースコンタクト領域（カソードコンタク
ト領域に相当）とは、Ｎ＋ソース領域１６上のソースコ
ンタクト孔の部分を指すが、図１においてソースコンタ
クト領域というときもＮ＋ソース領域と同符号１６を用
いる。
【００１６】まず、半導体装置の構成を説明すると、こ
の実施例では、ソースコンタクト領域１６を含むソース
セル２０とドレインセルの中心部であるＮ＋ドレインコ
ンタクト領域（アノードコンタクト領域に相当）１５と
が次のように配置されている。即ち、図１に示すよう
に、一辺の長さが所要の耐圧に必要な所定間隔Ｌである
正６角形の中心及び６個の頂点のうちの２個の頂点にソ
ースセル２０が配置され、残りの４個の頂点にＮ＋ドレ
インコンタクト領域１５が配置されて正６角形状の単位
体３０が構成されている。また、図１に示す単位体３０
の右隣り側から分るように、単位体３０としては、正６
角形の中心及び６個の頂点のうちの２個の頂点にＮ＋ド
レインコンタクト領域１５が配置され、残りの４個の頂
点にソースセル２０が配置されているとみることもでき
る。そして、このような単位体３０が所要個数だけ配列
されている。この単位体３０の配列により、ソースセル
２０とＮ＋ドレインコンタクト領域１５とは、各横方向
（行方向）一直線上に交互に配置されるようになってい
る。
の実施例では、ソースコンタクト領域１６を含むソース
セル２０とドレインセルの中心部であるＮ＋ドレインコ
ンタクト領域（アノードコンタクト領域に相当）１５と
が次のように配置されている。即ち、図１に示すよう
に、一辺の長さが所要の耐圧に必要な所定間隔Ｌである
正６角形の中心及び６個の頂点のうちの２個の頂点にソ
ースセル２０が配置され、残りの４個の頂点にＮ＋ドレ
インコンタクト領域１５が配置されて正６角形状の単位
体３０が構成されている。また、図１に示す単位体３０
の右隣り側から分るように、単位体３０としては、正６
角形の中心及び６個の頂点のうちの２個の頂点にＮ＋ド
レインコンタクト領域１５が配置され、残りの４個の頂
点にソースセル２０が配置されているとみることもでき
る。そして、このような単位体３０が所要個数だけ配列
されている。この単位体３０の配列により、ソースセル
２０とＮ＋ドレインコンタクト領域１５とは、各横方向
（行方向）一直線上に交互に配置されるようになってい
る。
【００１７】次に、上述のような単位体３０の配列から
なる半導体装置の作用を説明する。
なる半導体装置の作用を説明する。
【００１８】各Ｎ＋ドレインコンタクト領域１５とソー
スセル２０との間隔は所定間隔Ｌとなっているため、Ｎ
−領域１４の部分の長さが、所定耐圧を保持するのに必
要な長さとなってドレイン・ソース間の耐圧は所定耐圧
に保持される。
スセル２０との間隔は所定間隔Ｌとなっているため、Ｎ
−領域１４の部分の長さが、所定耐圧を保持するのに必
要な長さとなってドレイン・ソース間の耐圧は所定耐圧
に保持される。
【００１９】一方、ソースセル２０とＮ＋ドレインコン
タクト領域１５とは、正６角形の最密配置となっている
ため、各ソースセル及びドレインセルの占領している面
積が、正方形配置の従来例の占領面積より小さくなる。
即ち、ソース・ドレイン間の距離をＬとすると、従来例
では、各ソースセル及びドレイン占領面積はＬ2 とな
る。これに対し、この実施例では、正６角形配置となっ
ているため、従来例と比較される各ソースセル及びドレ
インセルの占領面積は（３1/2 ・Ｌ2 ）／２となり、従
来例より小さくなる。したがって、単位面積当りのセル
配置数が増し、このセル配置数の増大に反比例して引出
し抵抗が小さくなる。この実施例の場合、引出し抵抗は
従来例の（３1/2 ）／２＝０．８６６倍となる。
タクト領域１５とは、正６角形の最密配置となっている
ため、各ソースセル及びドレインセルの占領している面
積が、正方形配置の従来例の占領面積より小さくなる。
即ち、ソース・ドレイン間の距離をＬとすると、従来例
では、各ソースセル及びドレイン占領面積はＬ2 とな
る。これに対し、この実施例では、正６角形配置となっ
ているため、従来例と比較される各ソースセル及びドレ
インセルの占領面積は（３1/2 ・Ｌ2 ）／２となり、従
来例より小さくなる。したがって、単位面積当りのセル
配置数が増し、このセル配置数の増大に反比例して引出
し抵抗が小さくなる。この実施例の場合、引出し抵抗は
従来例の（３1/2 ）／２＝０．８６６倍となる。
【００２０】図２及び図３は、上述のような単位体３０
の配列上に、金属１層のみで、ソース電極１０及びドレ
イン電極１１を形成した例を示している。ソース電極１
０、ドレイン電極１１を複数の折れ点をもつ折れ線形状
とすることにより、ソース領域及びドレイン領域を容易
に引出すことが可能となる。
の配列上に、金属１層のみで、ソース電極１０及びドレ
イン電極１１を形成した例を示している。ソース電極１
０、ドレイン電極１１を複数の折れ点をもつ折れ線形状
とすることにより、ソース領域及びドレイン領域を容易
に引出すことが可能となる。
【００２１】図４及び図５には、本発明の第２実施例を
示す。この実施例は、埋込み領域を有する横型バイポー
ラトランジスタに適用されている。
示す。この実施例は、埋込み領域を有する横型バイポー
ラトランジスタに適用されている。
【００２２】図５中、２１はコレクタとなるＮ−領域、
２２はコレクタの引出し抵抗を下げるための高濃度のＮ
＋埋込み領域、２３はＮ＋コレクタコンタクト領域、２
４はＰウェルからなるＰ型ベース領域、２５はＰ＋ベー
スコンタクト領域、２６はＮ＋エミッタ領域（以下、エ
ミッタコンタクト領域というときも同符号２６を用い
る）である。
２２はコレクタの引出し抵抗を下げるための高濃度のＮ
＋埋込み領域、２３はＮ＋コレクタコンタクト領域、２
４はＰウェルからなるＰ型ベース領域、２５はＰ＋ベー
スコンタクト領域、２６はＮ＋エミッタ領域（以下、エ
ミッタコンタクト領域というときも同符号２６を用い
る）である。
【００２３】電流は、Ｎ＋コレクタコンタクト領域２３
からＮ＋埋込み領域２２を通ってベース領域２４、エミ
ッタ領域２６へと流れる。
からＮ＋埋込み領域２２を通ってベース領域２４、エミ
ッタ領域２６へと流れる。
【００２４】エミッタコンタクト領域２６を中心とする
エミッタセルと、コレクタコンタクト領域２３を中心と
するコレクタセルとは、前記第１実施例の場合と同様
に、次のように配置されている。即ち、一辺の長さが所
定間隔Ｌである正６角形の中心及び６個の頂点のうちの
２個の頂点にエミッタコンタクト領域２６が配置され、
残りの４個の頂点にコレクタコンタクト領域２３が配置
されて正６角形状の単位体４０が構成されている。そし
て、このような単位体４０が所要個数だけ配列されてい
る。
エミッタセルと、コレクタコンタクト領域２３を中心と
するコレクタセルとは、前記第１実施例の場合と同様
に、次のように配置されている。即ち、一辺の長さが所
定間隔Ｌである正６角形の中心及び６個の頂点のうちの
２個の頂点にエミッタコンタクト領域２６が配置され、
残りの４個の頂点にコレクタコンタクト領域２３が配置
されて正６角形状の単位体４０が構成されている。そし
て、このような単位体４０が所要個数だけ配列されてい
る。
【００２５】エミッタセル及びコレクタセルをこのよう
な最密配置とすることにより、前記第１実施例の場合と
同様に、コレクタ・エミッタ間の耐圧が所定耐圧に保持
されるとともに、コレクタ引出し抵抗がさらに下げられ
る。
な最密配置とすることにより、前記第１実施例の場合と
同様に、コレクタ・エミッタ間の耐圧が所定耐圧に保持
されるとともに、コレクタ引出し抵抗がさらに下げられ
る。
【００２６】なお、上述のバイポーラトランジスタの他
に、埋込み領域が形成されてドレイン引出し抵抗を下げ
る工夫が施された横型ＭＯＳＦＥＴ等についても本発明
を適用することができる。
に、埋込み領域が形成されてドレイン引出し抵抗を下げ
る工夫が施された横型ＭＯＳＦＥＴ等についても本発明
を適用することができる。
【００２７】
【発明の効果】以上説明したように、本発明によれば、
一辺の長さが略所定間隔である正６角形の中心及び６個
の頂点のうちの２個の頂点にアノードコンタクト領域又
はカソードコンタクト領域の何れか一方を配置し、上記
２個の頂点以外の４個の頂点にはアノードコンタクト領
域又はカソードコンタクト領域の何れか他方を配置した
単位体を有するようにしたため、アノード・カソード間
の耐圧を所定耐圧に保持することができるとともに、単
位面積当りのカソードコンタクト領域及びアノードコン
タクト領域の数が増して引出し抵抗を小さくすることが
可能となる。
一辺の長さが略所定間隔である正６角形の中心及び６個
の頂点のうちの２個の頂点にアノードコンタクト領域又
はカソードコンタクト領域の何れか一方を配置し、上記
２個の頂点以外の４個の頂点にはアノードコンタクト領
域又はカソードコンタクト領域の何れか他方を配置した
単位体を有するようにしたため、アノード・カソード間
の耐圧を所定耐圧に保持することができるとともに、単
位面積当りのカソードコンタクト領域及びアノードコン
タクト領域の数が増して引出し抵抗を小さくすることが
可能となる。
【図１】本発明に係る半導体装置の第１実施例を示す平
面図である。
面図である。
【図２】第１実施例において金属層１層のみで電極を形
成した例を示す平面図である。
成した例を示す平面図である。
【図３】図２の部分縦断面図である。
【図４】本発明の第２実施例を示す平面図である。
【図５】図４のＹ−Ｙ線断面図である。
【図６】従来の横型ＭＯＳＦＥＴを示す平面図である。
【図７】図６のＸ−Ｘ線に相当する断面図である。
【図８】他の従来例を示す平面図である。
【図９】図８の部分縦断面図である。
１０ ソース電極（カソード相当電極） １１ ドレイン電極（アノード相当電極） １５ Ｎ＋ドレインコンタクト領域（アノードコンタク
ト領域） １６ Ｎ＋ソース領域（カソードコンタクト領域） ２３ Ｎ＋コレクタコンタクト領域（アノードコンタク
ト領域） ２６ Ｎ＋エミッタ領域（カソードコンタクト領域） ３０，４０ 単位体
ト領域） １６ Ｎ＋ソース領域（カソードコンタクト領域） ２３ Ｎ＋コレクタコンタクト領域（アノードコンタク
ト領域） ２６ Ｎ＋エミッタ領域（カソードコンタクト領域） ３０，４０ 単位体
Claims (1)
- 【請求項１】 半導体基板上にアノード相当領域とカソ
ード相当領域とを複数個形成し、前記アノード相当領域
をアノード相当電極に接続するアノードコンタクト領域
と前記カソード相当領域をカソード相当電極に接続する
カソードコンタクト領域とを所定間隔をおいて配置した
半導体装置であって、 一辺の長さが略前記所定間隔である正６角形の中心及び
６個の頂点のうちの２個の頂点に前記アノードコンタク
ト領域又はカソードコンタクト領域の何れか一方を配置
し、前記２個の頂点以外の４個の頂点には前記アノード
コンタクト領域又はカソードコンタクト領域の何れか他
方を配置した単位体を有することを特徴とする半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26035491A JPH05102481A (ja) | 1991-10-08 | 1991-10-08 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26035491A JPH05102481A (ja) | 1991-10-08 | 1991-10-08 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05102481A true JPH05102481A (ja) | 1993-04-23 |
Family
ID=17346793
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26035491A Pending JPH05102481A (ja) | 1991-10-08 | 1991-10-08 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05102481A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008277851A (ja) * | 2001-05-30 | 2008-11-13 | Fuji Electric Device Technology Co Ltd | 半導体装置および半導体装置の製造方法 |
| US11908897B2 (en) | 2018-09-13 | 2024-02-20 | Kabushiki Kaisha Toshiba | Semiconductor device having two-dimensional MOSFET |
-
1991
- 1991-10-08 JP JP26035491A patent/JPH05102481A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008277851A (ja) * | 2001-05-30 | 2008-11-13 | Fuji Electric Device Technology Co Ltd | 半導体装置および半導体装置の製造方法 |
| US11908897B2 (en) | 2018-09-13 | 2024-02-20 | Kabushiki Kaisha Toshiba | Semiconductor device having two-dimensional MOSFET |
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