JP2991123B2 - 半導体装置 - Google Patents
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
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- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関
し、特に、高破壊耐量を有する縦型半導体装置の構造に
関する。
し、特に、高破壊耐量を有する縦型半導体装置の構造に
関する。
【０００２】
【従来の技術】従来のこの種の半導体装置について、Ｎ
型の縦型絶縁型半導体装置を例に挙げ、これを図３の
(Ｂ)に基づいて説明する。従来の上記半導体装置は、図
３の(Ｂ)に示すように、Ｎ型半導体基板１上のＮ型エピ
２中にＰ型ベ−ス層５を有し、このＰ型ベ−ス層５中に
Ｎ型ソ−ス層７を有するものである。なお、図３の(Ｂ)
において、３はゲ−ト酸化膜，４はポリシリコン，６は
Ｐ+ベ−ス層 ，８は層間絶縁膜，９はソ−ス電極，１０
は裏面電極である。
型の縦型絶縁型半導体装置を例に挙げ、これを図３の
(Ｂ)に基づいて説明する。従来の上記半導体装置は、図
３の(Ｂ)に示すように、Ｎ型半導体基板１上のＮ型エピ
２中にＰ型ベ−ス層５を有し、このＰ型ベ−ス層５中に
Ｎ型ソ−ス層７を有するものである。なお、図３の(Ｂ)
において、３はゲ−ト酸化膜，４はポリシリコン，６は
Ｐ+ベ−ス層 ，８は層間絶縁膜，９はソ−ス電極，１０
は裏面電極である。
【０００３】次に、上記半導体装置の従来技術による製
造方法について、Ｎ型の縦型電界効果型半導体装置を例
に挙げ、図３の(Ａ)および前掲の図３(Ｂ)に基づいて説
明する。なお、図３は、従来の半導体装置の工程Ａ〜工
程Ｂからなる製造工程順断面図である。
造方法について、Ｎ型の縦型電界効果型半導体装置を例
に挙げ、図３の(Ａ)および前掲の図３(Ｂ)に基づいて説
明する。なお、図３は、従来の半導体装置の工程Ａ〜工
程Ｂからなる製造工程順断面図である。
【０００４】まず、図３の(Ａ)に示すように、Ｎ型半導
体基板１上にＮ型エピ２を成長させ、このＮ型エピ２上
にゲ−ト酸化膜３およびポリシリコン４を形成する。次
に、フォトリソグラフィ技術を用いて窓開けを行った
後、ポリシリコン４をマスクとしてベ−スイオン注入を
行い、図３の(Ｂ)に示すＰ型ベ−ス層５の形成を行う。
この時にＰ型ベ−ス層５の形状が決定される。
体基板１上にＮ型エピ２を成長させ、このＮ型エピ２上
にゲ−ト酸化膜３およびポリシリコン４を形成する。次
に、フォトリソグラフィ技術を用いて窓開けを行った
後、ポリシリコン４をマスクとしてベ−スイオン注入を
行い、図３の(Ｂ)に示すＰ型ベ−ス層５の形成を行う。
この時にＰ型ベ−ス層５の形状が決定される。
【０００５】さらに、図３の(Ｂ)に示すように、Ｐ+ベ
−ス層６，Ｎ型ソ−ス層７の形成を行い、続いて、層間
絶縁膜８を成長させ、フォトリソグラフィにより窓開け
を行い、ソ−ス電極９を形成する。最後に裏面電極１０
を形成し、図３の(Ｂ)に示す半導体装置を得る。
−ス層６，Ｎ型ソ−ス層７の形成を行い、続いて、層間
絶縁膜８を成長させ、フォトリソグラフィにより窓開け
を行い、ソ−ス電極９を形成する。最後に裏面電極１０
を形成し、図３の(Ｂ)に示す半導体装置を得る。
【０００６】ここで、従来の半導体装置の構造につい
て、図４を参照して説明する。なお、図４は、従来の半
導体装置の構造を説明する図であって、(Ａ)はその平面
図であり、(Ｂ)，(Ｃ)は、(Ａ)のＡ−Ａ線，Ｂ−Ｂ線の
断面図である。
て、図４を参照して説明する。なお、図４は、従来の半
導体装置の構造を説明する図であって、(Ａ)はその平面
図であり、(Ｂ)，(Ｃ)は、(Ａ)のＡ−Ａ線，Ｂ−Ｂ線の
断面図である。
【０００７】従来の半導体装置の構造は、図４の(Ａ)〜
(Ｃ)に示すように、正方セル１２が縦横等間隔に並べた
構造からなる。このため、対向する正方セル１２のセル
間隔“ｂ”は、隣接するセル間隔“ａ”よりも大きくな
っている(ｂ＞ａ)。なお、図４(Ａ)〜(Ｃ)中の１１は空
乏層であり、その他の符号は、前掲の図３と同一である
ので、その説明を省略する。
(Ｃ)に示すように、正方セル１２が縦横等間隔に並べた
構造からなる。このため、対向する正方セル１２のセル
間隔“ｂ”は、隣接するセル間隔“ａ”よりも大きくな
っている(ｂ＞ａ)。なお、図４(Ａ)〜(Ｃ)中の１１は空
乏層であり、その他の符号は、前掲の図３と同一である
ので、その説明を省略する。
【０００８】また、従来技術の例として、特開昭64−39
069号公報に記載の電界効果型トランジスタを挙げる。
この例では、ベ−ス対向部分の中間にベ−スと同一導電
型の拡散層を形成し、ソ−ス電極とコンタクトをとるこ
とを特徴としている。
069号公報に記載の電界効果型トランジスタを挙げる。
この例では、ベ−ス対向部分の中間にベ−スと同一導電
型の拡散層を形成し、ソ−ス電極とコンタクトをとるこ
とを特徴としている。
【０００９】
【発明が解決しようとする課題】ところで、前掲の図４
(Ａ)〜(Ｃ)に示した従来の半導体装置の構造では、図４
(Ａ)に示すように、対角線上で対向する正方セル１２，
１２のゲ−トポリシリコン幅(セル間隔“ｂ”)が隣接す
る正方セル１２，１２のゲ−トポリシリコン幅(セル間
隔“ａ”)の約１．４倍以上になってしまう。このた
め、図４(Ｂ)に示すように、隣接セルで空乏層１１がつ
ながっていても、対角線上で対向するセル間では、図４
(Ｃ)に示すように、空乏層１１がつながっていない。
(Ａ)〜(Ｃ)に示した従来の半導体装置の構造では、図４
(Ａ)に示すように、対角線上で対向する正方セル１２，
１２のゲ−トポリシリコン幅(セル間隔“ｂ”)が隣接す
る正方セル１２，１２のゲ−トポリシリコン幅(セル間
隔“ａ”)の約１．４倍以上になってしまう。このた
め、図４(Ｂ)に示すように、隣接セルで空乏層１１がつ
ながっていても、対角線上で対向するセル間では、図４
(Ｃ)に示すように、空乏層１１がつながっていない。
【００１０】このため、コ−ナ部で電界集中によるブレ
−クダウンが起こり、これにより、ベ−ス電流が流れ、
素子破壊に至るという欠点を有している。このため、破
壊耐量が正方セル１２に依存してしまい、結果的に破壊
耐量が低下する原因になっていた。
−クダウンが起こり、これにより、ベ−ス電流が流れ、
素子破壊に至るという欠点を有している。このため、破
壊耐量が正方セル１２に依存してしまい、結果的に破壊
耐量が低下する原因になっていた。
【００１１】また、前掲の特開昭64−39069号公報に記
載のトランジスタの場合、対角線上で対向するベ−ス・
ベ−ス間に形成された拡散層とコンタクトをとる必要が
あり、そのため、その大きさに制限ができてしまい、単
位セル構造の縮小化が困難であるという問題があった。
載のトランジスタの場合、対角線上で対向するベ−ス・
ベ−ス間に形成された拡散層とコンタクトをとる必要が
あり、そのため、その大きさに制限ができてしまい、単
位セル構造の縮小化が困難であるという問題があった。
【００１２】本発明は、上記欠点，問題点に鑑み成され
たものであって、その目的とするところは、ベ−ス間の
間隔を均一化することにより、部分的なブレ−クダウン
を防止して破壊耐量の向上を図ることが可能な半導体装
置を提供することにある。
たものであって、その目的とするところは、ベ−ス間の
間隔を均一化することにより、部分的なブレ−クダウン
を防止して破壊耐量の向上を図ることが可能な半導体装
置を提供することにある。
【００１３】
【課題を解決するための手段】本発明に係る半導体装置
は、ベ−ス層中にソ−ス層を有する半導体装置におい
て、該ベ−ス層のコ−ナ部(ベ−スコ−ナ部)を凸状とす
ることを特徴とし、これによって、前記した目的とする
半導体装置を提供するものである。
は、ベ−ス層中にソ−ス層を有する半導体装置におい
て、該ベ−ス層のコ−ナ部(ベ−スコ−ナ部)を凸状とす
ることを特徴とし、これによって、前記した目的とする
半導体装置を提供するものである。
【００１４】即ち、本発明は、「第一の導電型を有する
半導体基板上に第二の導電型のベース層を有し、該ベー
ス層中に前記第一の導電型のソース層を有する正方セル
が縦横方向に多数配列された縦型電界効果型半導体装置
において、対角線上で対向するセルのベースとベースの
間隔が縦横方向に隣接するセルのベースとベースの間隔
と同じか又はそれ以下となるように、コーナ部のベース
層を凸状に突出させたことを特徴とする半導体装置。」
（請求項１）を要旨とする。
半導体基板上に第二の導電型のベース層を有し、該ベー
ス層中に前記第一の導電型のソース層を有する正方セル
が縦横方向に多数配列された縦型電界効果型半導体装置
において、対角線上で対向するセルのベースとベースの
間隔が縦横方向に隣接するセルのベースとベースの間隔
と同じか又はそれ以下となるように、コーナ部のベース
層を凸状に突出させたことを特徴とする半導体装置。」
（請求項１）を要旨とする。
【００１５】
【発明の実施の形態】以下、本発明の実施の形態を挙
げ、本発明について詳細に説明すると、本発明に係る半
導体装置は、前記したとおり、ベ−スのコ−ナ部を凸状
構造とすることを特徴とする。この凸状構造としては、
円弧状の凸状または多角形状の凸状とすることが好まし
い。
げ、本発明について詳細に説明すると、本発明に係る半
導体装置は、前記したとおり、ベ−スのコ−ナ部を凸状
構造とすることを特徴とする。この凸状構造としては、
円弧状の凸状または多角形状の凸状とすることが好まし
い。
【００１６】このようにベ−スのコ−ナ部を凸状構造と
することことで、対向するベ−ス間隔を隣接したベ−ス
間隔と同じか又はそれ以下にすることが可能となる。ま
た、ベ−スのコ−ナ部に部分的にソ−スを形成しない構
成とすることで、凸状の部分でソ−ス電極とコンタクト
させる必要がなく、幅を小さくすることができる。
することことで、対向するベ−ス間隔を隣接したベ−ス
間隔と同じか又はそれ以下にすることが可能となる。ま
た、ベ−スのコ−ナ部に部分的にソ−スを形成しない構
成とすることで、凸状の部分でソ−ス電極とコンタクト
させる必要がなく、幅を小さくすることができる。
【００１７】
【実施例】次に、本発明の実施例を挙げ、本発明に係る
半導体装置を具体的に説明するが、本発明は、以下の実
施例にのみ限定されるものではない。
半導体装置を具体的に説明するが、本発明は、以下の実
施例にのみ限定されるものではない。
【００１８】（実施例１）図１は、本発明の一実施例
(実施例１)を示す図であって、(Ａ)はその半導体装置の
平面図であり、(Ｂ)，(Ｃ)は、(Ａ)のＡ−Ａ線，Ｂ−Ｂ
線断面図である。
(実施例１)を示す図であって、(Ａ)はその半導体装置の
平面図であり、(Ｂ)，(Ｃ)は、(Ａ)のＡ−Ａ線，Ｂ−Ｂ
線断面図である。
【００１９】本実施例１の半導体装置２０は、図１の
(Ａ)〜(Ｃ)に示すように、従来の半導体装置と同様、正
方セル２２が縦横等間隔となるように並べられている。
また、正方セル２２のコ−ナ部２３が円弧状の凸状にな
っている。これによって、対角線上で対向する正方セル
２２，２２のゲ−トポリシリコン幅“ｂ”が、縦又は横
に隣接する正方セル２２，２２のゲ−トポリシリコン幅
“ａ”と同じか又はそれ以下になっている(ｂ≦ａ)。
(Ａ)〜(Ｃ)に示すように、従来の半導体装置と同様、正
方セル２２が縦横等間隔となるように並べられている。
また、正方セル２２のコ−ナ部２３が円弧状の凸状にな
っている。これによって、対角線上で対向する正方セル
２２，２２のゲ−トポリシリコン幅“ｂ”が、縦又は横
に隣接する正方セル２２，２２のゲ−トポリシリコン幅
“ａ”と同じか又はそれ以下になっている(ｂ≦ａ)。
【００２０】なお、本実施例１の半導体装置２０は、図
１の(Ｂ)に示すように、第一の導電型を有する半導体基
板１中に第二の導電型のＰ型ベ−ス層５を有し、このベ
−ス層５中に第一の導電型のＮ型ソ−ス層７を有してい
る。（図１中の符号２はＮ型エピ，３はゲ−ト酸化膜，
４はポリシリコン，６はＰ+型ベ−ス層，８は層間絶縁
膜である。この半導体装置２０のコ−ナ部２３以外の部
分は従来と同様であり、詳細な説明は省略する。）
１の(Ｂ)に示すように、第一の導電型を有する半導体基
板１中に第二の導電型のＰ型ベ−ス層５を有し、このベ
−ス層５中に第一の導電型のＮ型ソ−ス層７を有してい
る。（図１中の符号２はＮ型エピ，３はゲ−ト酸化膜，
４はポリシリコン，６はＰ+型ベ−ス層，８は層間絶縁
膜である。この半導体装置２０のコ−ナ部２３以外の部
分は従来と同様であり、詳細な説明は省略する。）
【００２１】前記したように、本実施例１の半導体装置
２０では、対角線上で対向する正方セル２２，２２のコ
−ナ部２３，２３が円弧状の凸状になっていて、図１
(Ｂ)に示す縦又は横に隣接する正方セル２２，２２のゲ
−トポリシリコン幅“ａ”より、図１(Ｃ)に示す対角線
上に対向する正方セル２２，２２のゲ−トポリシリコン
幅“ｂ”が、同一か又は小さくなっている(ｂ≦ａ)の
で、空乏層１１のつながりが均一になる。従って、正方
セル２２，２２のコ−ナ部２３でのブレ−クダウンがな
くなり、破壊耐量が向上する。実験では、破壊耐量が約
10％向上した。なお、正方セル２２，２２の対角線上で
のゲ−トポリシリコン幅“ｂ”は、縦横方向のゲ−トポ
リシリコン幅“ａ”の0.9〜1.0倍が望ましい。なお、コ
−ナ部２３を円弧状の凸状に形成する手段としては、ポ
リシリコン４のエッチングにより行うことができる。
２０では、対角線上で対向する正方セル２２，２２のコ
−ナ部２３，２３が円弧状の凸状になっていて、図１
(Ｂ)に示す縦又は横に隣接する正方セル２２，２２のゲ
−トポリシリコン幅“ａ”より、図１(Ｃ)に示す対角線
上に対向する正方セル２２，２２のゲ−トポリシリコン
幅“ｂ”が、同一か又は小さくなっている(ｂ≦ａ)の
で、空乏層１１のつながりが均一になる。従って、正方
セル２２，２２のコ−ナ部２３でのブレ−クダウンがな
くなり、破壊耐量が向上する。実験では、破壊耐量が約
10％向上した。なお、正方セル２２，２２の対角線上で
のゲ−トポリシリコン幅“ｂ”は、縦横方向のゲ−トポ
リシリコン幅“ａ”の0.9〜1.0倍が望ましい。なお、コ
−ナ部２３を円弧状の凸状に形成する手段としては、ポ
リシリコン４のエッチングにより行うことができる。
【００２２】（実施例２）図２は、本発明の他の実施例
(実施例２)を示す図であって、そのうち(Ａ)は、その半
導体装置の平面図であり、(Ｂ)，(Ｃ)は、(Ａ)のＡ−Ａ
線，Ｂ−Ｂ線断面図である。本実施例２において、半導
体装置３０は、正方セル３２のコ−ナ部３３を多角形状
の凸状にしたものである。これによって、Ｎ型ソ−ス層
７の幅(ソース幅)を大きくとることができ、約５％程度
のＲｏｎ低減が図れるという利点を有する。なお、この
半導体装置３０のコ−ナ部３３以外の部分は従来と同様
であり、詳細な説明は省略する。
(実施例２)を示す図であって、そのうち(Ａ)は、その半
導体装置の平面図であり、(Ｂ)，(Ｃ)は、(Ａ)のＡ−Ａ
線，Ｂ−Ｂ線断面図である。本実施例２において、半導
体装置３０は、正方セル３２のコ−ナ部３３を多角形状
の凸状にしたものである。これによって、Ｎ型ソ−ス層
７の幅(ソース幅)を大きくとることができ、約５％程度
のＲｏｎ低減が図れるという利点を有する。なお、この
半導体装置３０のコ−ナ部３３以外の部分は従来と同様
であり、詳細な説明は省略する。
【００２３】
【発明の効果】本発明は、以上詳記したとおり、ベ−ス
コ−ナ部を凸状とすることにより、空乏層のつながりを
均一化することができ、これによって、部分的なブレ−
クダウンを防止して破壊耐量を向上させることができる
という効果が生じる。
コ−ナ部を凸状とすることにより、空乏層のつながりを
均一化することができ、これによって、部分的なブレ−
クダウンを防止して破壊耐量を向上させることができる
という効果が生じる。
【図１】本発明の一実施例(実施例２)を示す図であっ
て、(Ａ)はその半導体装置の平面図であり、(Ｂ)，(Ｃ)
は、(Ａ)のＡ−Ａ線，Ｂ−Ｂ線断面図である。
て、(Ａ)はその半導体装置の平面図であり、(Ｂ)，(Ｃ)
は、(Ａ)のＡ−Ａ線，Ｂ−Ｂ線断面図である。
【図２】本発明の他の実施例(実施例２)を示す図であっ
て、(Ａ)はその半導体装置の平面図であり、(Ｂ)，(Ｃ)
は、(Ａ)のＡ−Ａ線，Ｂ−Ｂ線断面図である。
て、(Ａ)はその半導体装置の平面図であり、(Ｂ)，(Ｃ)
は、(Ａ)のＡ−Ａ線，Ｂ−Ｂ線断面図である。
【図３】従来の半導体装置の工程Ａ〜工程Ｂからなる製
造工程順断面図である。
造工程順断面図である。
【図４】従来の半導体装置の構造を説明する図であっ
て、(Ａ)はその平面図であり、(Ｂ)，(Ｃ)は、(Ａ)のＡ
−Ａ線，Ｂ−Ｂ線の断面図である。
て、(Ａ)はその平面図であり、(Ｂ)，(Ｃ)は、(Ａ)のＡ
−Ａ線，Ｂ−Ｂ線の断面図である。
１ Ｎ型半導体基板 ２ Ｎ型エピ ３ ゲ−ト酸化膜 ４ ポリシリコン ５ Ｐ型ベ−ス層 ６ Ｐ+ベ−ス層 ７ Ｎ型ソ−ス層 ８ 層間絶縁膜 ９ ソ−ス電極 １０ 裏面電極 １１ 空乏層 １２ 正方セル ２０，３０ 半導体装置 ２２，３２ 正方セル ２３，３３ コ−ナ部
Claims (3)
- 【請求項１】 第一の導電型を有する半導体基板上に第
二の導電型のベース層を有し、該ベース層中に前記第一
の導電型のソース層を有する正方セルが縦横方向に多数
配列された縦型電界効果型半導体装置において、対角線
上で対向するセルのベースとベースの間隔が縦横方向に
隣接するセルのベースとベースの間隔と同じか又はそれ
以下となるように、コーナ部のベース層を凸状に突出さ
せたことを特徴とする半導体装置。 - 【請求項２】 前記コーナ部のベース層の凸状形状が、
円弧状又は多角形状であることを特徴とする請求項１に
記載の半導体装置。 - 【請求項３】 前記対角線上で対向するセル間上のゲー
トポリシリコンの幅が、前記縦横方向に隣接するセル間
上のゲートポリシリコンの幅の０．９倍以上１．０倍以
下であることを特徴とする請求項１に記載の半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8219769A JP2991123B2 (ja) | 1996-08-21 | 1996-08-21 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8219769A JP2991123B2 (ja) | 1996-08-21 | 1996-08-21 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1065158A JPH1065158A (ja) | 1998-03-06 |
| JP2991123B2 true JP2991123B2 (ja) | 1999-12-20 |
Family
ID=16740724
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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