JPH10294456A - 半導体装置 - Google Patents
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H01L29/772—Field effect transistors
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-
- H—ELECTRICITY
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-
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Abstract
(57)【要約】
【課題】 電流集中が起こりにくく、破壊耐量が高いト
レンチ構造を有する絶縁ゲート型半導体装置を提供する
ことである。 【解決手段】 複数の矩形のトレンチ型ＭＯＳ系半導体
ユニットセルを有する半導体装置において、ユニットセ
ルのコーナ部を除くセルの辺上のみにトレンチを形成す
る。セルコーナに、電流集中が発生しやすいトレンチの
交差部が形成されないので、アバランシェ破壊耐量の低
下を防止できる。
レンチ構造を有する絶縁ゲート型半導体装置を提供する
ことである。 【解決手段】 複数の矩形のトレンチ型ＭＯＳ系半導体
ユニットセルを有する半導体装置において、ユニットセ
ルのコーナ部を除くセルの辺上のみにトレンチを形成す
る。セルコーナに、電流集中が発生しやすいトレンチの
交差部が形成されないので、アバランシェ破壊耐量の低
下を防止できる。
Description
【０００１】
【発明の属する技術分野】本発明は、絶縁ゲート型半導
体装置に関し、特に、Ｕ字型トレンチゲート構造を有す
る半導体装置のトレンチパターンに関するものである。
体装置に関し、特に、Ｕ字型トレンチゲート構造を有す
る半導体装置のトレンチパターンに関するものである。
【０００２】
【従来の技術】プレーナ型のＭＯＳＦＥＴでは、チャネ
ルは基板主表面に沿って横方向に形成されるが、Ｕ字型
トレンチ（溝）構造を有するＭＯＳＦＥＴでは、チャネ
ルはトレンチに沿って縦方向に形成される。このため、
Ｕ字型トレンチ構造を有するＭＯＳＦＥＴでは、プレー
ナ型のＭＯＳＦＥＴに較べ、平面上のチャネル面積を縮
小することができ、素子の高集積化を図ることができ
る。
ルは基板主表面に沿って横方向に形成されるが、Ｕ字型
トレンチ（溝）構造を有するＭＯＳＦＥＴでは、チャネ
ルはトレンチに沿って縦方向に形成される。このため、
Ｕ字型トレンチ構造を有するＭＯＳＦＥＴでは、プレー
ナ型のＭＯＳＦＥＴに較べ、平面上のチャネル面積を縮
小することができ、素子の高集積化を図ることができ
る。
【０００３】Ｕ字型トレンチ構造のＭＯＳＦＥＴとして
は、複数のトレンチラインを並列に並べたストライプタ
イプと以下に述べるメッシュタイプとがある。図４
（１）に、一般的なメッシュタイプトレンチ構造のＭＯ
ＳＦＥＴチップ５００の概略平面構成を示す。メッシュ
タイプは、同図に示すように、縦と横にそれぞれ複数の
トレンチライン５３０がマトリクス状に形成されるもの
である。このため、ストライプタイプに較べ、ユニット
セルあたりの実質的なチャネル幅を増やせ、チャネル抵
抗を低減できる。
は、複数のトレンチラインを並列に並べたストライプタ
イプと以下に述べるメッシュタイプとがある。図４
（１）に、一般的なメッシュタイプトレンチ構造のＭＯ
ＳＦＥＴチップ５００の概略平面構成を示す。メッシュ
タイプは、同図に示すように、縦と横にそれぞれ複数の
トレンチライン５３０がマトリクス状に形成されるもの
である。このため、ストライプタイプに較べ、ユニット
セルあたりの実質的なチャネル幅を増やせ、チャネル抵
抗を低減できる。
【０００４】なお、一般的に素子の周囲には、枠状のゲ
ート配線５１０が形成されており、その一部に、ゲート
パッド５２０が形成されている。
ート配線５１０が形成されており、その一部に、ゲート
パッド５２０が形成されている。
【０００５】図４（２）は、図４（１）に示したチップ
の一部を拡大した部分平面図である。
の一部を拡大した部分平面図である。
【０００６】素子の周囲に形成されたゲート配線５１０
上には、低抵抗化を図る目的で、通常はＡｌ配線が形成
されている。トレンチライン５３０の端部は、ゲート配
線５１０まで達するように形成されている。トレンチに
は、通常ポリシリコンによる埋め込みゲート電極が形成
されており、素子の周囲で電気的にゲート配線５１０と
接続されている。
上には、低抵抗化を図る目的で、通常はＡｌ配線が形成
されている。トレンチライン５３０の端部は、ゲート配
線５１０まで達するように形成されている。トレンチに
は、通常ポリシリコンによる埋め込みゲート電極が形成
されており、素子の周囲で電気的にゲート配線５１０と
接続されている。
【０００７】
【発明が解決しようとする課題】上述するように、メッ
シュタイプトレンチ構造のＭＯＳＦＥＴは、ストライプ
タイプに較べチャネル密度の向上を図ることができる
が、ストライプタイプとは異なり縦のトレンチラインと
横のトレンチラインが、交差する領域ができるため、こ
れに起因して、以下のような問題が発生しやすい。
シュタイプトレンチ構造のＭＯＳＦＥＴは、ストライプ
タイプに較べチャネル密度の向上を図ることができる
が、ストライプタイプとは異なり縦のトレンチラインと
横のトレンチラインが、交差する領域ができるため、こ
れに起因して、以下のような問題が発生しやすい。
【０００８】第１に、トレンチラインが交差する領域、
即ち、図中斜線で示すユニットセル５４０のコーナ部で
は、電流集中が発生しやすい。この結果、チップとして
のアバランシェ破壊耐量が低下してしまう。
即ち、図中斜線で示すユニットセル５４０のコーナ部で
は、電流集中が発生しやすい。この結果、チップとして
のアバランシェ破壊耐量が低下してしまう。
【０００９】第２に、トレンチラインが交差する領域で
は、トレンチ幅が実質的に広がってしまうので、ポリシ
リコンによる埋め込みが良好に行えない場合がでてく
る。
は、トレンチ幅が実質的に広がってしまうので、ポリシ
リコンによる埋め込みが良好に行えない場合がでてく
る。
【００１０】図５（１）は、図４（２）における一点鎖
線ＡＡ’の切断部のＵ字型トレンチの断面構造を示した
ものである。また、図５（２）は、図４（２）における
一点鎖線ＢＢ’の切断部、即ちトレンチラインの交差領
域におけるＵ字型トレンチの断面構造を示す。
線ＡＡ’の切断部のＵ字型トレンチの断面構造を示した
ものである。また、図５（２）は、図４（２）における
一点鎖線ＢＢ’の切断部、即ちトレンチラインの交差領
域におけるＵ字型トレンチの断面構造を示す。
【００１１】図５（１）に示すように、ｎ-型エピタキ
シャル層６００上にｐ型ベース領域６１０が形成されて
おり、トレンチ５３０の両側の表面層には、ｎ+型ソー
ス領域６２０が形成されている。トレンチ５３０は、ｎ
-型エピタキシャル層６００に達する深さを有してお
り、トレンチ５３０の内表面は、ゲート酸化膜６３０で
覆われ、その内側にポリシリコン６４０が埋め込まれて
いる。
シャル層６００上にｐ型ベース領域６１０が形成されて
おり、トレンチ５３０の両側の表面層には、ｎ+型ソー
ス領域６２０が形成されている。トレンチ５３０は、ｎ
-型エピタキシャル層６００に達する深さを有してお
り、トレンチ５３０の内表面は、ゲート酸化膜６３０で
覆われ、その内側にポリシリコン６４０が埋め込まれて
いる。
【００１２】図５（２）に示す、トレンチラインの交差
する領域においても、トレンチ周囲の構造は同様であ
る。しかし、同図に示すように、交差部では実質的なト
レンチ幅が広がる。このため、図５（１）に示す他のト
レンチ部を埋め込む条件を用いてポリシリコン６４０の
埋め込みを行うと、図５（２）に示すように、トレンチ
中央に凹部を残してしまい、埋め込み不良が発生するこ
とがある。
する領域においても、トレンチ周囲の構造は同様であ
る。しかし、同図に示すように、交差部では実質的なト
レンチ幅が広がる。このため、図５（１）に示す他のト
レンチ部を埋め込む条件を用いてポリシリコン６４０の
埋め込みを行うと、図５（２）に示すように、トレンチ
中央に凹部を残してしまい、埋め込み不良が発生するこ
とがある。
【００１３】後に続く工程において、凹部が酸化膜によ
って埋められると、酸化膜の膨張性により、トレンチ内
に応力が発生してしまう恐れもある。
って埋められると、酸化膜の膨張性により、トレンチ内
に応力が発生してしまう恐れもある。
【００１４】本発明の目的は、破壊耐量が改善され、歩
留まりの高いＵ字型トレンチ構造を有するＭＯＳＦＥＴ
を提供することである。
留まりの高いＵ字型トレンチ構造を有するＭＯＳＦＥＴ
を提供することである。
【００１５】
【課題を解決するための手段】本発明の半導体装置の第
１の特徴は、第１の導電型を有する半導体基板と、前記
半導体基板の主表面上に形成された第１の導電型を有す
る第１半導体層と、前記第１半導体層上に形成された第
２の導電型を有する第２半導体層と、前記第２半導体層
の表面層の一定領域に形成された第１の導電型を有する
１または複数の第３半導体層と、前記各第３半導体層の
中央に、前記第３半導体層と前記第２半導体層を貫き、
前記第１半導体層に達するように形成されたトレンチ
と、前記トレンチの内壁を覆うゲート酸化膜と、前記ゲ
ート酸化膜の内側に前記トレンチを埋め込むように形成
された埋め込みゲート電極と、前記埋め込みゲート電極
の表面を覆い、前記第２半導体層表面上に形成されたゲ
ート配線と、前記ゲート配線、前記第２半導体層および
前記第３半導体層の表面を覆う層間絶縁層と、前記層間
絶縁層上に形成され、コンタクトホールを介して前記第
２半導体層および前記第３半導体層に電気的に接続され
るソース電極とを有し、前記トレンチが、平面上、複数
の並列な第１直線群上および前記第１直線群に交差する
複数の並列な第２直線群上に形成されており、互いに交
差しあう、前記第１直線群のうちいずれか１の直線と前
記第２直線群のうちいずれか１の直線上のトレンチ同士
が交差しないように、各直線上に非連続的に形成されて
いることである。
１の特徴は、第１の導電型を有する半導体基板と、前記
半導体基板の主表面上に形成された第１の導電型を有す
る第１半導体層と、前記第１半導体層上に形成された第
２の導電型を有する第２半導体層と、前記第２半導体層
の表面層の一定領域に形成された第１の導電型を有する
１または複数の第３半導体層と、前記各第３半導体層の
中央に、前記第３半導体層と前記第２半導体層を貫き、
前記第１半導体層に達するように形成されたトレンチ
と、前記トレンチの内壁を覆うゲート酸化膜と、前記ゲ
ート酸化膜の内側に前記トレンチを埋め込むように形成
された埋め込みゲート電極と、前記埋め込みゲート電極
の表面を覆い、前記第２半導体層表面上に形成されたゲ
ート配線と、前記ゲート配線、前記第２半導体層および
前記第３半導体層の表面を覆う層間絶縁層と、前記層間
絶縁層上に形成され、コンタクトホールを介して前記第
２半導体層および前記第３半導体層に電気的に接続され
るソース電極とを有し、前記トレンチが、平面上、複数
の並列な第１直線群上および前記第１直線群に交差する
複数の並列な第２直線群上に形成されており、互いに交
差しあう、前記第１直線群のうちいずれか１の直線と前
記第２直線群のうちいずれか１の直線上のトレンチ同士
が交差しないように、各直線上に非連続的に形成されて
いることである。
【００１６】上記本発明の第１の特徴によれば、電流集
中が生じやすいトレンチの交差部が存在しないため、電
流集中によるアバランシェ破壊耐量の低下を抑制するこ
とができる。また、トレンチ幅が広がるトレンチの交差
部が存在しないため、トレンチ幅が一定であり、トレン
チの埋め込み条件の調整が容易となる。
中が生じやすいトレンチの交差部が存在しないため、電
流集中によるアバランシェ破壊耐量の低下を抑制するこ
とができる。また、トレンチ幅が広がるトレンチの交差
部が存在しないため、トレンチ幅が一定であり、トレン
チの埋め込み条件の調整が容易となる。
【００１７】また、ゲート配線がトレンチの埋め込み部
表面に形成されるているので、トレンチが非連続に形成
されていても、各トレンチに埋め込まれたゲート電極を
電気的にゲート配線と接続することが可能である。
表面に形成されるているので、トレンチが非連続に形成
されていても、各トレンチに埋め込まれたゲート電極を
電気的にゲート配線と接続することが可能である。
【００１８】本発明の半導体装置の第２の特徴は、平面
上、前記第１直線群と前記第２直線群とで画定される矩
形形状を有するユニットセルを複数有し、前記トレンチ
が、各ユニットセルのコーナ部を除くユニットセルの各
辺に隣接する領域に形成されていることである。
上、前記第１直線群と前記第２直線群とで画定される矩
形形状を有するユニットセルを複数有し、前記トレンチ
が、各ユニットセルのコーナ部を除くユニットセルの各
辺に隣接する領域に形成されていることである。
【００１９】上記本発明の第２の特徴によれば、ユニッ
トセルのコーナ部にトレンチの交差部が形成されない。
このため、従来ユニットセルのコーナ部で発生しやすか
った電流集中が抑制され、アバランシェ破壊耐量を向上
することができる。
トセルのコーナ部にトレンチの交差部が形成されない。
このため、従来ユニットセルのコーナ部で発生しやすか
った電流集中が抑制され、アバランシェ破壊耐量を向上
することができる。
【００２０】本発明の半導体装置の第３の特徴は、前記
ゲート電極と前記ゲート配線が、同一導電材料で形成さ
れていることである。
ゲート電極と前記ゲート配線が、同一導電材料で形成さ
れていることである。
【００２１】上記本発明の第３の特徴によれば、各トレ
ンチを埋め込み、ゲート電極を形成する工程とゲート配
線形成の為の導電材料の成膜工程とを同一工程で行うこ
とが可能となり、製造工程を簡易化することができる。
ンチを埋め込み、ゲート電極を形成する工程とゲート配
線形成の為の導電材料の成膜工程とを同一工程で行うこ
とが可能となり、製造工程を簡易化することができる。
【００２２】本発明の半導体装置の第４の特徴は、前記
ゲート配線が、前記第１直線群上および前記第２直線群
上に形成されていることである。
ゲート配線が、前記第１直線群上および前記第２直線群
上に形成されていることである。
【００２３】上記本発明の第４の特徴によれば、各トレ
ンチに埋め込まれたゲート電極とゲート配線との電気的
な接続が容易でかつ簡易な素子構成を提供できる。
ンチに埋め込まれたゲート電極とゲート配線との電気的
な接続が容易でかつ簡易な素子構成を提供できる。
【００２４】
【発明の実施の形態】本発明の実施の形態について、図
１〜図３（３）を参照して説明する。
１〜図３（３）を参照して説明する。
【００２５】図１は、本発明の実施の形態であるＵ字型
トレンチ構造のＭＯＳＦＥＴの一部の平面構造を示す図
である。以下、ｎチャネル型のＭＯＳＦＥＴを例にとっ
て説明する。
トレンチ構造のＭＯＳＦＥＴの一部の平面構造を示す図
である。以下、ｎチャネル型のＭＯＳＦＥＴを例にとっ
て説明する。
【００２６】図１に示すように、トレンチ１０は、一定
間隔ごとに非連続的に形成されている。図４で示す従来
のメッシュ型において、図中縦のトレンチラインと横の
トレンチラインが交差していた箇所には、トレンチ１０
は形成されていない。即ち、トレンチ１０は矩形平面形
状を有する各セル１１のコーナ部分には形成されず、各
セルの辺に隣接する領域のみに形成されている。
間隔ごとに非連続的に形成されている。図４で示す従来
のメッシュ型において、図中縦のトレンチラインと横の
トレンチラインが交差していた箇所には、トレンチ１０
は形成されていない。即ち、トレンチ１０は矩形平面形
状を有する各セル１１のコーナ部分には形成されず、各
セルの辺に隣接する領域のみに形成されている。
【００２７】従来と同様、素子の周囲には、枠状のゲー
ト配線１２が形成される。また、この枠状のゲート配線
１２の上には、配線抵抗を下げる目的で、Ａｌ電極１３
が形成されている。
ト配線１２が形成される。また、この枠状のゲート配線
１２の上には、配線抵抗を下げる目的で、Ａｌ電極１３
が形成されている。
【００２８】従来は、トレンチラインが素子の周囲に設
けられた枠状のゲート配線部に達するように設けられ、
トレンチ端部でトレンチ内の埋め込みゲート電極と素子
周囲に設けられたゲート配線との電気的接続が行われて
いたが、上述するように、本実施の形態におけるＭＯＳ
ＦＥＴでは、トレンチが連続的に形成されていないた
め、同様な構造でゲート電極とゲート配線とを接続する
ことはできない。
けられた枠状のゲート配線部に達するように設けられ、
トレンチ端部でトレンチ内の埋め込みゲート電極と素子
周囲に設けられたゲート配線との電気的接続が行われて
いたが、上述するように、本実施の形態におけるＭＯＳ
ＦＥＴでは、トレンチが連続的に形成されていないた
め、同様な構造でゲート電極とゲート配線とを接続する
ことはできない。
【００２９】そこで、本実施の形態においては、図１に
示すように、トレンチの上に各トレンチ内のゲート電極
に電気的に接続されたライン状のゲート配線１２を設
け、そのゲート配線１２の端部を素子周囲に形成される
枠状のゲート配線に接続させている。
示すように、トレンチの上に各トレンチ内のゲート電極
に電気的に接続されたライン状のゲート配線１２を設
け、そのゲート配線１２の端部を素子周囲に形成される
枠状のゲート配線に接続させている。
【００３０】図２（１）は、図１における一点鎖線Ｃ
Ｃ’での切断面、即ちユニットセルの中央を横切る素子
の切断面を示す。同図に示すように、本実施の形態にお
けるＭＯＳＦＥＴは、裏面にドレイン電極が形成された
ｎ+型のシリコン基板２０上にｎ-型エピタキシャル層２
１、さらにｎ-エピタキシャル層２１上にｐ型ベース領
域２２が形成されている。
Ｃ’での切断面、即ちユニットセルの中央を横切る素子
の切断面を示す。同図に示すように、本実施の形態にお
けるＭＯＳＦＥＴは、裏面にドレイン電極が形成された
ｎ+型のシリコン基板２０上にｎ-型エピタキシャル層２
１、さらにｎ-エピタキシャル層２１上にｐ型ベース領
域２２が形成されている。
【００３１】Ｕ字型トレンチ１０は、溝底部がｎ-型エ
ピタキシャル層２１に達するように形成されており、ト
レンチの内壁には、薄いゲート酸化膜２４が形成され、
このゲート酸化膜２４の内側がポリシリコン２５で埋め
込まれている。この埋め込まれたポリシリコン２５が、
ＭＯＳＦＥＴのゲート電極に相当する。トレンチの埋め
込み部より上の層、即ち、ｐ型ベース領域２２表面より
上にでているポリシリコン２５は、ゲート配線１２に相
当する。
ピタキシャル層２１に達するように形成されており、ト
レンチの内壁には、薄いゲート酸化膜２４が形成され、
このゲート酸化膜２４の内側がポリシリコン２５で埋め
込まれている。この埋め込まれたポリシリコン２５が、
ＭＯＳＦＥＴのゲート電極に相当する。トレンチの埋め
込み部より上の層、即ち、ｐ型ベース領域２２表面より
上にでているポリシリコン２５は、ゲート配線１２に相
当する。
【００３２】Ｕ字型トレンチ１０に隣接するｐ型ベース
領域２２の表面層には、ｎ+型ソース領域２３が形成さ
れている。ＭＯＳＦＥＴの動作時には、ｎ+型ソース領
域２３とｎ-型エピタキシャル層２１の間のトレンチ１
０に沿った領域に電子のチャネルができることになる。
領域２２の表面層には、ｎ+型ソース領域２３が形成さ
れている。ＭＯＳＦＥＴの動作時には、ｎ+型ソース領
域２３とｎ-型エピタキシャル層２１の間のトレンチ１
０に沿った領域に電子のチャネルができることになる。
【００３３】ポリシリコン２５によるゲート配線部を覆
うように、層間絶縁膜２６が形成され、さらにこの層間
絶縁膜２６上にソース電極２７が形成される。ソース電
極２７は、コンタクトホールを介して、ｐ型ベース領域
２２とｎ+型ソース領域２３に電気的に接続されてい
る。
うように、層間絶縁膜２６が形成され、さらにこの層間
絶縁膜２６上にソース電極２７が形成される。ソース電
極２７は、コンタクトホールを介して、ｐ型ベース領域
２２とｎ+型ソース領域２３に電気的に接続されてい
る。
【００３４】図２（２）は、図１における一点鎖線Ｄ
Ｄ’での切断面、即ち隣接しあうユニットセルの間隙部
に沿った切断面を示す。同図に示すように、同一線上
に、非連続に形成される複数のトレンチ１０には、それ
ぞれポリシリコン２５が埋め込まれている。トレンチの
埋め込み部はゲート電極に相当し、同一線上の各トレン
チに形成される各ゲート電極は埋め込み部より上層に形
成されるポリシリコン２５からなるゲート配線によっ
て、電気的に接続される。
Ｄ’での切断面、即ち隣接しあうユニットセルの間隙部
に沿った切断面を示す。同図に示すように、同一線上
に、非連続に形成される複数のトレンチ１０には、それ
ぞれポリシリコン２５が埋め込まれている。トレンチの
埋め込み部はゲート電極に相当し、同一線上の各トレン
チに形成される各ゲート電極は埋め込み部より上層に形
成されるポリシリコン２５からなるゲート配線によっ
て、電気的に接続される。
【００３５】以下、図３（１）から図３（３）を用い
て、上記本実施の形態におけるＵ字型トレンチ構造のＭ
ＯＳＦＥＴの製造工程について説明する。
て、上記本実施の形態におけるＵ字型トレンチ構造のＭ
ＯＳＦＥＴの製造工程について説明する。
【００３６】まず、図３（１）に示すように、砒素（Ａ
ｓ）がドープされた単結晶のｎ+型シリコン基板２０上
に気相成長法を用いて、膜厚約１０μｍのｎ-型エピタ
キシャル層２１を形成する。気相成長の条件としては、
例えば減圧下で基板温度を１２００℃程度とし、反応ガ
スとしてモノシラン（ＳｉＨ4）ガス、ドーピングガス
としてホスフィン（ＰＨ3）を用いる。
ｓ）がドープされた単結晶のｎ+型シリコン基板２０上
に気相成長法を用いて、膜厚約１０μｍのｎ-型エピタ
キシャル層２１を形成する。気相成長の条件としては、
例えば減圧下で基板温度を１２００℃程度とし、反応ガ
スとしてモノシラン（ＳｉＨ4）ガス、ドーピングガス
としてホスフィン（ＰＨ3）を用いる。
【００３７】次にイオン注入法を用いて、エピタキシャ
ル層２１の表面全面に、ボロン（Ｂ）イオンを注入す
る。注入条件は、例えばイオン注入エネルギを４０〜５
０ｋｅＶ、ドーズ量を１０14〜１０15／ｃｍ2とする。
注入後、基板温度１１００〜１２００℃で約１０時間基
板をアニールし、注入したＢイオンを活性化し、深さ約
２μｍのｐ型ベース領域２２を形成する。
ル層２１の表面全面に、ボロン（Ｂ）イオンを注入す
る。注入条件は、例えばイオン注入エネルギを４０〜５
０ｋｅＶ、ドーズ量を１０14〜１０15／ｃｍ2とする。
注入後、基板温度１１００〜１２００℃で約１０時間基
板をアニールし、注入したＢイオンを活性化し、深さ約
２μｍのｐ型ベース領域２２を形成する。
【００３８】基板表面にレジストを塗布し、フォトリソ
グラフィ工程を用いて、レジストパターンを形成する。
このレジストパターンを注入マスクとし、イオン注入法
を用いて砒素（Ａｓ）イオンを基板面に注入する。この
時のイオン注入条件は、例えばイオン注入エネルギを３
０〜４０ｋｅＶ、ドーズ量を約１０15／ｃｍ2とする。
この後基板温度約９００〜１０００℃で、約１０〜２０
分間、基板のアニールを行い、注入イオンを活性化し、
深さ約０．５μｍのｎ+型ソース領域２３を形成する。
グラフィ工程を用いて、レジストパターンを形成する。
このレジストパターンを注入マスクとし、イオン注入法
を用いて砒素（Ａｓ）イオンを基板面に注入する。この
時のイオン注入条件は、例えばイオン注入エネルギを３
０〜４０ｋｅＶ、ドーズ量を約１０15／ｃｍ2とする。
この後基板温度約９００〜１０００℃で、約１０〜２０
分間、基板のアニールを行い、注入イオンを活性化し、
深さ約０．５μｍのｎ+型ソース領域２３を形成する。
【００３９】次に、図３（２）に示すように、ｎ+型ソ
ース領域２３の表面からｐ型ベース領域２２を貫いてｎ
-型エピタキシャル層２１に達するトレンチ１０を形成
する。トレンチの形成には、反応性イオンエッチング
（ＲＩＥ）法を用いるとよい。エッチングガスとして、
例えばＨＢｒ等を用いるとよい。
ース領域２３の表面からｐ型ベース領域２２を貫いてｎ
-型エピタキシャル層２１に達するトレンチ１０を形成
する。トレンチの形成には、反応性イオンエッチング
（ＲＩＥ）法を用いるとよい。エッチングガスとして、
例えばＨＢｒ等を用いるとよい。
【００４０】従来のトレンチのように、ライン状のトレ
ンチを形成するのではなく、図１の図面中破線で示すよ
うに、各セルのコーナ部分を除く辺に隣接する領域のみ
に非連続なトレンチを形成する。
ンチを形成するのではなく、図１の図面中破線で示すよ
うに、各セルのコーナ部分を除く辺に隣接する領域のみ
に非連続なトレンチを形成する。
【００４１】基板表面および、トレンチの内表面を熱酸
化し、表面に膜厚約５０〜１００ｎｍのゲート酸化膜２
４を形成する。
化し、表面に膜厚約５０〜１００ｎｍのゲート酸化膜２
４を形成する。
【００４２】図３（３）に示すように、減圧ＣＶＤ（Ch
emical Vapor Deposition）法を用いて、トレンチ１０
内をポリシリコン２５で埋め込み、ゲート電極を形成す
る。トレンチの埋め込みが終了した後も成膜を続け、最
終的に基板表面上のポリシリコンの膜厚を約５００ｎｍ
とする。その後、通常のフォトリソグラフィ工程を用い
て、基板表面に形成されたポリシリコン２５をパターニ
ングし、ゲート配線を形成する。
emical Vapor Deposition）法を用いて、トレンチ１０
内をポリシリコン２５で埋め込み、ゲート電極を形成す
る。トレンチの埋め込みが終了した後も成膜を続け、最
終的に基板表面上のポリシリコンの膜厚を約５００ｎｍ
とする。その後、通常のフォトリソグラフィ工程を用い
て、基板表面に形成されたポリシリコン２５をパターニ
ングし、ゲート配線を形成する。
【００４３】ＣＶＤ法を用いて、基板表面上に膜厚約
１．５〜３μｍの層間絶縁膜２６を形成する。層間絶縁
膜２６は単層のＳｉＯ2膜でもよいが、ＳｉＯ2膜と平坦
性の高いボロンフォスフォシリケートガラス（ＢＰＳ
Ｇ）やフォスフォシリケートガラス（ＰＳＧ）等の複数
の膜による積層膜としてもよい。
１．５〜３μｍの層間絶縁膜２６を形成する。層間絶縁
膜２６は単層のＳｉＯ2膜でもよいが、ＳｉＯ2膜と平坦
性の高いボロンフォスフォシリケートガラス（ＢＰＳ
Ｇ）やフォスフォシリケートガラス（ＰＳＧ）等の複数
の膜による積層膜としてもよい。
【００４４】この後、通常のフォトリソグラフィ工程を
用いて、層間絶縁膜２６を選択的にエッチングし、ＭＯ
ＳＦＥＴを構成するｎ+型ソース領域２３、ｐ型ベース
領域２２が底面に露出するコンタクトホールを形成す
る。
用いて、層間絶縁膜２６を選択的にエッチングし、ＭＯ
ＳＦＥＴを構成するｎ+型ソース領域２３、ｐ型ベース
領域２２が底面に露出するコンタクトホールを形成す
る。
【００４５】スパッタリング法を用い、基板表面上に膜
厚約４μｍのＡｌ膜、若しくはＡｌとＳｉの合金膜を形
成し、通常のフォトリソグラフィ工程を用いてこの膜を
エッチングし、ｎ+型ソース領域２３およびｐ型ベース
領域２２に電気的に接続されるソース電極２７を形成す
る。さらに、スパッタリング法を用いて、基板裏面全面
に、約１μｍの金（Ａｕ）を蒸着し、ドレイン電極を形
成する。以上の工程を終えると図２（１）に示すＵ字型
トレンチ構造を有するＭＯＳＦＥＴが完成する。
厚約４μｍのＡｌ膜、若しくはＡｌとＳｉの合金膜を形
成し、通常のフォトリソグラフィ工程を用いてこの膜を
エッチングし、ｎ+型ソース領域２３およびｐ型ベース
領域２２に電気的に接続されるソース電極２７を形成す
る。さらに、スパッタリング法を用いて、基板裏面全面
に、約１μｍの金（Ａｕ）を蒸着し、ドレイン電極を形
成する。以上の工程を終えると図２（１）に示すＵ字型
トレンチ構造を有するＭＯＳＦＥＴが完成する。
【００４６】上述するように、本実施の形態において
は、少なくともユニットセルのコーナ部でトレンチが交
差しないように、個々のトレンチの長さを、ユニットセ
ルの一辺の長さより短くする必要がある。但し、トレン
チの長さを短くすると、これに伴いユニットセルに対す
る実質的なチャネル幅が短くなり、チャネル部の抵抗が
上がるため、トレンチ幅を短くし過ぎることは好ましく
ない。
は、少なくともユニットセルのコーナ部でトレンチが交
差しないように、個々のトレンチの長さを、ユニットセ
ルの一辺の長さより短くする必要がある。但し、トレン
チの長さを短くすると、これに伴いユニットセルに対す
る実質的なチャネル幅が短くなり、チャネル部の抵抗が
上がるため、トレンチ幅を短くし過ぎることは好ましく
ない。
【００４７】例えば、図１中、縦のゲート配線１２と横
のゲート配線１２で画定される各矩形ユニットセルが６
μｍ×６μｍである場合、トレンチの端部がユニットセ
ルの各コーナより約１μｍ程度離れるように、即ちトレ
ンチの長さを４μｍ程度とするのが好ましい。
のゲート配線１２で画定される各矩形ユニットセルが６
μｍ×６μｍである場合、トレンチの端部がユニットセ
ルの各コーナより約１μｍ程度離れるように、即ちトレ
ンチの長さを４μｍ程度とするのが好ましい。
【００４８】以上の方法で形成するＵ字型トレンチ構造
を有するＭＯＳＦＥＴでは、各セルのコーナ部でトレン
チが交差していないため、電流集中の発生が抑制でき
る。よって、本実施の形態におけるトランジスタのアバ
ランシェ耐量は、図４に示す従来のメッシュタイプＵ字
型トレンチ構造のＭＯＳＦＥＴに比較し、向上すること
が期待できる。
を有するＭＯＳＦＥＴでは、各セルのコーナ部でトレン
チが交差していないため、電流集中の発生が抑制でき
る。よって、本実施の形態におけるトランジスタのアバ
ランシェ耐量は、図４に示す従来のメッシュタイプＵ字
型トレンチ構造のＭＯＳＦＥＴに比較し、向上すること
が期待できる。
【００４９】また、実質的にトレンチ幅が広いトレンチ
の交差部が存在しないため、いずれのトレンチ幅もほぼ
均一となる。よって、ポリシリコンによるトレンチの埋
め込み条件の調整が容易となり、再現性良く良好な埋め
込みを行うことができる。
の交差部が存在しないため、いずれのトレンチ幅もほぼ
均一となる。よって、ポリシリコンによるトレンチの埋
め込み条件の調整が容易となり、再現性良く良好な埋め
込みを行うことができる。
【００５０】以上、ｎチャネル型のＭＯＳＦＥＴの場合
を例にとって説明したが、ｐチャネル型のＭＯＳＦＥＴ
の場合には、デバイスを構成する各半導体層の導電型を
逆とすればよい。この場合にも上述したトレンチ構造を
形成することにより、アバランシェ耐量の向上を図るこ
とができる。
を例にとって説明したが、ｐチャネル型のＭＯＳＦＥＴ
の場合には、デバイスを構成する各半導体層の導電型を
逆とすればよい。この場合にも上述したトレンチ構造を
形成することにより、アバランシェ耐量の向上を図るこ
とができる。
【００５１】ＭＯＳＦＥＴ構造以外の同様なトレンチ構
造を有する絶縁ゲート型半導体装置、例えばＩＧＢＴ
（Insulated Gate Bipola Transistor）等にも、上述し
たトレンチ構造を応用することによりアバランシェ耐量
の向上を図ることができる。
造を有する絶縁ゲート型半導体装置、例えばＩＧＢＴ
（Insulated Gate Bipola Transistor）等にも、上述し
たトレンチ構造を応用することによりアバランシェ耐量
の向上を図ることができる。
【００５２】以上、実施例に沿って本発明を説明した
が、本発明は、これらに制限されるものではない。例え
ば、種々の変更、改良、組み合わせ等が可能なことは当
業者に自明であろう。
が、本発明は、これらに制限されるものではない。例え
ば、種々の変更、改良、組み合わせ等が可能なことは当
業者に自明であろう。
【００５３】
【発明の効果】本発明の半導体装置によれば、トレンチ
の交差部が存在しないため、電流集中の発生が抑制され
る。特に、セルコーナ部にトレンチを形成しない場合
は、セルコーナで発生しやすい電流集中の発生を抑制す
ることができるため、良好なアバランシェ破壊耐量を有
する絶縁ゲート型半導体装置を提供できる。
の交差部が存在しないため、電流集中の発生が抑制され
る。特に、セルコーナ部にトレンチを形成しない場合
は、セルコーナで発生しやすい電流集中の発生を抑制す
ることができるため、良好なアバランシェ破壊耐量を有
する絶縁ゲート型半導体装置を提供できる。
【００５４】また、トレンチの交差部が存在しないた
め、形成されるトレンチの幅を揃えることができる。こ
のため、埋め込み条件の調整が容易となり、埋め込み不
良の発生を抑制でき、歩留まりの高い絶縁ゲート型半導
体装置を提供できる。
め、形成されるトレンチの幅を揃えることができる。こ
のため、埋め込み条件の調整が容易となり、埋め込み不
良の発生を抑制でき、歩留まりの高い絶縁ゲート型半導
体装置を提供できる。
【図１】本発明の実施の形態によるトレンチ型ＭＯＳＦ
ＥＴの部分平面図である。
ＥＴの部分平面図である。
【図２】本発明の実施の形態によるトレンチ型ＭＯＳＦ
ＥＴの部分断面図である。
ＥＴの部分断面図である。
【図３】本発明の実施の形態によるトレンチ型ＭＯＳＦ
ＥＴの工程を説明するための各工程におけるトレンチ型
ＭＯＳＦＥＴの部分断面図である。
ＥＴの工程を説明するための各工程におけるトレンチ型
ＭＯＳＦＥＴの部分断面図である。
【図４】従来のメッシュタイプトレンチ型ＭＯＳＦＥＴ
のチップの概略平面図である。
のチップの概略平面図である。
【図５】従来のメッシュタイプトレンチ型ＭＯＳＦＥＴ
の部分断面図である。
の部分断面図である。
１０・・・トレンチ １１・・・セル １２・・・ゲート配線 １３・・・Ａｌ電極 ２０・・・基板 ２１・・・ｎ-型エピタキシャル層 ２２・・・ｐ型ベース領域 ２３・・・ｎ+型ソース領域 ２４・・・ゲート酸化膜 ２５・・・ポリシリコン膜 ２６・・・層間絶縁膜 ２７・・・ソース電極
Claims (5)
- 【請求項１】 第１の導電型を有する半導体基板と、 前記半導体基板の主表面上に形成された第１の導電型を
有する第１半導体層と、 前記第１半導体層上に形成された第２の導電型を有する
第２半導体層と、 前記第２半導体層の表面層の一定領域に形成された第１
の導電型を有する１または複数の第３半導体層と、 前記各第３半導体層の中央に、前記第３半導体層と前記
第２半導体層を貫き、前記第１半導体層に達するように
形成されたトレンチと、 前記トレンチの内壁を覆うゲート酸化膜と、 前記ゲート酸化膜の内側に前記トレンチを埋め込むよう
に形成された埋め込みゲート電極と、 前記埋め込みゲート電極の表面を覆い、前記第２半導体
層表面上に形成されたゲート配線と、 前記ゲート配線、前記第２半導体層および前記第３半導
体層の表面を覆う層間絶縁層と、 前記層間絶縁層上に形成され、コンタクトホールを介し
て前記第２半導体層および前記第３半導体層に電気的に
接続されるソース電極とを有し、 前記トレンチが、 平面上、複数の並列な第１直線群上および前記第１直線
群に交差する複数の並列な第２直線群上に形成されてお
り、互いに交差しあう、前記第１直線群のうちいずれか
１の直線と前記第２直線群のうちいずれか１の直線上の
トレンチ同士が交差しないように、各直線上に非連続的
に形成されている半導体装置。 - 【請求項２】 平面上、前記第１直線群と前記第２直線
群とで画定される矩形形状を有するユニットセルを複数
有し、 前記トレンチが、各ユニットセルのコーナ部を除くユニ
ットセルの各辺に隣接する領域に形成されている請求項
１に記載の半導体装置。 - 【請求項３】 前記ゲート電極と前記ゲート配線が、同
一導電材料で形成されている請求項１または請求項２に
記載の半導体装置。 - 【請求項４】 前記ゲート配線が、前記第１直線群上お
よび前記第２直線群上に形成されている請求項１から請
求項３のいずれか１に記載の半導体装置。 - 【請求項５】 前記ユニットセルが、ＭＯＳＦＥＴもし
くはＩＧＢＴセルである請求項２から請求項４のいずれ
か１に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9100531A JPH10294456A (ja) | 1997-04-17 | 1997-04-17 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9100531A JPH10294456A (ja) | 1997-04-17 | 1997-04-17 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10294456A true JPH10294456A (ja) | 1998-11-04 |
Family
ID=14276552
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9100531A Pending JPH10294456A (ja) | 1997-04-17 | 1997-04-17 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10294456A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003509836A (ja) * | 1999-05-25 | 2003-03-11 | ウィリアムス、リチャード・ケイ | 複数の厚さを有するゲート酸化物層を備えたトレンチ半導体素子及びそれを製造する方法 |
| JP2011512043A (ja) * | 2008-02-13 | 2011-04-14 | ビシェイ−シリコニクス | 電界効果トランジスタ |
| CN103325671A (zh) * | 2013-05-25 | 2013-09-25 | 复旦大学 | 一种在半导体表面制造t形栅极的方法 |
| WO2014021199A1 (ja) * | 2012-08-01 | 2014-02-06 | 三菱電機株式会社 | 炭化珪素半導体装置とその製造方法 |
| CN104733523A (zh) * | 2013-12-19 | 2015-06-24 | 比亚迪股份有限公司 | Mosfet功率器件及其形成方法 |
| JP2015138789A (ja) * | 2014-01-20 | 2015-07-30 | トヨタ自動車株式会社 | 半導体装置 |
-
1997
- 1997-04-17 JP JP9100531A patent/JPH10294456A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JP4834228B2 (ja) * | 1999-05-25 | 2011-12-14 | ウィリアムス、リチャード・ケイ | 複数の厚さを有するゲート酸化物層を備えたトレンチ半導体素子を製造する方法 |
| JP2011512043A (ja) * | 2008-02-13 | 2011-04-14 | ビシェイ−シリコニクス | 電界効果トランジスタ |
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