JPH0727976B2 - 集積電子装置とその製法 - Google Patents

集積電子装置とその製法

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JPH0727976B2
JPH0727976B2 JP61225750A JP22575086A JPH0727976B2 JP H0727976 B2 JPH0727976 B2 JP H0727976B2 JP 61225750 A JP61225750 A JP 61225750A JP 22575086 A JP22575086 A JP 22575086A JP H0727976 B2 JPH0727976 B2 JP H0727976B2
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Description

【発明の詳細な説明】 産業上の利用分野 本発明は集積回路の製造技術の分野に関する。更に具体
的に云えば、本発明は相補形金属酸化物半導体（CMOS）
の設計に関する。
従来の技術及び問題点 現在の集積回路の製造技術では、半導体基板の表面に沿
って半導体基板内に部品が水平すなわち横形に作られて
いるが、こういう技術はこの様にして形成される装置の
寸法を縮小する上で克服し難い限界に近付きつつある。
製版（リソグラフイ）技術は、紫外線でも、その縁効果
によって制限されており、密な間隔の横形の電界効果ト
ランジスタは段々ラッチアップを起こし易くなってい
る。従って、本発明の目的は、こういう問題を回避する
技術を提供することである。
問題点を解決する為の手段及び作用 本発明の１実施例は縦形インバータを含む。Ｎ＋形基板
の表面の上にＰ−形材料の層が形成され、その後Ｎ＋
層、Ｐ＋層、Ｎ−層及びＰ＋層が形成される。（勿論、
異なるドーピング形成を用いても、本発明の範囲内であ
る。）その後、こうして形成された積重ねの片側に沿っ
てトレンチをエッチングによって作り、中間のＰ＋層及
びＮ＋層に対するコネクタを形成する。次に、ゲート絶
縁体及びゲートを形成する場合に別のトレンチを形成す
る。ゲートがこの様にして形成されたＮチャンネル及び
Ｐチャンネルの両方のトランジスタに対するゲートとし
て作用する。
実施例 第１図は本発明の１具体例を実施するための最初の処理
工程を示す簡略側面図である。例えば分子ビームエピタ
キシャル法を用いて、基板１の表面の上にエピタキシャ
ル層２〜６が作られる。こういう技術を用いると、Ｎ形
及びＰ形のドーピング材料の間に非常に急峻な変化を作
ることが出来る。例えば、現在の技術を用いると、Ｐ−
形層２は厚さ約2,000乃至5,000Åであってよい。Ｎ＋層
３の厚さは1,000乃至2,000Åであってよい。Ｐ＋層４の
厚さは1,000乃至2,000Åであってよい。Ｎ−層５は厚さ
が2,000乃至5,000Åであってよく、Ｐ＋層６の厚さは約
1,000乃至2,000Åである。勿論、各層をこれより薄くし
ても厚くしても本発明の範囲内である。マスク層７が適
当なマスク材料で形成され、Ｐ＋層６の表面の上に、普
通に知られている製版技術を用いてパターンが定められ
る。第２図に示すトレンチ８を製造するエッチングプロ
セスの間に、マスク層７が使われる。
トレンチ８は２つの目的を念頭に於て製造される。１番
目の目的は、以下の説明でこれから説明する様に、縦形
インバータの間に相互接続層を製造することである。２
番目の目的は、以下の説明で述べる様にして製造される
縦形インバータの間を隔離することである。この隔離領
域をマスクして、完全に二酸化シリコンで埋められた区
域をトレンチ８内に設ける。第３図に示す様に、例えば
化学反応気相成長を用いて、第２図の構造の表面の上に
二酸化シリコン層９を形成する。二酸化シリコン層９を
エッチバックして、特定の縦形インバータを互いに電気
的に隔離すべき領域（図に示してない）で、トレンチ８
を埋める二酸化シリコン領域を設ける。集積回路の他の
区域では、二酸化シリコン層９をエッチバックして、第
４図に示す様な二酸化シリコンの栓10を設ける。同様な
充填及びエッチバック方法を用いて、タングステン層11
及び二酸化シリコン層12を作る。層11は一例としてタン
グステンであるが、層11のタングステンの代りに他の導
電材料を用いることが出来る。その後、マスク層７を取
去り、第４図の構造の表面の上にマスク層13を形成す
る。
マスク層13は、第５図に示す様なトレンチ14を製造する
為に使われるエッチングプロセスのマスクに使われる。
この後、第５図の構造を熱酸化プロセスにかけて、第５
図に示す様に二酸化シリコン層15を設ける。この工程で
は、縦形インバータに対して適切なゲート絶縁が施され
る様に、但し、層２乃至６のドーパントが過度に拡散し
て、縦形トランジスタの形（definition）を破壊しない
様に、注意を払うべきである。その後、前に層９につい
て説明した充填及びエッチバック方法を用いて、トレン
チ14内にタングステン・ゲート16を形成する。その後、
第７図に示す様に、第６図の構造の表面の上に適当な相
互接続部を作る。
第７図に示す様に、タングステン・ゲート16が入力及び
出力接続部17,18として作用する。Ｐ＋層６に正の電圧
を印加し、基板１にアース電圧を印加して、縦形相補形
金属酸化物半導体インバータとする。Ｐチャンネル・ト
ランジスタが、ソースとして作用するＰ＋層６、ドレイ
ンとして作用するＰ＋層４及びチャンネル領域となるＮ
−層５によって形成される。Ｐチャンネル・トランジス
タのゲートがタングステン・ゲート16によって形成され
る。Ｎチャンネル・トランジスタが、ドレインとして作
用するＮ＋層３、ソースとして作用するＮ＋基板１及び
チャンネル領域となるＰ−層２によって形成され、Ｎチ
ャンネルトランジスタのゲートがタングステン・ゲート
16によって形成される。
タングステン・ゲート16、層２乃至６によって構成され
るトランジスタの積重ね及び相互接続領域11の寸法に対
する水平方向の制限が、この発明のこの実施例を製造す
るのに使われる製版方法によって制約される。現在の技
術を用いると、縦形インバータ全体は、第７図の水平方
向に見た幅が約３ミクロンであり、図面の平面に対して
垂直な方向の厚さは、約１ミクロンと、図面に示してな
い隔離領域に対する１ミクロンの厚さである。この為、
約６平方ミクロンの面積内に完全なCMOSインバータが作
られる。更に、インバータが、Ｎタンク及びＰタンクの
間に介在する接合なしに、正の電圧源とアースの間に５
層のスタツクを用いて構成されている為に、インバータ
は殆んどラッチアップの問題がない。
本発明の特定の実施例を説明したが、これは本発明の範
囲を制約するものと解してはならない。当業者には、以
上の説明から、本発明のこの他の実施例が容易に考えら
れよう。本発明は特許請求の範囲のみによって限定され
るものであることを承知されたい。
技術的な利点として、本発明は集積回路の最小限の表面
積を占める極小の縦形インバータ提供している。更に本
発明は、現在公知の技術によって起こるラッチアップの
問題が殆んどない縦形インバータを提供している。
以上の説明に関連して更に下記の項を開示する。
（１）第１の導電型の基板と、該基板の表面に形成され
た第２の導電型の第１のチャンネル層と、該第１のチャ
ンネル層の表面に形成された前記第１の導電型の第１の
ドレイン層と、該第１のドレイン層の表面に形成された
前記第２の導電型の第２のドレイン層と、該第２のドレ
イン層の表面に形成された前記第１の導電型の第２のチ
ャンネル層と、該第２のチャンネル層の表面に形成され
た前記第２の導電型のソース層と、縁を前記第１及び第
２のチャンネル層、前記第１及び第２のドレイン層及び
前記ソース層の平面に対して垂直に且つそれらに隣接し
て縦形に配置された導電ゲートとを有し、該ゲートが前
記層から絶縁されており、更に前記第１及び第２のドレ
イン層に接続された導電領域を有する集積電子装置。
（２）第（１）項に記載した集積電子装置に於て、前記
第１の導電型がＰであり、前記第２の導電型がＮである
集積電子装置。
（３）第（１）項に記載した集積電子装置に於て、供給
電圧が前記ソース層に印加され、基準電圧が前記基板に
印加される集積電子装置。
（４）第（３）項に記載した集積電子装置に於て、入力
信号が前記ゲートに印加され、出力信号が前記導電領域
に発生される集積電子装置。
（５）第１の導電型の基板内に形成される複数個の集積
電子装置に於て、各々の集積電子装置が、前記基板の表
面に形成された第２の導電型の第１のチャンネル層と、
該第１のチャンネル層の表面に形成された前記第１の導
電型の第１のドレイン層と、該第１のドレイン層の表面
に形成された前記第２の導電型の第２のドレイン層と、
該第２のドレイン層の表面に形成された前記第１の導電
型の第２のチャンネル層と、該第２のチャンネル層の表
面に形成された前記第２の導電型のソース層と、縁を前
記第１及び第２のチャンネル層、前記第１及び第２のド
レイン層及び前記ソース層の平面に対して垂直に且つそ
れらに隣接して垂直に配置されていて、前記各層から絶
縁されている導電ゲートと、前記第１及び第２のドレイ
ン層に接続された導電領域とを有し、該導電領域が選ば
れたセルで隣合ったセルの導電ゲートに接続されている
複数個の集積電子装置。
（６）第（５）項に記載した複数個の集積電子装置に於
て、前記第１の導電型がＰであり、前記第２の導電型が
Ｎである複数個の集積電子装置。
（７）第（５）項に記載した複数個の集積電子装置に於
て、供給電圧が前記ソース層に印加され、基準電圧が前
記基板に印加される複数個の集積電子装置。
（８）第（７）項に記載した複数個の集積電子装置に於
て、入力信号が前記ゲートに印加され、出力信号が前記
導電領域に発生される複数個の集積電子装置。
（９）第１の導電型の結晶シリコン基板と、該基板の表
面に形成された第２の導電型を持つ結晶シリコンの第１
のチャンネル層と、該第１のチャンネル層の表面に形成
された前記第１の導電型を持つ結晶シリコンの第１のド
レイン層と、該第１のドレイン層の表面に形成された前
記第２の導電型を持つ結晶シリコンの第２のドレイン層
と、該第２のドレイン層の表面に形成された前記第１の
導電型を持つ結晶シリコンの第２のチャンネル層と、該
第２のチャンネル層の表面に形成された前記第２の導電
型を持つ結晶シリコンのソース層と、縁を前記第１及び
第２のチャンネル層、前記第１及び第２のドレイン層及
び前記ソース層の平面に対して垂直に且つそれらに隣接
して垂直に配置されていて、前記各層から絶縁されたタ
ングステン・ゲートと、前記第１及び第２のドレイン層
に接続されたタングステン領域とを有する集積電子装
置。
（10）第（９）項に記載した集積電子装置に於て、前記
第１の導電型がＰであり、前記第２の導電型がＮである
集積電子装置。
（11）集積電子装置を形成する方法に於て、第１の導電
型の基板を形成し、該基板の表面の上に第２の導電型の
第１のチャンネル層を形成し、該第１のチャンネル層の
表面の上に前記第１の導電型の第１のドレイン層を形成
し、該第１のドレイン層の表面の上に前記第２の導電型
の第２のドレイン層を形成し、該第２のドレイン層の表
面の上に前記第１の導電型の第２のチャンネル層を形成
し、該第２のチャンネル層の表面の上に前記第２の導電
型のソース層を形成し、当該ゲートが前記各層から絶縁
される様にして、縁を前記第１及び第２のチャンネル
層、前記第１及び第２のドレイン層及び前記ソース層の
平面に対して垂直に且つそれらに隣接して縦形に配置さ
れた導電ゲートを形成し、前記第１及び第２のドレイン
層に接続された導電領域を形成する工程を含む方法。
（12）集積電子装置を形成する方法に於て、第１の導電
型の結晶シリコンの基板を形成し、該基板の表面の上に
第１の導電型を持つ結晶シリコンの第１のチャンネル層
をエピタキシャルにデポジットし、前記基板の表面の上
に前記第１の導電型の結晶シリコンの第１のドレイン層
をエピタキシャルにデポジットし、前記基板の表面の上
に前記第２の導電型の結晶シリコンの第２のドレイン層
をエピタキシャルにデポジットし、前記基板の表面の上
に前記第１の導電型の結晶シリコンの第２のチャンネル
層をエピタキシャルにデポジットし、前記基板の表面の
上に前記第２の導電型の結晶シリコンのソース層をエピ
タキシャルにデポジットし、前記第１及び第２のチャン
ネル層、前記第１及び第２のドレイン層及び前記ソース
層を通って前記基板に達する第１の空所（キヤビテイ）
をエッチングし、該第１の空所の壁を酸化し、前記第１
の空所に導電材料をデポジットし、前記第１及び第２の
チャンネル層、前記第１及び第２のドレイン層及び前記
ソース層を通って前記基板に達する第２の空所をエッチ
ングし、該第２の空所を前記第１のチャンネル層の上面
より高く且つ前記第１のドレイン層より低いレベルまで
絶縁材料で充填し、前記第２の空所の残りを、前記第２
のドレイン層の上面より高く且つ前記第２のチャンネル
層より低いレベルまで導電材料で充填し、前記第２の空
所の残りを絶縁材料で充填する工程を含む方法。
（13）第（12）項に記載した方法に於て、前記導電材料
が多結晶シリコン、タングステン及び珪化チタンからな
る群から選ばれる方法。
【図面の簡単な説明】
第１図乃至第７図は本発明の１具体例を実施するのに必
要な処理工程を示す簡略側面図である。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 9055−4Ｍ Ｈ０１Ｌ 29/78 ３２１ Ｃ

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】第１の導電型の基板と、該基板の表面に形
    成された第２の導電型の第１のチャンネル層と、該第１
    のチャンネル層の表面に形成された前記第１の導電型の
    第１のドレイン層と、該第１のドレイン層の表面に形成
    された前記第２の導電型の第２のドレイン層と、該第２
    のドレイン層の表面に形成された前記第１の導電型の第
    ２のチャンネル層と、該第２のチャンネル層の表面に形
    成された前記第２の導電型のソース層と、縁を前記第１
    及び第２のチャンネル層、前記第１及び第２のドレイン
    層及び前記ソース層の平面に対して垂直に且つそれらに
    隣接して縦形に配置された導電ゲートとを有し、該ゲー
    トが前記層から絶縁されており、更に前記第１及び第２
    のドレイン層に接続された導電領域を有する集積電子装
    置。
  2. 【請求項２】集積電子装置を形成する方法に於て、第１
    の導電型の基板を形成し、該基板の表面の上に第２の導
    電型の第１のチャンネル層を形成し、該第１のチャンネ
    ル層の表面の上に前記第１の導電型の第１のドレイン層
    を形成し、該第１のドレイン層の表面の上に前記第２の
    導電型の第２のドレイン層を形成し、該第２のドレイン
    層の表面の上に前記第１の導電型の第２のチャンネル層
    を形成し、該第２のチャンネル層の表面の上に前記第２
    の導電型のソース層を形成し、当該ゲートが前記各層か
    ら絶縁される様にして、縁を前記第１及び第２のチャン
    ネル層、前記第１及び第２のドレイン層及び前記ソース
    層の平面に対して垂直に且つそれらに隣接して縦形に配
    置された導電ゲートを形成し、前記第１及び第２のドレ
    イン層に接続された導電領域を形成する工程を含む方
    法。
JP61225750A 1985-09-25 1986-09-24 集積電子装置とその製法 Expired - Lifetime JPH0727976B2 (ja)

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JPS62118562A JPS62118562A (ja) 1987-05-29
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