JPH1056183A - Ｓｉｏ素子及びその製造方法 - Google Patents
Ｓｉｏ素子及びその製造方法Info
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- JPH1056183A JPH1056183A JP9145217A JP14521797A JPH1056183A JP H1056183 A JPH1056183 A JP H1056183A JP 9145217 A JP9145217 A JP 9145217A JP 14521797 A JP14521797 A JP 14521797A JP H1056183 A JPH1056183 A JP H1056183A
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Abstract
(57)【要約】
【課題】 フローティングボディ効果が抑えられるＳＯ
Ｉ素子及びその製造方法を提供する。 【解決手段】 半導体基板上に絶縁層が形成され、絶縁
層上に薄膜と厚膜とが交互に形成されたＳＯＩ膜が形成
される。前記ＳＯＩ膜は、薄膜のソース／ドレインと、
その表面にチャンネルが形成される厚膜のボディシリコ
ン層とからなる活性領域と、前記活性領域に隣接して形
成され、その表面に素子分離膜の形成された素子分離領
域とに区分される。前記ボディシリコン層は前記素子分
離膜よりさらに厚く形成されて活性領域の前記ボディシ
リコン層と、素子分離膜の下のボディシリコン層とが互
いに連結される。これによって、フローティングボディ
効果が抑制され、かつ高集積化が可能となる。
Ｉ素子及びその製造方法を提供する。 【解決手段】 半導体基板上に絶縁層が形成され、絶縁
層上に薄膜と厚膜とが交互に形成されたＳＯＩ膜が形成
される。前記ＳＯＩ膜は、薄膜のソース／ドレインと、
その表面にチャンネルが形成される厚膜のボディシリコ
ン層とからなる活性領域と、前記活性領域に隣接して形
成され、その表面に素子分離膜の形成された素子分離領
域とに区分される。前記ボディシリコン層は前記素子分
離膜よりさらに厚く形成されて活性領域の前記ボディシ
リコン層と、素子分離膜の下のボディシリコン層とが互
いに連結される。これによって、フローティングボディ
効果が抑制され、かつ高集積化が可能となる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体素子及びその
製造方法に係り、特にＳＯＩ（Silicon on insulator）
素子及びその製造方法に関する。
製造方法に係り、特にＳＯＩ（Silicon on insulator）
素子及びその製造方法に関する。
【０００２】
【従来の技術】ＳＯＩトランジスタはシリコン基板上に
形成される半導体素子をより効率よく相互分離し得るト
ランジスタであって、接合分離技術より光及び高い供給
電圧に強い特性を有する。
形成される半導体素子をより効率よく相互分離し得るト
ランジスタであって、接合分離技術より光及び高い供給
電圧に強い特性を有する。
【０００３】薄膜のＳＯＩトランジスタはサブスレショ
ルドスイングが小さく、動作電圧が２Ｖまで低くなって
も特性が劣化しない長所がある。しかしながら、このよ
うな既存のＳＯＩトランジスタはボディがフローティン
グされてバイポーラ誘導ブレークダウン（bipollar ind
uced breakdown）に繋がる。
ルドスイングが小さく、動作電圧が２Ｖまで低くなって
も特性が劣化しない長所がある。しかしながら、このよ
うな既存のＳＯＩトランジスタはボディがフローティン
グされてバイポーラ誘導ブレークダウン（bipollar ind
uced breakdown）に繋がる。
【０００４】図１は従来のＳＯＩトランジスタの構造を
説明するための断面図で、ＣＭＯＳインバータの場合を
示す。
説明するための断面図で、ＣＭＯＳインバータの場合を
示す。
【０００５】半導体基板１上に絶縁層３が形成され、該
絶縁層３上にゲート７、ソース８及びドレイン９からな
るトランジスタが形成される。さらに、トランジスタの
チャンネルの形成されるボディシリコン層５がトランジ
スタのソース８とドレイン９との間に形成される。
絶縁層３上にゲート７、ソース８及びドレイン９からな
るトランジスタが形成される。さらに、トランジスタの
チャンネルの形成されるボディシリコン層５がトランジ
スタのソース８とドレイン９との間に形成される。
【０００６】既存のバルクトランジスタとは違って、図
１に示したようなＳＯＩトランジスタはボディシリコン
層５に電圧を印加し得るコンタクトが形成されていない
ため、ボディシリコン層５がフローティングされる。
１に示したようなＳＯＩトランジスタはボディシリコン
層５に電圧を印加し得るコンタクトが形成されていない
ため、ボディシリコン層５がフローティングされる。
【０００７】このようにフローティングされたボディシ
リコン層５を有するＳＯＩトランジスタでは、寄生バイ
ポーラトランジスタの作動によるブレークダウン電圧の
減少が防げない。
リコン層５を有するＳＯＩトランジスタでは、寄生バイ
ポーラトランジスタの作動によるブレークダウン電圧の
減少が防げない。
【０００８】例えは、Ｎ型トランジスタの場合、ドレイ
ン９の電圧が高くなるにつれてドレイン側の電場が増え
た状態で電子がソース８からドレイン９の空乏領域に至
ると、増えた電場によって強い力を受けて衝突電離が起
こる。これによって、電子−正孔ペアが生成される。こ
の中、電子はドレイン電極（図示せず）を通じて抜け出
し、正孔はドレイン９に比し相対的に電位が低いボディ
シリコン層５側に蓄積される。従って、ボディシリコン
層５の電位が上昇してボディシリコン層５とソース８と
の接合が順方向バイアスされ、電子がソース８からボデ
ィシリコン層５側に注入されてソース８、ボディシリコ
ン層５、ドレイン９がそれぞれエミッター、ベース、コ
レクターの役割をする寄生バイポーラトランジスタが作
動するようになる。
ン９の電圧が高くなるにつれてドレイン側の電場が増え
た状態で電子がソース８からドレイン９の空乏領域に至
ると、増えた電場によって強い力を受けて衝突電離が起
こる。これによって、電子−正孔ペアが生成される。こ
の中、電子はドレイン電極（図示せず）を通じて抜け出
し、正孔はドレイン９に比し相対的に電位が低いボディ
シリコン層５側に蓄積される。従って、ボディシリコン
層５の電位が上昇してボディシリコン層５とソース８と
の接合が順方向バイアスされ、電子がソース８からボデ
ィシリコン層５側に注入されてソース８、ボディシリコ
ン層５、ドレイン９がそれぞれエミッター、ベース、コ
レクターの役割をする寄生バイポーラトランジスタが作
動するようになる。
【０００９】寄生バイポーラトランジスタがＳＯＩトラ
ンジスタの内部に形成されると、ＳＯＩトランジスタの
ソースとドレインとの間に印加された電圧が減少するに
もかかわらず、ドレイン電流が急増するスナブバック現
象が発生し、よってＳＯＩトランジスタのブレークダウ
ン電圧が減る。
ンジスタの内部に形成されると、ＳＯＩトランジスタの
ソースとドレインとの間に印加された電圧が減少するに
もかかわらず、ドレイン電流が急増するスナブバック現
象が発生し、よってＳＯＩトランジスタのブレークダウ
ン電圧が減る。
【００１０】このようなフローティングボディ効果を抑
えるためにはボディシリコン層にコンタクトを形成して
蓄積される正孔を排出する必要がある。しかしながら、
従来のＳＯＩ素子はバルクトランジスタとは違って各々
のボディシリコン層が分離されているため、構造上、ボ
ディコンタクトを形成し難く、かつメモリセル毎にボデ
ィコンタクトを形成すべきなので単位セル当たりボディ
コンタクトに該当するほどの面積増加を伴う。
えるためにはボディシリコン層にコンタクトを形成して
蓄積される正孔を排出する必要がある。しかしながら、
従来のＳＯＩ素子はバルクトランジスタとは違って各々
のボディシリコン層が分離されているため、構造上、ボ
ディコンタクトを形成し難く、かつメモリセル毎にボデ
ィコンタクトを形成すべきなので単位セル当たりボディ
コンタクトに該当するほどの面積増加を伴う。
【００１１】
【発明が解決しようとする課題】従って、本発明の目的
はフローティングボディ効果が抑えられると同時に高集
積化が可能なＳＯＩ素子を提供することにある。
はフローティングボディ効果が抑えられると同時に高集
積化が可能なＳＯＩ素子を提供することにある。
【００１２】本発明の他の目的は一つのコンタクトを通
じてセルブロックの全てのボディに電圧を印加し得るＳ
ＯＩ素子を提供することにある。
じてセルブロックの全てのボディに電圧を印加し得るＳ
ＯＩ素子を提供することにある。
【００１３】本発明のさらに他の目的は前記ＳＯＩ素子
に最適の製造方法を提供することにある。
に最適の製造方法を提供することにある。
【００１４】
【課題を解決するための手段】前記の目的及び他の目的
を達成するために本発明によるＳＯＩ素子は、半導体基
板上に絶縁層が形成され、絶縁層上に薄膜と厚膜とが交
互に形成されたＳＯＩ膜とが形成される。前記ＳＯＩ膜
は素子の形成される活性領域と素子分離領域とに区分さ
れる。活性領域は薄膜のソース／ドレインと、その表面
にチャンネルの形成される厚膜のボディシリコン層とか
らなる。さらに、素子分離領域内に形成される素子分離
膜は薄膜のソース／ドレインより薄く形成される。即
ち、前記ボディシリコン層が前記素子分離膜よりさらに
厚く形成されるので、活性領域内の前記ボディシリコン
層と素子分離領域内の素子分離膜の下のボディシリコン
層とが互いに連結される。
を達成するために本発明によるＳＯＩ素子は、半導体基
板上に絶縁層が形成され、絶縁層上に薄膜と厚膜とが交
互に形成されたＳＯＩ膜とが形成される。前記ＳＯＩ膜
は素子の形成される活性領域と素子分離領域とに区分さ
れる。活性領域は薄膜のソース／ドレインと、その表面
にチャンネルの形成される厚膜のボディシリコン層とか
らなる。さらに、素子分離領域内に形成される素子分離
膜は薄膜のソース／ドレインより薄く形成される。即
ち、前記ボディシリコン層が前記素子分離膜よりさらに
厚く形成されるので、活性領域内の前記ボディシリコン
層と素子分離領域内の素子分離膜の下のボディシリコン
層とが互いに連結される。
【００１５】前記の目的及び他の目的を達成するために
本発明によるＳＯＩ素子の製造方法は、第１半導体基板
の一面に複数本のライントレンチを形成する。複数本の
ライントレンチの形成された前記第１半導体基板上に絶
縁層を形成し、その表面を平坦化する。次いで、絶縁層
上に第２半導体基板を接着する。第２半導体基板の接着
された前記第１半導体基板を裏返した後、前記第１半導
体基板の裏面を平坦に食刻してライン状の薄膜及び厚膜
が交互に形成されたＳＯＩ膜を形成する。前記ＳＯＩ膜
の所定部分に活性領域を限定する素子分離膜を前記厚膜
のＳＯＩ膜より薄く形成することによって、厚膜のＳＯ
Ｉ膜と活性領域とを素子分離膜の下で互いに連結させ
る。前記厚膜のＳＯＩ膜上にゲート電極を形成し、前記
薄膜のＳＯＩ膜内に不純物を注入してソース／ドレイン
を形成する。
本発明によるＳＯＩ素子の製造方法は、第１半導体基板
の一面に複数本のライントレンチを形成する。複数本の
ライントレンチの形成された前記第１半導体基板上に絶
縁層を形成し、その表面を平坦化する。次いで、絶縁層
上に第２半導体基板を接着する。第２半導体基板の接着
された前記第１半導体基板を裏返した後、前記第１半導
体基板の裏面を平坦に食刻してライン状の薄膜及び厚膜
が交互に形成されたＳＯＩ膜を形成する。前記ＳＯＩ膜
の所定部分に活性領域を限定する素子分離膜を前記厚膜
のＳＯＩ膜より薄く形成することによって、厚膜のＳＯ
Ｉ膜と活性領域とを素子分離膜の下で互いに連結させ
る。前記厚膜のＳＯＩ膜上にゲート電極を形成し、前記
薄膜のＳＯＩ膜内に不純物を注入してソース／ドレイン
を形成する。
【００１６】このように活性領域内に形成された厚膜の
ＳＯＩ膜、即ちボディシリコン層と、素子分離膜の下に
形成された厚膜のＳＯＩ膜とが互いに連結されるため、
セルブロックの縁部に一つのコンタクトを形成すること
によってセルブロック内の全てのセルの厚膜のＳＯＩ膜
に電圧を印加し得る。
ＳＯＩ膜、即ちボディシリコン層と、素子分離膜の下に
形成された厚膜のＳＯＩ膜とが互いに連結されるため、
セルブロックの縁部に一つのコンタクトを形成すること
によってセルブロック内の全てのセルの厚膜のＳＯＩ膜
に電圧を印加し得る。
【００１７】
【発明の実施の形態】以下、添付した図面に基づき本発
明の好ましい実施例を詳細に説明する。
明の好ましい実施例を詳細に説明する。
【００１８】
【実施例】図２は本発明によるＳＯＩ素子の製造に用い
られるマスクパターンを部分的に示した平面図である。
られるマスクパターンを部分的に示した平面図である。
【００１９】図２を参照すれば、参照符号１０はセルブ
ロックを限定する第１マスクパターンを、２０はセルブ
ロック内に複数本のラインからなり、ボディを限定する
第２マスクパターンを、３０は前記第２マスクパターン
２０と交差されるよう形成され、活性領域を限定する第
３マスクパターンをそれぞれ示す。
ロックを限定する第１マスクパターンを、２０はセルブ
ロック内に複数本のラインからなり、ボディを限定する
第２マスクパターンを、３０は前記第２マスクパターン
２０と交差されるよう形成され、活性領域を限定する第
３マスクパターンをそれぞれ示す。
【００２０】前記第３マスクパターン３０と第２マスク
パターン２０とが交差される部分にソース／ドレインが
形成され、図示していないが、隣接した第２マスクパタ
ーン２０間にゲートを形成するためのマスクパターンが
位置する。
パターン２０とが交差される部分にソース／ドレインが
形成され、図示していないが、隣接した第２マスクパタ
ーン２０間にゲートを形成するためのマスクパターンが
位置する。
【００２１】前記第１マスクパターン１０と第２マスク
パターン２０領域とを除いたセルブロック内にボディシ
リコン層９０が形成されるが、図２に示したように、前
記ボディシリコン層９０は隣接した第２マスクパターン
２０間にライン状に形成され、各ラインはセルブロック
の縁部で互いに連結される。従って、第１マスクパター
ン１０によって限定されたセルブロックの内部で各トラ
ンジスタのボディシリコン層９０が一つに連結される。
パターン２０領域とを除いたセルブロック内にボディシ
リコン層９０が形成されるが、図２に示したように、前
記ボディシリコン層９０は隣接した第２マスクパターン
２０間にライン状に形成され、各ラインはセルブロック
の縁部で互いに連結される。従って、第１マスクパター
ン１０によって限定されたセルブロックの内部で各トラ
ンジスタのボディシリコン層９０が一つに連結される。
【００２２】図３Ａ及び３Ｂは前記図２のレイアウトを
用いて形成されたＳＯＩ素子を示した断面図で、前記図
２の３Ａー３Ａ′及び３Ｂー３Ｂ′による断面図であ
る。
用いて形成されたＳＯＩ素子を示した断面図で、前記図
２の３Ａー３Ａ′及び３Ｂー３Ｂ′による断面図であ
る。
【００２３】図３Ａ及び３Ｂを参照すれば、第２半導体
基板５０上に絶縁層５５が形成され、その上に薄膜及び
厚膜のＳＯＩ膜が交互に形成されて所定大きさの活性領
域７５をなす。前記薄膜のＳＯＩ膜は、図２に示した第
２マスクパターン（図２の２０）と第３マスクパターン
３０（図２）とが交差される部分に形成されたもので、
ソース／ドレイン８５に該当する。前記厚膜のＳＯＩ膜
は、第２マスクパターン２０を除いた領域に形成され、
ＳＯＩ素子のボディシリコン層９０に当たる。前記ボデ
ィシリコン層９０上にはゲート８０が形成される。
基板５０上に絶縁層５５が形成され、その上に薄膜及び
厚膜のＳＯＩ膜が交互に形成されて所定大きさの活性領
域７５をなす。前記薄膜のＳＯＩ膜は、図２に示した第
２マスクパターン（図２の２０）と第３マスクパターン
３０（図２）とが交差される部分に形成されたもので、
ソース／ドレイン８５に該当する。前記厚膜のＳＯＩ膜
は、第２マスクパターン２０を除いた領域に形成され、
ＳＯＩ素子のボディシリコン層９０に当たる。前記ボデ
ィシリコン層９０上にはゲート８０が形成される。
【００２４】さらに、活性領域７５間に形成されたトレ
ンチ型の素子分離膜７０は、前記第３マスクパターン３
０（図２）により形成され、厚膜のボディシリコン層９
０より薄く、好ましくは前記薄膜のソース／ドレイン８
５と同一の厚さ（ａ）に形成する。前記素子分離膜７０
の下に、図３Ａに示したように、ボディシリコン層９０
の一部が存在し、図３Ｂの示したように活性領域７５内
に形成されたボディシリコン層９０と、素子分離膜７０
の下に形成されたボディシリコン層９０とが互いに連結
されることによってライン状のボディシリコン層９０が
形成される。
ンチ型の素子分離膜７０は、前記第３マスクパターン３
０（図２）により形成され、厚膜のボディシリコン層９
０より薄く、好ましくは前記薄膜のソース／ドレイン８
５と同一の厚さ（ａ）に形成する。前記素子分離膜７０
の下に、図３Ａに示したように、ボディシリコン層９０
の一部が存在し、図３Ｂの示したように活性領域７５内
に形成されたボディシリコン層９０と、素子分離膜７０
の下に形成されたボディシリコン層９０とが互いに連結
されることによってライン状のボディシリコン層９０が
形成される。
【００２５】一本のラインで連結された各トランジスタ
のボディシリコン層９０は、図２に示したように、セル
ブロックの縁部で一つに連結される。即ち、各トランジ
スタのボディシリコン層９０はセルブロックの全体にか
けて電気的に相互連結され、図示していないが、一つの
コンタクトを通じてセルブロック内のボディシリコン層
９０の全体に電圧が印加できる。従って、一つのボディ
コンタクトを通じてボディ側に蓄積されるキャリア、例
えば正孔を抜き取ることができ、よってフローティング
ボディ効果が改善され、高集積化が可能となる。
のボディシリコン層９０は、図２に示したように、セル
ブロックの縁部で一つに連結される。即ち、各トランジ
スタのボディシリコン層９０はセルブロックの全体にか
けて電気的に相互連結され、図示していないが、一つの
コンタクトを通じてセルブロック内のボディシリコン層
９０の全体に電圧が印加できる。従って、一つのボディ
コンタクトを通じてボディ側に蓄積されるキャリア、例
えば正孔を抜き取ることができ、よってフローティング
ボディ効果が改善され、高集積化が可能となる。
【００２６】図４Ａ乃至図８Ｅは本発明の第１実施例に
よるＳＯＩ素子（図２の３Ａ−３Ａ′方向）の製造方法
を説明するための断面図である。
よるＳＯＩ素子（図２の３Ａ−３Ａ′方向）の製造方法
を説明するための断面図である。
【００２７】図４Ａは第１半導体基板６０に第１トレン
チＴ１を形成する段階を示す。通常のリソグラフィー工
程を用いて第１半導体基板６０を食刻することによっ
て、セルの形成される領域の縁部にセルブロックを限定
する第１トレンチＴ１を形成する。
チＴ１を形成する段階を示す。通常のリソグラフィー工
程を用いて第１半導体基板６０を食刻することによっ
て、セルの形成される領域の縁部にセルブロックを限定
する第１トレンチＴ１を形成する。
【００２８】第１トレンチＴ１の底面は続く第１半導体
基板６０のポリシング過程においてエッチストッパとし
て用いられ、該ポリシング過程でin−situにウェーハの
厚さをモニタリングする場合には形成しなくても良い。
基板６０のポリシング過程においてエッチストッパとし
て用いられ、該ポリシング過程でin−situにウェーハの
厚さをモニタリングする場合には形成しなくても良い。
【００２９】図５Ｂは第１半導体基板６０に第２トレン
チＴ２、絶縁層５５及び第２半導体基板５０を形成する
段階を示す。第１トレンチＴ１の形成された前記第１半
導体基板６０の表面に、複数本のライン状に第２トレン
チＴ２を形成する。前記第２トレンチＴ２の深さは前記
第１トレンチＴ１に比し浅く形成する。トレンチＴ１と
トレンチＴ２の深さの差は後続工程で形成されるソース
／ドレインの深さ（接合深さ）を決定する。次いで、第
２トレンチＴ２の形成された結果物の全面に絶縁物物
質、例えば酸化物を堆積（deposit ）して絶縁層５５を
形成した後、エッチバック又はポリシング方法により前
記絶縁層５５の表面を平坦化する。次に、通常のウェー
ハボンディング方法により前記平坦化した絶縁層５５上
に新たなウェーハを接着させて第２半導体基板５０を形
成する。
チＴ２、絶縁層５５及び第２半導体基板５０を形成する
段階を示す。第１トレンチＴ１の形成された前記第１半
導体基板６０の表面に、複数本のライン状に第２トレン
チＴ２を形成する。前記第２トレンチＴ２の深さは前記
第１トレンチＴ１に比し浅く形成する。トレンチＴ１と
トレンチＴ２の深さの差は後続工程で形成されるソース
／ドレインの深さ（接合深さ）を決定する。次いで、第
２トレンチＴ２の形成された結果物の全面に絶縁物物
質、例えば酸化物を堆積（deposit ）して絶縁層５５を
形成した後、エッチバック又はポリシング方法により前
記絶縁層５５の表面を平坦化する。次に、通常のウェー
ハボンディング方法により前記平坦化した絶縁層５５上
に新たなウェーハを接着させて第２半導体基板５０を形
成する。
【００３０】図６ＣはＳＯＩ膜６３を形成する段階を示
す。前記第１半導体基板６０の底面が上向きになるよう
前記図５Ｂの結果物を裏返す。次いで、前記第１半導体
基板６０の裏面をポリシングしてＳＯＩ膜６３を形成す
る。この際、前記ポリシングは前記第１トレンチＴ１の
底面が露出されるまで行う。その結果、ＳＯＩ膜６３は
薄膜６３ａと厚膜６３ｂとからなる。
す。前記第１半導体基板６０の底面が上向きになるよう
前記図５Ｂの結果物を裏返す。次いで、前記第１半導体
基板６０の裏面をポリシングしてＳＯＩ膜６３を形成す
る。この際、前記ポリシングは前記第１トレンチＴ１の
底面が露出されるまで行う。その結果、ＳＯＩ膜６３は
薄膜６３ａと厚膜６３ｂとからなる。
【００３１】図７Ｄは素子分離膜７０を形成する段階を
示す。ＳＯＩ膜６３の形成された結果物に対する素子分
離工程、例えばトレンチを用いた素子分離工程で素子分
離膜７０を形成することによって活性領域７５を限定す
る。この際、形成しようとする活性領域のパターンが大
きければ素子分離膜７０はＬＯＣＯＳ構造で形成しても
良い。いずれの場合において、前記素子分離膜７０は、
厚膜のＳＯＩ膜６３ｂより薄く、好ましくは薄膜のＳＯ
Ｉ膜６３ａの厚さに形成する。従って、素子分離膜７０
の下に厚膜のＳＯＩ膜６３ｂが部分的に残存し、活性領
域７５内に形成された厚膜のＳＯＩ膜６３ｂと、素子分
離膜７０の下に残存する前記厚膜のＳＯＩ膜６３ｂとが
互いに連結される（図３Ｂ参照）。
示す。ＳＯＩ膜６３の形成された結果物に対する素子分
離工程、例えばトレンチを用いた素子分離工程で素子分
離膜７０を形成することによって活性領域７５を限定す
る。この際、形成しようとする活性領域のパターンが大
きければ素子分離膜７０はＬＯＣＯＳ構造で形成しても
良い。いずれの場合において、前記素子分離膜７０は、
厚膜のＳＯＩ膜６３ｂより薄く、好ましくは薄膜のＳＯ
Ｉ膜６３ａの厚さに形成する。従って、素子分離膜７０
の下に厚膜のＳＯＩ膜６３ｂが部分的に残存し、活性領
域７５内に形成された厚膜のＳＯＩ膜６３ｂと、素子分
離膜７０の下に残存する前記厚膜のＳＯＩ膜６３ｂとが
互いに連結される（図３Ｂ参照）。
【００３２】図８Ｅはゲート電極８０及びソース／ドレ
イン８５を形成する段階を示す。素子分離膜７０の形成
された結果物の全面にゲート酸化膜（図示せず）を形成
し、その上に導電物質、例えば多結晶シリコンを堆積し
た後、これをリソグラフィー工程でパタニングすること
によってＳＯＩ素子のゲート電極８０を前記厚膜のＳＯ
Ｉ膜６３ｂ（図６Ｃ）上に形成する。次に、通常のイオ
ン注入工程で薄膜のＳＯＩ膜６３ａに不純物を注入す
る。これによって、薄膜のＳＯＩ膜６３ａにはソース／
トレイン８５が形成され、厚膜のＳＯＩ膜６３ｂにはボ
ディシリコン層９０が形成される。
イン８５を形成する段階を示す。素子分離膜７０の形成
された結果物の全面にゲート酸化膜（図示せず）を形成
し、その上に導電物質、例えば多結晶シリコンを堆積し
た後、これをリソグラフィー工程でパタニングすること
によってＳＯＩ素子のゲート電極８０を前記厚膜のＳＯ
Ｉ膜６３ｂ（図６Ｃ）上に形成する。次に、通常のイオ
ン注入工程で薄膜のＳＯＩ膜６３ａに不純物を注入す
る。これによって、薄膜のＳＯＩ膜６３ａにはソース／
トレイン８５が形成され、厚膜のＳＯＩ膜６３ｂにはボ
ディシリコン層９０が形成される。
【００３３】Ｎ−チャンネルＳＯＩ素子の場合、前記ソ
ース／ドレイン８５はＮ+ 型にドーピングされ、ボディ
シリコン層９０はＰ型にドーピングされる。
ース／ドレイン８５はＮ+ 型にドーピングされ、ボディ
シリコン層９０はＰ型にドーピングされる。
【００３４】次いで、前記結果物の全面に層間絶縁膜
（図示せず）を形成した後、通常のコンタクト形成工程
で前記ボディシリコン層９０の所定部分、例えばセルブ
ロックの縁部を露出させるボディコンタクト（図示せ
ず）を形成し、配線工程を用いてソース／ドレイン（図
示せず）及びボディコンタクト配線（図示せず）を形成
することによってＳＯＩ素子を完成する。
（図示せず）を形成した後、通常のコンタクト形成工程
で前記ボディシリコン層９０の所定部分、例えばセルブ
ロックの縁部を露出させるボディコンタクト（図示せ
ず）を形成し、配線工程を用いてソース／ドレイン（図
示せず）及びボディコンタクト配線（図示せず）を形成
することによってＳＯＩ素子を完成する。
【００３５】前述したように本発明の第１実施例による
ＳＯＩ素子は、厚膜からなる表面にチャンネルの形成さ
れるボディシリコン層と、薄膜からなるソース／ドレイ
ンとから構成され、素子分離膜の下にボディシリコン層
の一部が残存するよう素子分離膜はボディシリコン層よ
り薄く形成される。従って、活性領域のボディシリコン
層と素子分離膜の下のボディシリコン層とが互いに連結
されてセルブロック内のボディシリコン層が一つに連結
される。即ち、セルブロックの縁部に形成された一つの
コンタクトを通じてセルブロック内に形成された全ての
セルのボディシリコン層に電圧を印加し得る。
ＳＯＩ素子は、厚膜からなる表面にチャンネルの形成さ
れるボディシリコン層と、薄膜からなるソース／ドレイ
ンとから構成され、素子分離膜の下にボディシリコン層
の一部が残存するよう素子分離膜はボディシリコン層よ
り薄く形成される。従って、活性領域のボディシリコン
層と素子分離膜の下のボディシリコン層とが互いに連結
されてセルブロック内のボディシリコン層が一つに連結
される。即ち、セルブロックの縁部に形成された一つの
コンタクトを通じてセルブロック内に形成された全ての
セルのボディシリコン層に電圧を印加し得る。
【００３６】従って、セルブロック内の各トランジスタ
にコンタクトを形成することなく一つのコンタクトを通
じてボディシリコン層を固定することができ、よってフ
ローティングボディ効果が抑制され、かつ高集積化が可
能となる。
にコンタクトを形成することなく一つのコンタクトを通
じてボディシリコン層を固定することができ、よってフ
ローティングボディ効果が抑制され、かつ高集積化が可
能となる。
【００３７】図９Ａ及び図１０Ｂは本発明の第２実施例
によるＳＯＩ素子の製造方法を説明するための断面図で
あり、第２半導体基板５０をボンディングする前にキャ
パシタを形成することを除けば前記第１実施例と同一で
ある。
によるＳＯＩ素子の製造方法を説明するための断面図で
あり、第２半導体基板５０をボンディングする前にキャ
パシタを形成することを除けば前記第１実施例と同一で
ある。
【００３８】図９Ａは第２トレンチＴ２の形成された第
１半導体基板６０上にキャパシタを形成する段階を示
す。図５Ｂの第２トレンチＴ２を形成する工程まで前記
第１実施例と同一に行った後、その結果物上に層間絶縁
層５４を形成する。この際、前記層間絶縁層５４は第１
実施例の絶縁層５５（図５Ｂ）と同一の方法で形成し、
平坦化することが好ましい。平坦化した層間絶縁層５４
を通常のリソグラフィー工程でパタニングして前記第１
トレンチＴ２を部分的に露出させるストレージコンタク
トホールを形成し、その結果物上に導電物質、例えば多
結晶シリコンを堆積した後パタニングしてキャパシタの
ストレージ電極５６を形成する。次いで、ストレージ電
極５６の形成された前記結果物上に誘電物質を堆積した
後パタニングして前記ストレージ電極５６に限定される
キャパシタ誘電体膜５８を形成し、その結果物上に導電
物質、例えば多結晶シリコンを堆積した後パタニングし
てキャパシタのプレート電極６２を形成する。
１半導体基板６０上にキャパシタを形成する段階を示
す。図５Ｂの第２トレンチＴ２を形成する工程まで前記
第１実施例と同一に行った後、その結果物上に層間絶縁
層５４を形成する。この際、前記層間絶縁層５４は第１
実施例の絶縁層５５（図５Ｂ）と同一の方法で形成し、
平坦化することが好ましい。平坦化した層間絶縁層５４
を通常のリソグラフィー工程でパタニングして前記第１
トレンチＴ２を部分的に露出させるストレージコンタク
トホールを形成し、その結果物上に導電物質、例えば多
結晶シリコンを堆積した後パタニングしてキャパシタの
ストレージ電極５６を形成する。次いで、ストレージ電
極５６の形成された前記結果物上に誘電物質を堆積した
後パタニングして前記ストレージ電極５６に限定される
キャパシタ誘電体膜５８を形成し、その結果物上に導電
物質、例えば多結晶シリコンを堆積した後パタニングし
てキャパシタのプレート電極６２を形成する。
【００３９】次に、プレート電極６２の形成された前記
結果物上に絶縁物、例えば酸化物を堆積して絶縁層５５
を形成する。その後、前記絶縁層５５上に第２半導体基
板５０を形成する工程は前記第１実施例と同一に行う。
結果物上に絶縁物、例えば酸化物を堆積して絶縁層５５
を形成する。その後、前記絶縁層５５上に第２半導体基
板５０を形成する工程は前記第１実施例と同一に行う。
【００４０】図１０ＢはＳＯＩ素子を完成する段階を示
したもので、前記第１半導体基板６０の裏面が上向きに
なるよう前記図９Ａの結果物を裏返した後、後続工程は
前記第１実施例と同一に行ってその下部にキャパシタの
形成されたＳＯＩ素子を完成する。この際、図示してい
ないが、前記セキャパシタだけではなくビットラインな
ども前記第２半導体基板をボンディングする前に予め形
成してＳＯＩ膜の下に埋没させ得る。
したもので、前記第１半導体基板６０の裏面が上向きに
なるよう前記図９Ａの結果物を裏返した後、後続工程は
前記第１実施例と同一に行ってその下部にキャパシタの
形成されたＳＯＩ素子を完成する。この際、図示してい
ないが、前記セキャパシタだけではなくビットラインな
ども前記第２半導体基板をボンディングする前に予め形
成してＳＯＩ膜の下に埋没させ得る。
【００４１】前記第２実施例によれば、キャパシタ又は
ビットラインをＳＯＩ膜の下に埋没させるため、平坦化
及び高集積化に有利である。
ビットラインをＳＯＩ膜の下に埋没させるため、平坦化
及び高集積化に有利である。
【００４２】
【発明の効果】従って、第１実施例によれば、セルブロ
ック内の各トランジスタにコンタクトを形成することな
く一つのコンタクトを通じてボディシリコン層を固定す
ることができ、よってフローティングボディ効果が抑制
され、かつ高集積化が可能となる。
ック内の各トランジスタにコンタクトを形成することな
く一つのコンタクトを通じてボディシリコン層を固定す
ることができ、よってフローティングボディ効果が抑制
され、かつ高集積化が可能となる。
【００４３】さらに、第２実施例によれば、キャパシタ
又はビットラインをＳＯＩ膜の下に埋没させることによ
って容易に平坦化及び高集積化し得る。
又はビットラインをＳＯＩ膜の下に埋没させることによ
って容易に平坦化及び高集積化し得る。
【００４４】本発明は前記実施例に限定されず、多くの
変形が本発明の技術的思想内で当業者によって可能なこ
とは明白である。
変形が本発明の技術的思想内で当業者によって可能なこ
とは明白である。
【図１】 従来の一般のＳＯＩ素子を説明するための断
面図である。
面図である。
【図２】 本発明によるＳＯＩ素子の製造に用いられる
マスクパターンを部分的に示した平面図である。
マスクパターンを部分的に示した平面図である。
【図３】 （Ａ）及び（Ｂ）は前記図２の３Ａ−３
Ａ′、３Ｂ−３Ｂ′方向による断面図である。
Ａ′、３Ｂ−３Ｂ′方向による断面図である。
【図４】 （Ａ）は本発明の第１実施例によるＳＯＩ素
子（図２のＡ−Ａ′方向）の製造方法を説明するための
断面図である。
子（図２のＡ−Ａ′方向）の製造方法を説明するための
断面図である。
【図５】 （Ｂ）は本発明の第１実施例によるＳＯＩ素
子（図２のＡ−Ａ′方向）の製造方法を説明するための
断面図である。
子（図２のＡ−Ａ′方向）の製造方法を説明するための
断面図である。
【図６】 （Ｃ）は本発明の第１実施例によるＳＯＩ素
子（図２のＡ−Ａ′方向）の製造方法を説明するための
断面図である。
子（図２のＡ−Ａ′方向）の製造方法を説明するための
断面図である。
【図７】 （Ｄ）は本発明の第１実施例によるＳＯＩ素
子（図２のＡ−Ａ′方向）の製造方法を説明するための
断面図である。
子（図２のＡ−Ａ′方向）の製造方法を説明するための
断面図である。
【図８】 （Ｅ）は本発明の第１実施例によるＳＯＩ素
子（図２のＡ−Ａ′方向）の製造方法を説明するための
断面図である。
子（図２のＡ−Ａ′方向）の製造方法を説明するための
断面図である。
【図９】 （Ａ）は本発明の第２実施例によるＳＯＩ素
子の製造方法を説明するための断面図である。
子の製造方法を説明するための断面図である。
【図１０】 （Ｂ）は本発明の第２実施例によるＳＯＩ
素子の製造方法を説明するための断面図である。
素子の製造方法を説明するための断面図である。
１０…第１マスクパターン、 ２０…第２マスクパターン、 ３０…第３マスクパターン、 ５０…第２半導体基板、 ５４…層間絶縁層、 ５５…絶縁層、 ５６…ストレージ電極、 ６０…第１半導体基板、 ６２…プレート電極、 ６３…ＳＯＩ膜、 ７０…素子分離膜、 ７５…活性領域、 ８０…ゲート、 ８５…ソース／ドレイン、 ９０…ボディシリコン層。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/78 ６２１ ６２７Ａ
Claims (13)
- 【請求項１】 半導体基板と、 前記半導体基板上に形成される絶縁層と、 前記絶縁層上に形成され、絶縁層の表面の凹凸によって
薄膜と厚膜とが交互に形成されたシリコンオンインシュ
レータ（ＳＯＩ）膜とを具備し、 前記ＳＯＩ膜は薄膜のソース／ドレインと、その表面に
チャンネルが形成される厚膜のボディシリコン層よるな
る活性領域と、前記活性領域に隣接して形成され、その
表面に素子分離膜が形成された素子分離領域とに区分さ
れ、 前記ボディシリコン層が前記素子分離膜よりさらに厚く
形成されて活性領域の前記ボディシリコン層と素子分離
膜の下のボディシリコン層とが連結されることを特徴と
するＳＯＩ素子。 - 【請求項２】 前記素子分離膜の厚さは前記薄膜のソー
ス／ドレインの厚さと同一であることを特徴とする請求
項１に記載のＳＯＩ素子。 - 【請求項３】 前記素子分離膜は、トレンチ素子分離工
程から形成されることを特徴とする請求項１に記載のＳ
ＯＩ素子。 - 【請求項４】 前記絶縁層と前記ＳＯＩ膜との間に前記
ソースと電気的に接続され、ストレージ電極、誘電体膜
及びプレート電極からなるキャパシタをさらに具備する
ことを特徴とする請求項１に記載のＳＯＩ素子。 - 【請求項５】 半導体基板の一面に複数本のライントレ
ンチを形成する段階と、 複数本のライントレンチの形成された前記第１半導体基
板上に絶縁層を形成し、その表面を平坦化する段階と、 前記絶縁層上に第２半導体基板を接着する段階と、 第２半導体基板が接着された前記第１半導体基板を裏返
した後、前記第１半導体基板の裏面を平坦に食刻してラ
イン状の薄膜及び厚膜が交互に形成されたＳＯＩ膜を形
成する段階と、 前記ＳＯＩ膜の所定部分に活性領域を限定する素子分離
膜を前記厚膜のＳＯＩ膜より薄く形成することによって
厚膜のＳＯＩ膜と活性領域とを素子分離膜の下で互いに
連結させる段階と、 前記厚膜のＳＯＩ膜上にゲート電極を形成する段階と、 前記薄膜のＳＯＩ膜内に不純物を注入してソース／ドレ
インを形成する段階とを具備することを特徴とするＳＯ
Ｉ素子の製造方法。 - 【請求項６】 複数本のライントレンチを形成する前記
段階の前、前記第１半導体基板の所定部位にセルブロッ
クを限定するセルブロックトレンチを形成する段階をさ
らに具備することを特徴とする請求項５に記載のＳＯＩ
素子の製造方法。 - 【請求項７】 前記セルブロックトレンチは前記ライン
トレンチに比べ深く形成されることを特徴とする請求項
６に記載のＳＯＩ素子の製造方法。 - 【請求項８】 ＳＯＩ膜を形成する前記段階は、前記セ
ルブロックトレンチの底面が露出されるまで前記第１半
導体基板の裏面を食刻することを特徴とする請求項５に
記載のＳＯＩ素子の製造方法。 - 【請求項９】 前記素子分離膜は、薄膜のＳＯＩ膜と同
一の厚さに形成されることを特徴とする請求項５に記載
のＳＯＩ素子の製造方法。 - 【請求項１０】 前記素子分離膜は、トレンチ素子分離
工程から形成されることを特徴とする請求項５に記載の
ＳＯＩ素子の製造方法。 - 【請求項１１】 ソース／ドレインを形成する前記段階
の後、ソース／ドレインの形成された結果物の全面に層
間絶縁膜を形成する段階と、 前記層間絶縁膜を部分的に食刻して厚膜のＳＯＩ膜の所
定部分を露出させるボディコンタクトを形成する段階
と、 前記ボディコンタクトを通じて厚膜のＳＯＩ膜と電気的
に接続される配線層を形成する段階とをさらに具備する
ことを特徴とする請求項５に記載のＳＯＩ素子の製造方
法。 - 【請求項１２】 前記ボディコンタクトはセルブロック
の縁部に形成されることを特徴とする請求項１１に記載
のＳＯＩ素子の製造方法。 - 【請求項１３】 複数本のライントレンチを形成する前
記段階の後、前記第１半導体基板上に層間絶縁層を形成
し、その表面を平坦化する段階と、 前記層間絶縁層に前記ライントレンチを部分的に露出さ
せるコンタクトを形成する段階と、 前記コンタクトを通じて前記第１半導体基板と接続され
るストレージ電極、誘電体膜及びプレート電極を形成し
て埋没キャパシタを形成する段階とをさらに具備するこ
とを特徴とする請求項５に記載のＳＯＩ素子の製造方
法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960020356A KR100200703B1 (ko) | 1996-06-07 | 1996-06-07 | 실리콘-온-인슐레이터 소자 및 그 제조방법 |
| KR96P20356 | 1996-06-07 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1056183A true JPH1056183A (ja) | 1998-02-24 |
| JP3484320B2 JP3484320B2 (ja) | 2004-01-06 |
Family
ID=19461104
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14521797A Expired - Fee Related JP3484320B2 (ja) | 1996-06-07 | 1997-06-03 | Ｓｏｉ素子及びその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US6020615A (ja) |
| JP (1) | JP3484320B2 (ja) |
| KR (1) | KR100200703B1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001054174A1 (en) * | 2000-01-19 | 2001-07-26 | Advanced Micro Devices, Inc. | Silicon on insulator circuit structure with buried semiconductor interconnect structure and method for forming same |
| JP2005191451A (ja) * | 2003-12-26 | 2005-07-14 | Toshiba Corp | 半導体記憶装置 |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6790742B2 (en) * | 1998-06-03 | 2004-09-14 | United Microelectronics Corporation | Chemical mechanical polishing in forming semiconductor device |
| US6451633B1 (en) * | 1998-11-20 | 2002-09-17 | Seiko Instruments Inc. | Method for manufacturing semiconductor integrated circuit |
| US6225667B1 (en) * | 2000-01-18 | 2001-05-01 | Advanced Micro Devices, Inc. | Leaky lower interface for reduction of floating body effect in SOI devices |
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