JP3489936B2 - Soi構造のmosトランジスタの製造方法 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims description 14
- 239000000758 substrate Substances 0.000 claims description 35
- 239000004065 semiconductor Substances 0.000 claims description 29
- 238000000034 method Methods 0.000 claims description 20
- 238000000151 deposition Methods 0.000 claims description 9
- 125000006850 spacer group Chemical group 0.000 claims description 7
- 238000005498 polishing Methods 0.000 claims description 6
- 239000011810 insulating material Substances 0.000 claims description 4
- 230000001590 oxidative effect Effects 0.000 claims description 4
- 238000005530 etching Methods 0.000 claims description 3
- 239000000126 substance Substances 0.000 claims description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 23
- 229910052710 silicon Inorganic materials 0.000 description 23
- 239000010703 silicon Substances 0.000 description 23
- 150000004767 nitrides Chemical class 0.000 description 17
- 239000012535 impurity Substances 0.000 description 5
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 239000005380 borophosphosilicate glass Substances 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 2
- 229910021342 tungsten silicide Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/66772—Monocristalline silicon transistors on insulating substrates, e.g. quartz substrates
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- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78603—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the insulating substrate or support
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
- H01L21/76275—Vertical isolation by bonding techniques
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
- H01L21/76281—Lateral isolation by selective oxidation of silicon
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Description
及びその製造方法に係り、特にシリコンオンインシュレ
ータ(Silicon On Insulator、以下、“SOI”と称す
る)の上に形成されたMOSトランジスタ及びその製造
方法に関する。
板と反対導電型の不純物をイオン注入して形成されたソ
ース/ドレインと、前記ソースとドレインとの間に形成
されたチャンネル及び前記基板上にゲート絶縁膜を介し
て形成されたゲートより構成される。
プのような寄生効果を除くSOI構造を有するMOSト
ランジスタに対する研究が活発に行われつつある。SO
I技術は、半導体基板上に形成される半導体素子をより
効果的に分離するための技術である。SOI技術によれ
ば、シリコン基板上に埋没酸化膜を形成した後、該埋没
酸化膜上に部分的にシリコン層を形成し、該シリコン層
に半導体素子を形成する。
分離技術を用いて形成された半導体素子に比べて光に強
く、高い供給電圧に強い特性がある。また、一般にバル
ク(bulk)シリコン上に半導体素子を形成するときより
SOI上に半導体素子を形成するときに求められる工程
段階の数が少ない。かつ、ICチップ内に形成された半
導体素子間の容量性結合が減る。
子”というが、SOI素子は前記特性の他にもスレショ
ルド傾斜が大きく、2Vまで電圧を立ち下げる場合にも
素子特性の低下が殆どない長所がある。のみならず、ト
ランジスタのチャンネルの長さが0.4μm以下に縮む
時に生じる確率の高いホットキャリア効果及びドレイン
破壊電圧も問題とならない。また、素子劣化のない構造
で製作することができ、高い収率も期待できる。
OS電界効果トランジスタ(MOSField Effect Trans
istor; MOSFET)を製造する方法を説明するため
の断面図である。図1AはSOI構造を形成する段階の
断面図である。この段階は、半導体基板10の上に例え
ばSIMOX(Separation by IMplanted OXygen) 方法
を用いて埋没酸化層12及びシリコン層14を形成する
段階と、該シリコン層14の上にパッド酸化膜16を形
成する段階と、該パッド酸化膜16の上に窒化膜18を
形成する段階と、活性領域となるシリコン層上に形成さ
れている窒化膜18を表面に露出させない感光膜パター
ン20を形成する段階と、前記感光膜パターン20をマ
スクとして用いて前記窒化膜18をパタニングする段階
とよりなる。
段階の断面図である。この段階は、前記感光膜パターン
(図1Aの20)を取り除く工程及び表面に露出された
部分のシリコン層を酸化させることにより不活性領域に
フィールド酸化膜22を形成させる段階よりなる。図1
Cはゲート電極28及びソース14a/ドレイン14b
を形成する段階の断面図である。
を取り除く段階と、トランジスタのスレショルド電圧を
調節するためにイオン注入を施す段階と、結果物の全面
に熱酸化膜を成長させてゲート絶縁膜26を形成する段
階と、多結晶シリコンとタングステンシリサイド(WS
ix )を順次に積層する段階と、前記積層された物質層
をパタニングしてゲート電極28を形成する段階と、結
果物の全面に酸化膜を形成した後、前記酸化膜を異方性
食刻して前記ゲート電極28の側壁にスペーサ30を形
成する段階と、前記ゲート電極28の左右側のシリコン
層に不純物イオンを注入することによりソース14a/
ドレイン14bを形成する段階とよりなる。
断面図である。この段階は、ゲート電極28の形成され
た結果物の全面に酸化膜を蒸着して絶縁層32を形成す
る段階と、該絶縁層32の上にBPSGを蒸着した後、
リフローさせることにより平坦化層34を形成する段階
と、前記平坦化層34及び絶縁層32を食刻してコンタ
クトホールを形成する段階と、結果物の全面に導電物質
を蒸着して導電層を形成した後、前記導電層をパタニン
グしてソース14a/ドレイン14bとそれぞれ接続す
る電極36,38を形成する段階とよりなる。
I構造のトランジスタの場合、図2Dに示したように、
MOSトランジスタが埋没酸化層12の上に形成されて
いるシリコン層に形成されている。ゲート電極28の下
部に形成されているシリコン層はチャンネル領域とな
り、このチャンネル領域の左右にあるシリコン層はそれ
ぞれソース14a/ドレイン14bとなる。電極36,
38はソース/ドレインとそれぞれ接続し、シリコン層
に形成されているフィールド酸化膜22により他のMO
Sトランジスタと電気的に分離される。
ートの長さが縮むにつれてショットチャンネル効果によ
りサブースレショルドスイングが著しく大きくなる。こ
れを克服するためにSOIの厚さをたらに縮めようとす
る研究が行われつつある。しかしながら、SOIの厚さ
を縮める場合、ソース/ドレインの面抵抗が増え、電極
とソース/ドレインとの接触抵抗が増える。よって、ト
ランジスタのソース/ドレイン電流(Ids)が急激に減
る深刻な問題が発生する。
ソース/ドレインとの接触抵抗の増加を抑え、ソース/
ドレインの面抵抗を減らせるSOI構造のMOSトラン
ジスタを提供することにある。本発明の他の目的は前記
MOSトランジスタの製造に最適な製造方法を提供する
ことにある。
に本発明によるSOI構造のMOSトランジスタは、表
面から第1深さを有するソース/ドレイン及び前記ソー
ス/ドレインの間に前記第1深さより浅い第2深さを有
するチャンネル領域が形成されたシリコン層と、前記シ
リコン層の下部に形成された絶縁層と、前記チャンネル
領域の形成されたシリコン層の上にゲート絶縁膜を介在
して形成されたゲート電極とを含むことを特徴とする。
のMOSトランジスタにおいて、前記ソース/ドレイン
領域のゲート電極の一部とオーバーラップされることが
望ましい。前記他の目的を達成するために、(a)半導
体基板上にソース/ドレインが形成される領域を露出さ
せないパターンを形成する段階と、(b)結果物上に絶
縁物質を蒸着した後にエッチバックして前記パターン間
のスペースを埋め込み、前記パターンの側壁にスペーサ
を形成する段階と、(c)前記半導体基板を酸化させて
フィールド酸化膜を形成する段階と、(d)前記パター
ンを取り除く段階と、(e)結果物の全面に絶縁物質を
蒸着した後、その表面を平坦化する段階と、(f)前記
半導体基板にハンドリング基板をボンディングする段階
と、(g)前記半導体基板をポリシングする段階とを含
むことを特徴とする。
的ー物理的研磨法を用いてなることが望ましい。また、
前記段階(g)は不活性領域に形成されたフィールド酸
化膜が露出されるまでに行われることが望ましい。
明を詳細に説明する。図3を参照して本発明によるSO
I構造のMOSトランジスタを説明する。図面の参照符
号100は半導体基板を、60は埋没酸化層を、62は
ゲート絶縁膜を、64はゲート電極を、66は絶縁層
を、68は平坦化層を、70及び72はソース及びドレ
インを、74及び76はソース電極及びドレイン電極を
それぞれ示す。
基板上に厚さが相違するように形成されている。即ち、
チャンネル領域73のシリコン層がソース70/ドレイ
ン領域72のシリコン層より薄く形成されている。チャ
ンネル領域73は薄いSOI領域にのみ存在し、ソース
/ドレインとチャンネル領域との境界部位は薄い厚さの
SOI領域に位置する。よって、接合容量を最小化する
ことができる。
域のみならず、厚い領域に大部分が存在し、ソース/ド
レインコンタクトは厚い領域にのみ位置する。よって、
充分な電流の通路が提供されることにより低い接触抵抗
を保持することができる。また、薄い領域に存在するソ
ース70/ドレイン72はゲート電極64の一部とオー
バーラップされて抵抗の増加はさらに抑えられる。
たシリコン層の厚さは1000〜3000Å程度、チャ
ンネル領域73のシリコン層の厚さは1000Å以下の
ものが望ましい。図4A乃至図5Fは図3に示した本発
明によるSOI構造のMOSトランジスタの製造方法を
説明するために、その一実施例を工程手順により示した
断面図である。
膜パターン44を形成する段階の断面図である。この段
階は、半導体基板40の上にパッド酸化膜42を形成す
る段階と、前記パッド酸化膜42の上に窒化膜44を形
成する段階と、不活性領域及びチャンネルの形成される
領域の半導体基板上に形成されている窒化膜を露出させ
る感光膜パターン46をマスクとして用いる写真食刻工
程を施して窒化膜パターン44を形成する段階よりな
る。
面図である。この段階は、前記感光膜パターン46(図
3A)を取り除く段階と、結果物の全面に酸化膜を蒸着
する段階と、前記酸化膜をエッチバックすることにより
前記窒化膜パターン44の間を埋め込み、窒化膜パター
ン44の側壁に酸化膜スペーサ48を形成する段階とよ
りなる。
emical Vapor Deposition;以下、CVDという)法を用
いて形成され、チャンネルが形成される部分、即ち前記
窒化膜パターン44間の開口部が完全に埋め込まれる程
度の厚さで形成することが望ましい。図4Cはフィール
ド酸化膜50を形成する段階の断面図である。
た半導体基板を酸化させてフィールド酸化膜50を形成
する。この際、前記酸化工程時、半導体基板の上部のみ
ならず、基板表面の下部にも酸化膜が形成される。この
際、前記窒化膜パターン44の間隔は狭く、窒化膜パタ
ーンの間に予め酸化膜スペーサ48が形成されているの
で、前記窒化膜パターン間の基板には不活性領域に比べ
てフィールド酸化膜50が薄く形成される。
面図である。具体的に、前記窒化膜パターン44(図4
C)を取り除く段階と、窒化膜パターンを取り除いた部
位が完全に埋め込まれるように窒化膜パターンを取り除
いた結果物の全面に酸化膜60を堆積する段階と、前記
酸化膜に対して化学的物理的研磨法(CMP)を用いて
表面を平坦化する段階とよりなる。
段階の断面図である。具体的に、前記半導体基板40
(図5D)をハンドリング基板100と直接基板ボンデ
ィング方法を用いてボンディングする段階、前記半導体
基板40の背面を研磨する段階及び前記半導体基板を研
磨する段階よりなる。望ましくは、前記半導体基板40
(図5D)を不活性領域に形成された前記フィールド酸
化膜の表面が露出されるまで化学的物理的研磨(CM
P)により研磨することにより行われる。これにより、
ハンドリング基板100の上に形成された酸化膜60の
内に不均一な厚さを有するシリコン層40′の存在する
SOI構造が完成される。
を経た状態の断面図であり、本発明による最終的なSO
I構造のMOSトランジスタを示す。具体的に、図5D
の結果物上に熱酸化膜を形成した後、トランジスタのス
レショルド電圧を調節するために不純物イオンを注入す
る段階と、前記熱酸化膜を取り除いてからゲート絶縁膜
62を形成する段階と、結果物の全面に、例えば不純物
でドープされた多結晶シリコンとタングステンシリサイ
ド(WSix )とを積層した後、パタニングしてゲート
電極64を形成する段階と、結果物の全面に不純物イオ
ンを注入して前記ゲート電極64の左右側のシリコン層
にソース70/ドレイン72を形成する段階と、結果物
の全面に絶縁膜66を形成する段階と、該絶縁膜66の
上にBPSG68を塗布した後にリフローして平坦化す
る段階と、ソース70/ドレイン72の上に形成された
前記絶縁膜66及びBPSG68を食刻してソース72
/ドレイン74を露出させるコンタクトホールを形成す
る段階と、結果物の全面に、例えばアルミニウムのよう
な配線物質を堆積させた後、これをパタニングしてソー
ス/ドレインとそれぞれ接続するソース電極74/ドレ
イン電極76を形成する段階とよりなる。
のMOSトランジスタ及びその製造方法によれば、一つ
の基板上にSOI構造の厚さを相違するように形成し
て、チャンネル領域は薄い領域に、ソースとドレインと
の境界部分は薄い領域に、ソース/ドレインは大部分の
厚い領域に、そしてソース/ドレインコンタクトは厚い
領域にのみ形成させることにより接合容量を最小化し、
面抵抗を低める。また、薄い領域のソース/ドレインは
ゲートとオーバラップされて抵抗の増加がさらに抑えら
れる。
が本発明の属する技術的な思想内において当分野の通常
の知識を持つ者により可能なのは明白である。
のMOSトランジスタの製造方法を説明するための断面
図である。
ランジスタの製造方法を説明するための断面図である。
ランジスタを示した断面図である。
MOSトランジスタの製造方法を説明するための断面図
である。
MOSトランジスタの製造方法を説明するための断面図
である。
Claims (3)
- 【請求項1】 (a)半導体基板上にソース/ドレイン
が形成される領域を露出させないパターンを形成する段
階と、 (b)結果物上に絶縁物質を蒸着した後にエッチバック
して前記パターン間のスペースを埋め込み、前記パター
ンの側壁にスペーサを形成する段階と、 (c)前記半導体基板を酸化させてフィールド酸化膜を
形成する段階と、 (d)前記パターンを取り除く段階と、 (e)結果物の全面に絶縁物質を蒸着した後、その表面
を平坦化する段階と、 (f)前記半導体基板にハンドリング基板をボンディン
グする段階と、 (g)前記半導体基板をポリシングする段階とを含むこ
とを特徴とするSOI構造のMOSトランジスタの製造
方法。 - 【請求項2】 前記段階(e)及び前記段階(g)は化
学的−物理的研磨法を用いてなることを特徴とする請求
項1に記載のSOI構造のMOSトランジスタの製造方
法。 - 【請求項3】 前記段階(g)は不活性領域に形成され
たフィールド酸化膜が露出されるまでに行われることを
特徴とする請求項1に記載のSOI構造のMOSトラン
ジスタの製造方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1995P15594 | 1995-06-13 | ||
KR1019950015594A KR100189966B1 (ko) | 1995-06-13 | 1995-06-13 | 소이 구조의 모스 트랜지스터 및 그 제조방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH098320A JPH098320A (ja) | 1997-01-10 |
JP3489936B2 true JP3489936B2 (ja) | 2004-01-26 |
Family
ID=19417013
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP11788696A Expired - Lifetime JP3489936B2 (ja) | 1995-06-13 | 1996-05-13 | Soi構造のmosトランジスタの製造方法 |
Country Status (3)
Country | Link |
---|---|
US (3) | US5893745A (ja) |
JP (1) | JP3489936B2 (ja) |
KR (1) | KR100189966B1 (ja) |
Families Citing this family (37)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100189966B1 (ko) * | 1995-06-13 | 1999-06-01 | 윤종용 | 소이 구조의 모스 트랜지스터 및 그 제조방법 |
US6194253B1 (en) * | 1998-10-07 | 2001-02-27 | International Business Machines Corporation | Method for fabrication of silicon on insulator substrates |
US6693033B2 (en) | 2000-02-10 | 2004-02-17 | Motorola, Inc. | Method of removing an amorphous oxide from a monocrystalline surface |
US6392257B1 (en) | 2000-02-10 | 2002-05-21 | Motorola Inc. | Semiconductor structure, semiconductor device, communicating device, integrated circuit, and process for fabricating the same |
US6477285B1 (en) | 2000-06-30 | 2002-11-05 | Motorola, Inc. | Integrated circuits with optical signal propagation |
US6410941B1 (en) | 2000-06-30 | 2002-06-25 | Motorola, Inc. | Reconfigurable systems using hybrid integrated circuits with optical ports |
US6427066B1 (en) | 2000-06-30 | 2002-07-30 | Motorola, Inc. | Apparatus and method for effecting communications among a plurality of remote stations |
US6501973B1 (en) | 2000-06-30 | 2002-12-31 | Motorola, Inc. | Apparatus and method for measuring selected physical condition of an animate subject |
US6555946B1 (en) | 2000-07-24 | 2003-04-29 | Motorola, Inc. | Acoustic wave device and process for forming the same |
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US6583034B2 (en) | 2000-11-22 | 2003-06-24 | Motorola, Inc. | Semiconductor structure including a compliant substrate having a graded monocrystalline layer and methods for fabricating the structure and semiconductor devices including the structure |
US6563118B2 (en) | 2000-12-08 | 2003-05-13 | Motorola, Inc. | Pyroelectric device on a monocrystalline semiconductor substrate and process for fabricating same |
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US6525340B2 (en) | 2001-06-04 | 2003-02-25 | International Business Machines Corporation | Semiconductor device with junction isolation |
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US6693298B2 (en) | 2001-07-20 | 2004-02-17 | Motorola, Inc. | Structure and method for fabricating epitaxial semiconductor on insulator (SOI) structures and devices utilizing the formation of a compliant substrate for materials used to form same |
US6472694B1 (en) | 2001-07-23 | 2002-10-29 | Motorola, Inc. | Microprocessor structure having a compound semiconductor layer |
US6585424B2 (en) | 2001-07-25 | 2003-07-01 | Motorola, Inc. | Structure and method for fabricating an electro-rheological lens |
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JP2014212191A (ja) * | 2013-04-18 | 2014-11-13 | セイコーエプソン株式会社 | 半導体装置、電気光学装置、半導体装置の製造方法、電気光学装置の製造方法、及び電子機器 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS58115832A (ja) * | 1981-12-28 | 1983-07-09 | Fujitsu Ltd | 半導体装置の製造方法 |
JPH04226079A (ja) * | 1990-04-17 | 1992-08-14 | Canon Inc | 半導体装置及びその製造方法及びそれを有する電子回路装置 |
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KR100189966B1 (ko) * | 1995-06-13 | 1999-06-01 | 윤종용 | 소이 구조의 모스 트랜지스터 및 그 제조방법 |
-
1995
- 1995-06-13 KR KR1019950015594A patent/KR100189966B1/ko not_active IP Right Cessation
-
1996
- 1996-05-13 JP JP11788696A patent/JP3489936B2/ja not_active Expired - Lifetime
- 1996-06-13 US US08/664,958 patent/US5893745A/en not_active Expired - Lifetime
-
1999
- 1999-04-13 US US09/291,416 patent/US6064092A/en not_active Expired - Lifetime
-
2000
- 2000-04-03 US US09/541,201 patent/US6303412B1/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
US6064092A (en) | 2000-05-16 |
KR100189966B1 (ko) | 1999-06-01 |
US6303412B1 (en) | 2001-10-16 |
KR970004045A (ko) | 1997-01-29 |
JPH098320A (ja) | 1997-01-10 |
US5893745A (en) | 1999-04-13 |
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Legal Events
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Free format text: JAPANESE INTERMEDIATE CODE: R250 |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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