KR100232668B1 - 반도체장치 및 그 제조방법 - Google Patents

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미노루 다카하시
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니시무로 타이죠
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Abstract

본 발명은, 제조도중에 있어서의 측벽절연막의 막 감소를 방지할 수 있는 구조를 갖춘 SOI기판을 이용한 MOS트랜지스터를 제공한다.
실리콘 산화막(2) 상에 형성된 실리콘막(3)과, 실리콘막(3)에 형성된 소스영역(4), 드레인영역(5), 이들 영역(4, 5)사이의 실리콘막(3) 상에 게이트 산화막(6)을 매개로 형성된 제1게이트전극(7), 실리콘막(3)의 측면부를 덮도록 형성되면서 높이가 실리콘막(3)의 상면보다 위, 제1게이트전극(7)의 상면보다 낮은 측벽절연막(9) 및, 제1게이트전극(7)과 측벽절연막(9)의 경계부를 포함하도록 제1게이트전극(7) 및 측벽절연막(9) 상에 형성된 제2게이트전극(10)을 구비하고 있다.

Description

반도체장치 및 그 제조방법
제1도는 본 발명의 실시예 1에 따른 n형 MOS트랜지스터의 제조방법을 나타낸 공정단면도.
제2도는 본 발명의 실시예 1에 따른 n형 MOS트랜지스터의 소자구조를 나타낸 단면도.
제3도는 본 발명의 효과를 나타낸 게이트전압과 드레인전류의 관계를 나타낸 특성도.
제4도는 본 발명의 실시예 2에 따른 n형 MOS트랜지스터의 제조방법을 나타낸 공정단면도.
제5도는 본 발명의 실시예 2에 따른 n형 MOS트랜지스터의 소자구조를 나타낸 단면도.
제6도는 본 발명의 실시예 3에 따른 n형 MOS트랜지스터의 제조도중을 나타낸 단면도.
제7도는 본 발명의 실시예 4에 따른 n형 MOS트랜지스터의 평면도.
제8도는 제7도의 MOS트랜지스터의 제조방법을 나타낸 공정단면도.
제9도는 본 발명의 실시예 5에 따른 n형 MOS트랜지스터의 제조방법을 나타낸 공정단면도.
제10도는 본 발명의 실시예 6에 따른 n형 MOS트랜지스터의 제조방법을 나타낸 공정단면도.
제11도는 본 발명의 실시예 7에 따른 n형 MOS트랜지스터의 단면도.
제12도는 본 발명의 실시예 8에 따른 n형 MOS트랜지스터의 단면도.
제13도는 본 발명의 실시예 9에 따른 n형 MOS트랜지스터의 단면도.
제14도는 본 발명의 실시예 10에 따른 n형 MOS트랜지스터의 단면도.
제15도는 SOI기판에 작성한 종래의 MOS트랜지스터의 소자구조를 나타낸 단면도.
제16도는 종래의 문제를 설명하기 위한 공정단면도이다.
* 도면의 주요부분에 대한 부호의 설명
1 : 단결정 실리콘기판 2 : 실리콘 산화막(매립절연막, 제1절연막)
3 : 실리콘막(SOI 반도체막, 섬형태의 반도체층)
4 : 소스영역 5 : 드레인영역
6 : 게이트 산화막
7 : 보론도프 다결정 실리콘막(제1게이트전극)
9 : 측벽 절연막(소자분리 절연막, 제2절연막)
10 : WSi막(제2게이트전극) 21 : 단결정 실리콘기판
22 : 실리콘 산화막(매립절연막, 제1절연막)
23 : 실리콘막(SOI 반도체막, 섬형태의 반도체층)
24 : 소스영역 25 : 드레인영역
26 : 게이트 산화막
27 : 보론도프 다결정 실리콘막(제1도전막, 제1게이트전극)
30 : WSi막(제2도전막, 제2게이트전극)
31 : 매립절연막(소자분리 절연막, 제2절연막)
42 : 열산화막 50 : 실리콘 산화막(제4절연막)
51 : 단결정 실리콘기판
52 : 실리콘 산화막(매립절연막, 제1절연막)
53 : 단결정 실리콘막(SOI 반도체막, 섬형태의 반도체층)
54 : 실리콘 질화막(제2절연막)
55 : 실리콘 산화막(제3절연막) 56 : 게이트 산화막
57 : 게이트전극 58 : 콘택트홀
59S: 소스전극 59D: 드레인전극
59G: 게이트배선 60 : 실리콘 산화막(제4절연막)
61 : 단결정 실리콘기판
62 : 실리콘 산화막(매립절연막, 제1절연막)
63 : 단결정 실리콘막(SOI 반도체막) 64 : 버퍼 실리콘 산화막
65 : 다결정 실리콘막 66 : 실리콘 질화막(제2절연막)
67 : 실리콘 산화막(제3절연막) 68 : 게이트 산화막
69 : 게이트전극 70 : 실리콘 산화막(제4절연막)
71 : 단결정 실리콘기판
72 : 실리콘 산화막(매립절연막, 제1절연막)
73 : 단결정 실리콘막(SOI 반도체막) 74 : 게이트 산화막
75 : 보론도프 다결정 실리콘막(제1게이트전극)
76 : 실리콘 질화막(제2절연막)
77 : 실리콘 산화막(제3절연막)
78 : 보론도프 다결정 실리콘막(제2게이트전극)
[산업상의 이용분야]
본 발명은 SOI(Semiconductor On Insulator)기판을 이용한 반도체장치 및 그 제조방법에 관한 것이다.
[종래의 기술 및 그 문제점]
최근, 컴퓨터나 통신기기의 중요부분에는 다수의 트랜지스터나 저항등을 전기회로를 달성하도록 묶어, 1칩상에 집적화하여 형성한 대규모 집적회로(LSI)가 많이 사용되고 있다. 이 때문에, 기기 전체의 성능은 LSI단체의 성능과 크게 결부되어 있다.
LSI단체의 성능향상은, 예컨대 소자분리성이 우수한 기판인 SOI기판을 이용하으로써 가능해진다. 즉, 소자형성영역의 주변에 SOI기판의 실리콘 산화막(매립산화막)까지 도달하는 소자분리홈을 형성함으로써, 종래의 실리콘기판을 이용한 경우에 비해 상당히 우수한 소자분리성과 대폭 기생용량이 절감을 도모할 수 있다.
제15도에는 종래의 SOI기판에 작성한 MOS트랜지스터의 소자구조를 나타내고 있다. 제15(b)도는 제15(a)도의 X-X′ 단면도(게이트폭 방향에 평행한 평면으로 절단한 단면도)이다.
도면중, 81은 실리콘 지지기체를 나타내고 있으며, 이 실리콘 지지기체(81) 상에는 실리콘 산화막(82: 매립절연막), 얇은 실리콘막(885: SOI 반도체막)이 형성되어 있다. 이들 실리콘 지지기체(81), 실리콘 산화막(82), 실리콘막(85)에 의해 SOI기판이 구성되어 있다.
실리콘막(85)은 섬형태로 형성되어 있으며, 또한 실리콘막(85)의 표면(상면, 측면)은 산화되어 있다. 실리콘막(85)의 상면의 실리콘 산화막(86)은 게이트절연막으로 이용된다. 한편, 실리콘막(85)의 측면의 실리콘 산화막(86)은 메사형 소자분리를 위한 소자분리 절연막으로 이용된다.
또한, 실리콘막(85)에는 소스영역(83) 및 드레인영역(84)이 선택적으로 형성되어 있으며, 그리고 이들 소스영역(83)과 드레인영역(84)간의 실리콘막(85)상에는 실리콘 산화막(86: 게이트절연막)을 매개로 게이트전극(87)이 배열설치되어 있다. 더욱이, 도면중 88은 소자분리영역단을 나타내고 있다.
이런 종류의 SOI기판을 이용한 MOS트랜지스터에 의하면, 단결정 실리콘기판을 이용한 경우에 비해 우수한 특성이 얻어진다. 즉, 소스영역(83) 및 드레인영역(84)의 용량의 절감이나 래치업 내압의 개서이나 전류구동력의 증대등을 도모할 수 있다.
그러나, SOI기판을 이용하여 메사형 소자분리를 행한 종래의 MOS트랜지스터에는 이하와 같은 문제가 있다.
즉, 게이트에 인가한 전압(게이트전압)에 의해 제15(b)도에 나타낸 바와 같이 소자분리영역단(88)의 얇은 실리콘 산화막(86)에 전계가 집중하고, 기생트랜지스터(실리콘막(85)의 측면의 실리콘 산화막(86)을 게이트절연막으로 하는 MOS트랜지스터)가 발생하고, 이에 의해 서브드레숄드 계수(S계수)가 변하는 것을 알았다. 더욱이, 상기 전계의 집중에 의해 소자분리영역단(88)의 실리콘 산화막(86)이 절연파괴한다는 문제도 있다.
이와 같은 문제를 해결하는 기술로서 소자분리영역단에 두꺼운 측벽 절연막을 형성하는 것이 알려져 있다(특개평6-268224).
이 기술을 제16도의 공정단면도를 이용하여 간단히 설명한다. 제16도는 제15(b)도에 상당하는 단면도이다.
우선, 제16(a)도에 나타낸 바와 같이 단결정 실리콘기판(91) 상에 실리콘 산화막(92: 매립절연막), 단결정 실리콘막(93: SOI 반도체막)이 순차 설치되어 이루어지는 SOI기판을 준비한다.
다음에, 제16(b)도에 나타낸 바와 같이 단결정 실리콘막(93)을 섬(메사)형태로 패터닝한 후, 전면에 측벽절연막으로 되는 실리콘 산화막(94)을 형성한다.
다음에, 제16(c)도에 나타낸 바와 같이 실리콘 산화막(94)의 표면이 노출하기까지 반응성 이온에칭(RIE)법을 이용하여 전면에칭을 행함으로써, 섬형태의 단결정 실리콘막(93)의 측벽에 실리콘 산화막(94)을 위치시킨다. 이와 같이하여 단결정 산화막(93)의 측벽에 측벽절연막이 형성된다.
다음에, 동도 제16(c)도에 나타낸 바와 같이 실리콘 산화막(94)의 표면의 자연산화막을 제거한 후, 청정한 실리콘 산화막(94)의 표면을 열산화하여 게이트절연막(95)을 형성한다. 이후, 통상의 MOS트랜지스터의 프로세스에 따라 게이트전극, 소스영역, 드레인영역 등을 형성한다.
이 기술에 의하면, 소자분리영역단의 단결정 실리콘막(93)은 두꺼운 실리콘 산화막(94: 측벽절연막)으로 덮여있기 때문에, 제14도의 얇은 실리콘 산화막(166)으로 덮이는 경우와는 달리, 전계집중에 의한 기생트랜지스터나 절연파괴의 발생을 방지할 수 있다.
그러나, 본 발명자 등의 조사에 의하면, 이런 종류의 기술에는 이하와 같은 문제가 있는 것을 알 수 있다.
우선, 매립절연막은 통상 실리콘막이고, 측벽절연막도 전계집중을 완화시킬 필요성 때문에 유전율이 작은 실리콘 산화막을 이용하는 것이 바람직하다. 이 때문에, 제16(c)도의 전면에칭의 공정에서 측벽절연막을 되는 실리콘 산화막(94) 뿐만 아니라, 제16(d)도에 나타낸 바와 같이 매립절연막인 실리콘 산화막(92)도 동시에 에칭되어 큰 하지단차가 생기는 것을 알 수 있다.
따라서, 후공정에서 형성하는 게이트배선등의 상부 배선의 형성이 곤란해진다는 문제가 있다. 또한, 극단적인 경우 실리콘 산화막(94)의 에칭이 실리콘기판(91)에까지 도달하여 실리콘기판(91)의 표면이 노출하여 상부 배선이 쇼트될 위험성도 있다.
또한, 측벽절연막을 형성한 후에 게이트를 형성하기 때문에, 제16(c)도의 단결정 실리콘막(93)의 표면의 자연산화막을 제거하는 공정으로 측벽절연막인 실리콘 산화막(94)도 동시에 에칭되어 실리콘 산화막(94)의 두께가 얇아져 전계집중을 생각한대로 완화시킬 수 없다는 것을 알 수 있다.
상술한 바와 같이, SOI기판을 이용하여 메사형 소자분리를 행한 종래의 MOS트랜지스터에는 S계수가 변화하거나, 소자분리영역단의 실리콘 산화막이 절연파괴한다는 문제가 있었다.
이와 같은, 문제를 해결하는 기술로서는 소자분리영역단에 실리콘 산화막을 이용한 측벽절연막을 설치하는 방법이 제안되고 있었지만, 측벽절연막의 형성공정에 있어서의 전면에칭에 의해 실리콘기판도 동시에 에칭되어 하지단차가 발생하기 때문에, 후공정에서 형성하는 게이트배선의 형성이 곤란해진다는 문제가 있었다.
더욱이, 게이트절연막을 형성하기 전의 자연산화막의 제거공정에 있어서 측별절연막도 동시에 에칭되어 막 감소가 생기기 때문에, 전계집중을 충분히 완화시키는 것이 곤란해진다는 문제가 있었다.
[발명의 목적]
본 발명은 상기한 점을 감안하여 발명된 것으로, SOI기판에 있어서 측벽절연막을 이용한 경우의 문제(하지단차 발생의 문제 또는 측벽절연막의 막 감소의 문제)를 해결할 수 있는 반도체장치 및 그 제조방법을 제공함을 그 목적으로 한다.
[발명이 구성]
상기 목적을 달성하기 위한 본 발명의 반도체장치(청구항1)는, 제1절연막과 이 제1절연막 상에 형성된 섬형태의 반도체층을 갖춘 SOI기판과, 이 반도체층에 선택적으로 형성된 소스영역 및 드레인영역, 이 소스영역과 드레인영역 사이의 상기 반도체층 상에 게이트절연막을 매개로 형성된 제1게이트전극, 상기 반도체층의 측면부를 덮도록 형성되면서 그 높이가 상기 제1게이트전극의 주위를 따라 상기 반도체층의 상면보다 위에서 상기 제1게이트전극의 상면 이하인 제2절연막 및, 상기 제1게이트전극 및 상기 제2절연막 상에 걸쳐 형성된 제2게이트전극을 구비한 것을 특징으로 한다.
또한, 본 발명에 따른 다른 반도체장치(청구항2)는 제1절연막과 이 제1절연막 상에 형성된 섬형태의 반도체층을 갖춘 SOI기판과, 이 반도체층에 선택적으로 형성된 소스영역 및 드레인영역, 이 소스영역과 드레인영역 사이의 상기 반도체층 상에 게이트절연막을 매개로 형성된 제1게이트전극, 상기 반도체층의 측면부를 덮도록 선택적으로 형성되면서 그 높이가 상기 제1게이트전극의 주위를 따라 상기 반도체층의 상면보다 위에서 상기 제1게이트전극의 상면 이하인 제2절연막 및, 상기 제1게이트전극 및 상기 제2절연막 상에 걸쳐 형성된 제2게이트전극을 구비한 것을 특징으로 한다.
또한, 본 발명에 따른 다른 반도체장치(청구항3)는 제1절연막과 이 제1절연막 상에 형성된 섬형태의 반도체층을 갖춘 SOI기판과, 상기 제1절연막 상에 상기 반도체층의 측면부를 에워싸도록 형성되면서 그 높이가 상기 반도체층의 상면보다도 높은 제2절연막, 이 제2절연막과 에칭률이 다르고, 상기 반도체층과 상기 제2절연막의 사이 및 상기 제1절연막과 상기 제2절연막의 사이에 형성되면서 그 높이가 상기 반도체층의 상면보다도 높은 제3절연막, 상기 반도체층에 선택적으로 형성된 소스영역 및 드레인영역, 상기 소스영역과 상기 드레인영역 사이의 상기 반도체층 상에 게이트절연막을 매개로 형성되면서 상기 제2절연막 및 상기 제3절연막 상에 걸쳐 형성된 게이트전극을 구비한 것을 특징으로 한다.
또한, 본 발명에 따른 다른 반도체장치(청구항4)는 상기 반도체장치(청구항4)에 있어서, 상기 반도체층과 상기 제3절연막의 사이에 제4절연막이 형성된 것을 특징으로 한다.
또한, 본 발명에 따른 다른 반도체장치(청구항5)는 제1절연막과 이 제1절연막 상에 형성된 섬형태의 반도체층을 갖춘 SOI기판과, 이 반도체층에 선택적으로 형성된 소스영역 및 드레인영역, 상기 소스영역과 이 드레인영역 사이의 상기 반도체층 상에 게이트절연막을 매개로 형성된 제1게이트전극, 상기 반도체층의 측면부를 덮도록 형성되면서 그 높이가 상기 제1게이트전극의 주위를 따라 상기 반도체층의 상면보다 위에서 상기 제1게이트전극의 상면 이하인 제2절연막, 이 제2절연막과 에칭률이 다르고, 상기 반도체층, 상기 게이트절연막 및 상기 제1게이트전극으로 이루어진 적층체와 상기 제2절연막의 사이 및, 상기 제1절연막 및 상기 제2절연막의 사이에 형성되면서 그 높이가 상기 반도체층의 상면보다도 높은 제3절연막 및 상기 제1게이트전극 상에 형성되면서 상기 제2절연막 및 상기 제3절연막 상에 걸쳐 형성된 제2게이트전극을 구비한 것을 특징으로 한다.
또한, 본 발명에 따른 다른 반도체장치(청구항6)는 상기 반도체장치(청구항6)에 있어서, 상기 반도체층과 상기 제3절연막의 사이에 제4절연막이 형성된 것을 특징으로 한다.
또한, 본 발명에 따른 반도체장치의 제조방법(청구항7)은 제1절연막 상에 반도체층, 게이트절연막, 제1게이트전극으로 되는 제1도전막을 순차형성하는 공정과, 상기 제1도전막 상에 소자영역 형성용의 마스크패턴을 형성한 후, 이 마스크패턴을 이용, 상기 제1도전막, 상기 게이트절연막 및 상기 반도체층을 에칭하여 소자분리영역의 상기 제1도전막, 상기 게이트절연막 및 상기 반도체층을 선택적으로 제거하는 공정, 상기 반도체층의 측면부를 덮으면서 높이가 상기 제1도전막의 주위를 따라 상기 반도체층의 상면보다 위에서 상기 제1도전막의 상면 이하로 되도록 제2절연막을 상기 소자분리영역 상에 형성하는 공정, 전면에 제2게이트전극으로 되는 제2도전막을 형성한 후, 이 제2도전막과 상기 제1도전막으로 이루어진 전층막을 에칭하여 제1게이트전극과 제2게이트전극으로 이루어진 게이트전극을 형성하는 공정 및, 상기 반도체층에 소스영역 및 드레인영역을 형성하는 공정을 갖춘 것을 특징으로 한다.
또한, 본 발명에 따른 다른 반도체장치의 제조방법(청구항8)은 제1절연막상에 반도체층, 게이트절연막, 제1게이트전극으로 되는 제1도전막을 순차형성하는 공정과, 상기 제1도전막 상에 소자영역 형성용의 마스크패턴을 형성한 후, 이 마스크패턴을 이용, 상기 제1도전막, 상기 게이트절연막 및 상기 반도체층을 에칭하여 소자분리영역의 상기 제1도전막, 상기 게이트절연막 및 상기 반도체층을 선택적으로 제거하는 공정, 전면에 제2절연막을 형성한 후, 이 제2절연막을 이방적으로 에칭함으로써, 상기 반도체층의 측면부를 덮으면서 그 높이가 상기 제1도전막의 주위를 따라 상기 반도체층의 상면보다 위에서 상기 제1도전막의 상면 이하로 되도록 제2절연막을 상기 제1도전막, 상기 게이트절연막 및 상기 반도체층으로 이루어진 적층체의 측벽부에 선택적으로 위치하는 공정, 전면에 제2게이트전극으로 되는 제2도전막을 형성한 후, 이 제2도전막과 상기 제1도전막으로 이루어진 적층막을 에칭하여 제1게이트전극과 제2게이트전극으로 이루어진 게이트전극을 형성하는 공정 및, 상기 반도체층에 소스영역 및 드레인영역을 형성하는 공정을 갖춘 것을 특징으로 한다.
또한, 본 발명에 따른 다른 반도체장치의 제조방법(청구항9)은 제1절연막상에 섬형태의 반도체층을 형성하는 공정과, 전면에 반도체층 보다도 얇은 제2절연막을 형성하는 공정, 전면에 상기 제2절연막과 에칭률이 다른 제3절연막을 형성하는 공정, 상기 제2절연막의 에칭률이 상기 제3절연막의 그보다도 느린 조건으로 상기 제3절연막의 전면을 에칭함으로써 상기 제1절연막의 표면을 노출시키지 않으면서 상기 제3절연막이 상기 반도체층 보다도 위로 돌출하도록 상기 제3절연막을, 상기 제2절연막을 매개로 상기 반도체층의 측면부를 에워싸도록 선택적으로 남겨두게 하는 공정, 상기 제2절연막의 에칭률이 상기 제3절연막의 그보다도 빠른 조건으로 상기 반도체층 상의 상기 제2절연막을 에칭제거하는 공정, 상기 반도체층의 표면에 게이트절연막을 형성하는 공정, 상기 제2절연막 및 상기 제3절연막을 걸치도록 상기 게이트절연막 상에 게이트전극을 형성하는 공정 및, 반도체층에 소스영역 및 드레인영역을 형성하는 공정을 갖춘 것을 특징으로 한다.
또한, 본 발명에 따른 다른 반도체장치의 제조방법(청구항10)은 제1절연막상에 반도체층, 게이트절연막, 제1게이트절연막, 제1게이트전극으로 되는 제1절연막이 순차 적층되어 되는 섬형태의 소자부를 형성하는 공정과, 전면에 상기 반도체층 보다도 얇은 제2절연막을 형성하는 공정, 전면에 상기 제2절연막과 에층률이 다른 제3절연막을 형성하는 공정, 상기 제2절연막의 에칭률이 상기 제3절연막의 그보다도 느린 조건으로 상기 제3절연막의 전면을 에칭함으로써, 상기 제1절연막의 표면을 노출시키지 않으면서 상기 제3절연막이 상기 반도체층 보다도 위로 돌출하도록 상기 제3절연막을 상기 제2절연막을 매개로 상기 소자부의 측면부를 에워싸도록 선택적으로 남겨두게 하는 공정, 상기 제2절연막의 에칭률이 상기 제3절연막의 그보다도 빠른 조건으로 상기 제1게이트전극 상의 제2절연막을 에칭제거하는 공정, 전면에 제2게이트전극으로 되는 제2도전막을 형성한 후, 이 제2도전막을 상기 제1도전막으로 되는 적층막을 에칭하여 제1게이트전극과 제2게이트전극으로 이루어진 적층게이트전극을 형성하는 공정 및 상기 반도체층에 소스영역 및 드레인영역을 형성하는 공정을 갖춘 것을 특징으로 한다.
또한, 본 발명에 따른 다른 반도체장치(청구항11)은 제1절연막과 이 제1절연막 상에 형성된 섬형태의 반도체층을 갖춘 SOI기판과, 상기 제1절연막 상에 상기 반도체층의 측면부를 에워싸도록 형성되면서 그 높이가 상기 반도체층의 상면보다도 높은 제2절연막, 이 제2절연막과 에칭률이 다르고, 상기 제1절연막과 상기 제2절연막의 사이에 형성된 제3절연막, 상기 반도체층의 선택적으로 형성된 소스영역 및 드레인영역 및, 상기 소스영역과 상기 드레인영역 사이의 상기 반도체층 상에 게이트절연막을 매개로 형성되면서 상기 제2절연막 및 상기 제3절연막 상에 걸쳐 형성된 게이트전극을 구비한 것을 특징으로 한다.
또한, 본 발명에 따른 다른 반도체장치(청구항12)는 제1절연막과 이 제1절연막 상에 형성된 섬형태의 반도체층을 갖춘 SOI기판과, 이 반도체층에 선택적으로 형성된 소스영역 및 드레인영역, 이 소스영역과 드레인영역 사이의 상기 반도체층 상에 게이트절연막을 매개로 형성된 제1게이트전극, 상기 반도체층의 측면부를 덮도록 형성되면서 그 높이가 상기 제1게이트전극의 주위를 따라 상기 반도체층의 상면보다 위에서 상기 제1게이트전극의 상면 이하인 제2절연막, 이 제2절연막과 에칭률이 다르고, 상기 제1절연막과 상기 제2절연막의 사이에 형성된 제3절연막 및, 상기 제1게이트전극 상에 형성되면서 상기 제2절연막 및 상기 제3절연막 상에 걸쳐 형성된 제2게이트전극을 구비한 것을 특징으로 한다.
[작용]
상기와 같이 구성된 본 발명은, 본 발명에 따른 반도체장치의 제조방법에 따라 제조함으로써, SOI기판에 있어서 측벽절연막을 이용한 경우의 하지단차 발생의 문제나 측벽절연막의 막 감소의 문제를 해결할 수 있도록 한다.
즉, 본 발명(청구항1, 청구항2, 청구항7, 청구항8)의 경우 게이트절연막, 제1게이트전극을 형성한 후에 측벽절연막인 제2절연막을 형성할 수 있기 때문에 게이트절연막을 형성하기 전의 자연산화막이 제거공정에 의해 제2절연막의 막 두께가 감소하는 것은 원리적으로 생기지 않는다. 따라서, SOI기판에 있어서 측별절연막을 이용한 경우의 측벽절연막의 막 감소의 문제를 해결할 수 있도록 한다.
또한, 본 발명(청구항3∼청구항6, 청구항9∼청구항12)의 경우 제2절연막(다만, 청구항7∼청구항10에서는 제3절연막)을 에칭하여 측별절연막을 형성할 때에 제3절연막(다만, 청구항7∼청구항10에서는 제2절연막)이 에칭마스크로서 기능하기 때문에 제1절연막은 에칭되지 않는다. 따라서, SOI기판에 있어서 측벽절연막을 이용한 경우의 하지단차 발생의 문제를 해결할 수 있도록 된다.
[실시예]
이하, 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.
[실시예 1]
제1도는 본 발명의 실시예 1에 따른 n형 MOS트랜지스터의 제조방법을 나타낸 공정단면도이다.
우선, 제1(a)도에 나타낸 바와 같이 단결정 실리콘기판(1) 상에 두께 80㎚정도의 실리콘 산화막(2: SOI절연막), 두께 100㎚정도의 얇은 실리콘막(3: SOI반도체막)이 순차 설치되어 이루어진 SOI기판을 준비한다.
이와 같은 SOI기판은, 예컨대 SIMOX(Separation by Implanted Oxegen)법에 의해 얻어진다. 즉, 단결정 실리콘기판(1)에 산소를 이온주입하여 단결정 실리콘기판(1)의 표면으로부터 100㎚정도 깊이의 영역에 두께 80㎚정도의 실리콘 산화막(2)을 형성한다.
다음에, 제1(a)도에 나타낸 바와 같이, 표면의 자연산호막의 제거를 행한 실리콘막(3) 상에 두께 10㎚정도의 게이트 산화막(6)을 형성한 후, 이 게이트 산화막(6) 상에 제1게이트전극으로 되는 두께 150㎚정도의 보론도프 다결정 실리콘막(7)을 형성한다.
더욱이, 실리콘 산화막(3)에는 필요에 따라 채널형성을 위한 불순물 이온을 주입법 등에 의해 도입한다(이하의 실시예에 있어서도 동일하다).
다음에, 제1(b)도에 나타낸 바와 같이 보론도프 다결정 실리콘막(7) 상에 소자영역 형성용의 레지스트 패턴(도시하지 않음)을 형성하고, 이 레지스트 패턴을 마스크로서 보론도프 다결정 실리콘막(7), 게이트 산화막(6) 및 실리콘막(3)을 반응성 이온에칭(RIE)에 의해 에칭함으로써 소자분리영역 상의 보론도프 다결정 실리콘막(7), 게이트 산화막(6) 및 실리콘막(3)을 선택적으로 제거한다. 이후, 상기 레지스트 패턴을 박리한다.
다음에, 제1(c)도에 나타낸 바와 같이 전면에 실리콘 질화막을 감압 CVD법에 의해 형성한 후, 이 실리콘 질화막을 RIE에 의해 후퇴시킴으로써 보론도프 다결정 실리콘막(7)의 주위를 덮는 측벽절연막(9)을 형성한다. 이 측벽절연막(9)은 소자분리 절연막으로 기능한다.
이때, 측벽절연막(9)의 높이가 보론도프 다결정 실리콘막(7)의 상면보다도 낮으면서 실리콘막(3) 보다도 높게 되도록 한다. 따라서 측벽절연막(9)의 높이는 보론도프 다결정 실리콘막(7)의 두께만큼 어긋나 있어도 좋은 것으로 된다.
본 실시예에서는 게이트 산화막(6)을 형성한 후에, 측벽절연막(9)을 형성하고 있지만, 반대로 측벽절연막(9)을 형성한 후에 게이트 산화막(6)을 형성하면 이하와 같은 문제가 있다.
즉, 제16도의 종래의 기술과 같이 측별절연막(9)을 형성한 후에 게이트 산화막(6)을 형성한 경우에는 게이트 산화막(6)을 형성하기 전의 자연산화막이 제거공정으로 측벽절연막(9)도 어느정도 제거되어 소자분리영역단의 측벽절연막(9)의 두께가 얇아진다. 특히, 측벽절연막(9)과 게이트 산화막(6)이 동일한 재료의 경우에 현저해진다.
더욱이, 측벽절연막(9)을 형성한 후에 게이트 산화막(6)을 형성할 경우에는 산화제의 공급방향이 한정되어 소자분리영역단에 공급되는 산화제의 양이 감소하여 소자분리영역단의 게이트 산화막(6)의 막 두께가 얇아져 버리는 경우가 있다.
또한, 본 실시예에서는 제1게이트전극으로서의 보론도프 다결정 실리콘막(7)을 형성한 후에 측벽절연막(9)을 형성하고 있지만, 반대로 측벽절연막(9)을 형성한 후에 게이트 산화막(6), 보론도프 다결정 실리콘막(7)을 형성하면 이하와 같은 문제가 있다.
즉, 측벽절연막(9)으로서 실리콘 산화막을 이용한 경우에, 게이트 산화막(6)의 형성전에 NH4F, HF 처리를 행하면, 측벽절연막(9)이 감소되어 소자분리영역단의 실리콘막(3)이 노출하여 소자분리가 불충분해진다.
이에 대해 실시예에 의하면, 게이트 산화막(6), 보론도프 다결정 실리콘막(7)을 형성한 후, 측벽절연막(9)을 형성하고 있기 때문에 NH4F, HF에 대해 측벽절연막(9)이 쬐어지는 공정을 적게할 수 있어 상기 문제를 방지하는 것이 가능하다.
다음에, 제1(d)도에 나타낸 바와 같이 전면에 제2게이트전극으로 되는 WSi막(10)을 형성한다. 제2게이트전극은, 예컨대 다른 MOS트랜지스터의 제1게이트전극과 접속하기 위해 이용된다.
여기서, 종래의 메사형 소자분리의 경우와는 달리 소자분리영역단에는 실리콘막(3)과 WSi막(10)에 끼워진 얇은 측벽절연막은 존재하지 않는다. 즉, 실리콘막(3) 및 보론도프 다결정 실리콘막(7: 게이트전극)의 게이트 산화막(6)에 면하는 엣지코너부가 측벽절연막(9)에 의해 완전히 덮여져 있다. 이 때문에, 본 실시예에 의하면 S계수의 변화나 소자분리영역단에 있어서의 절연파괴의 발생을 방지할 수 있도록 된다.
이후, WSi막(10) 상에 레지스터 패턴(도시하지 않음)을 형성하고, 이 레지스트 패턴을 마스크로서 보론도프 다결정 실리콘막(7)이 WSi막(10)과 측벽절연막(9)의 경계부를 포함하도록 WSi막(10) 및 보론도프 다결정 실리콘막(7)을 연속하여 에칭함으로써 적층구조의 게이트전극을 형성한다.
다음에, 상기 레지스터 패턴을 박리한 후, 상기 적층구조의 게이트전극을 마스크로서 실리콘막(3)에 n형불순물(예컨대, As)의 이온을 주입함으로써, 실리콘 산화막(2)에 도달하는 소스영역(4), 드레인영역(5)을 자기정합적으로 형성한다. 이에 의해, 제2도에 나타낸 바와 같은 소자구조의 n형 MOS트랜지스터가 얻어진다.
최후에, 통상의 MOS트랜지스터의 제조방법에 따라 콘택트홀, 알루미늄 배선을 작성하여 n형 MOS트랜지스터를 완성한다.
제3도는 본 실시예(본 발명)의 방법 및 종래법에 따라 작성된 n형 MOS트랜지스터의 게이트전압과 드레이전류의 관계를 나타낸 특성도이다. 제3도로부터 본 발명에 의하면, 종래법에는 존재하는 기생트랜지스터(드레인전류의 절곡(折曲)를 억제할 수 있는 것을 알 수 있다.
또한, 본 실시예의 방법은 측벽절연막의 형성전에 게이트전극(제1게이트전극)을 형성한다는, 소위 게이트 선제작 프로세스이지만, 이 게이트 선제작 프로세스는 SOI기판을 이용한 프로세스와 정합성이 양호하다.
그러나, 게이트 선제작 프로세스는 웰 분리프로스와 정합성이 나쁘고, 그 이유는 이하와 같다.
즉, 웰 형성용의 이온주입은 제1게이트전극의 작성전에 행하기 때문에, n형웰 중의 n형불순물과 p형웰 중의 p형불순물이 그후의 소자분리 공정에서 상호 확산하여 미소한 웰 분리를 할 수 없다.
한편, SOI기판을 이용한 프로세스에서는 SOI절연막이기 때문에 웰 분리를 형성할 필요가 없어 상기 문제는 생기지 않는다.
[실시예 2]
제4도는 본 발명의 실시예 2에 따른 n형 MOS트랜지스터의 제조방법을 나타낸 공정단면도이다. 본 실시예는 측벽절연막으로서 매립절연막을 이용한 예이다.
우선, 제4(a)도에 나타낸 바와 같이 단결정 실리콘기판(21)상에 두께 80㎚정도의 실리콘 산화막(22: SOI절연막), 두께 100㎚정도의 얇은 실리콘막(23: SOI 반도체막)이 순차 설치되어 이루어진 SOI기판을 준비한다. 이와 같은 SOI기판은, 예컨대 실시예 1과 마찬가지로 SIMOX법에 의해 얻어진다.
다음에, 제4(a)도에 나타낸 바와 같이 표면의 자연산화막의 제거를 행한 실리콘막(23) 상에 두께 10㎚정도의 게이트 산화막(26)을 형성한 후, 이 게이트 산화막(26) 상에 제1게이트전극으로 되는 두께 150㎚정도의 보론도프 다결정 실리콘막(27)을 형성한다.
다음에, 제4(b)도에 나타낸 바와 같이 보론도프 다결정 실리콘막(27) 상에 소자영역 형성용의 레지스트 패턴(도시하지 않음)을 형성한 후, 이 레지스트 패턴을 마스크로서 보론도프 다결정 실리콘막(27), 게이트 산화막(26) 및 실리콘막(23)을 반응성 이온에칭(RIE)에 의해 에칭함으로써 소자분리영역 상의 보론도프 다결정 실리콘막(27), 게이트 산화막(26) 및 실리콘막(23)을 선택적으로 제거한다. 이후, 상기 레지스트 패턴을 박리한다
다음에, 제4(c)도에 나타낸 바와 같이 전면에 두께 500㎚의 두께의 실리콘 산화막을 감압 CVD법 등에 의해 형성한 후, 이 실리콘 산화막을 케미칼·메카니칼·폴리싱(CMP)법 또는 에치백법에 의해 평탄화 하고, 소자분리영역에 상기 실리콘 산화막을 매립함으로써 매립절연막(31)을 형성한다. 이 매립절연막(31)은 소자분리 절연막으로 기능한다. 이때, 매립절연막(31)의 높이가 보론도프 다결정 실리콘막(27)의 상면과 동일한 높이로 되도록 하는 것이 바람직하다.
다음에, 제4(d)도에 나타낸 바와 같이 전면에 제2게이트전극으로 되는 WSi막(30)을 형성한다. 제2게이트전극은, 예컨대 다른 MOS트랜지스터의 제1전극과 접속하기 위해 이용된다.
이후, WSi막(30) 상에 레지스트 패턴(도시하지 않음)을 형성하고, 이 레지스트 패턴을 마스크로서 보론도프 다결정 실리콘막(27)이 보론도프 다결정 실리콘막(27)과 매립절연막(31)의 경계부를 포함하도록 WSi막(30), 보론도프 다결정 실리콘막(27)을 동시에 에칭함으로써 적층구조의 게이트전극을 형성한다.
다음에, 상기 적층구조의 게이트전극을 마스크로서 실리콘막(23)에 n형불순물(예컨대, As)의 이온을 주입하고, 소스영역(24), 드레인영역(25)을 자기정합적으로 형성한다. 이에 의해, 제5도에 나타낸 바와 같은 구조의 n형 MOS트랜지스터가 얻어진다.
최후에, 통상의 MOS트랜지스터의 제조방법에 따라 콘택트홀, 알루미늄 배선을 작성하여 n형 MOS트랜지스터를 완성한다.
이상과 같이 하여 형성된 본 실시예의 n형 MOS트랜지스터에서도 앞의 실시예와 마찬가지로, 기생트랜지스터의 발생을 억제할 수 있는 등의 효과가 얻어진다.
[실시예 3]
제6도는, 본 발명의 실시예 3에 따른 n형 MOS트랜지스터의 제조도중을 나타낸 단면도이다. 더욱이, 제1도의 n형 MOS트랜지스터와 대응하는 부분에는 제1도와 동일부호를 부여하고 있으며, 상세한 설명은 생략한다.
본 실시예의 특징은, 제1(b)도의 공정에서 실리콘막(3)의 측면 및 보론도프 다결정 실리콘막(7)의 표면(상면, 측면)에 열산화막(42)을 형성하는 것에 있다. 열산화막(42)의 두께는, 예컨대 15㎚정도로 한다.
본 실시예에 의하면, 소자분리영역단(43)의 열산화막(42)에 버즈빅(Bird’s beak)이 형성되기 때문에, 더욱이 소자분리영역단(43)의 전계집중을 완화할 수 있도록 한다.
더욱이, 본 실시예의 방법을 실시예 2를 나타낸 제4(b)도의 공정에 적용해도 본 실시예와 마찬가지로 효과가 얻어진다.
[실시예 4]
제7도는 본 발명의 실시예 4에 따른 n형 MOS트랜지스터의 평면도, 제8도는 제7도의 MOS트랜지스터의 제조방법을 나타낸 공정단면도이다 이 공정단면도는 제7도의 X-X′ 단면도(게이트폭 방향에 평행한 평면으로 절단한 단면도)이다.
우선, 제8(a)도에 나타낸 바와 같이 단결정 실리콘기판(51) 상에 두께 100㎚정도의 실리콘 산화막(52: SOI절연막), 두께 100㎚정도의 단결정 실리콘막(53: SOI 반도체막)이 순차 설치되어 이루어진 SOI기판을 준비한다.
이와 같은 SOI기판은, 예컨대 실시예 1과 마찬가지로 SIMOX법에 의해 얻어진다.
다음에, 제8(b)도에 나타낸 바와 같이 단결정 실리콘막(53)을 도시하지 않은 레지스트를 마스크로서 반응성 이온에칭(RIE)법에 의해 패터닝하여 섬형태의 소자영역(소자부)을 형성한다.
다음에, 제8(c)도에 나타낸 바와 같이 전면에 두께 20㎚의 실리콘 질화막(54)을 감압 CVD법에 의해 형성한 후, 이 실리콘 질화막(54) 상에 두께 200㎚의 실리콘 산화막(55)을 CVD법에 의해 형성한다.
다음에, 제8(d)도에 나타낸 바와 같이 실리콘 질화막(54)의 표면이 노출하기까지 실리콘 산화막(55)의 전면을 에칭하여 섬형태의 소자영역의 측벽에 실리콘 산화막(55)을 선택적으로 남겨둔다.
이 에칭은, 실리콘 질화막(54)의 에칭률이 실리콘 산화막(55)의 에칭률 보다도 느린 조건으로 행한다. 이는, 드라이에칭법, 예컨대 RIE법을 이용함으로써 가능하다. 에칭가스로서는 CF4, O2의 혼합가스나 C4F8, CO, Ar의 혼합가스등을 이용할 수 있다.
또한, 불소계의 웨트에칭에서도 가능하다. 이에 의해, 실리콘 산화막(52)이 에칭되지 않고 완료되기 때문에 제16(d)도에 나타낸 바와 같은 단차는 생기지 않는다. 따라서, 후공정에서 형성하는 게이트배선 등의 상부 배선의 형성이 곤란해진다는 문제나 상부 배선이 쇼트한다는 문제는 생기지 않는다.
다음에, 제8(e)도에 나타낸 바와 같이 실리콘막(55)에 의해 에워싸여진 영역 내의 단결정 실리콘막(53)보다 위의 실리콘 질화막(54) 및 실리콘 산화막(55)에 의해 덮혀지지 안은 실리콘 산화막(52) 상의 실리콘 질화막(54)을 에칭에 의해 제거한다.
이 에칭은 실리콘 질화막(54)이 에칭률이 실리콘 산화막(55)의 에칭률 보다도 빠른 조건으로 행한다 이는, 예컨대 열인산처리를 이용한 웨트에칭에 의해 가능하다. 이에 이해, 측벽절연막인 실리콘 산화막(55)의 막 감소를 방지할 수 있으며, 또한 실리콘 산화막(55)은 단결정 실리콘막(53) 보다도 위로 돌출한 채로 이루어진다.
다음에, 제8(f)도에 나타낸 바와 같이 열산화에 의해 단결정 실리콘막(53)의 표면에 게이트 산화막(56)을 형성한다. 이 결과, 단결정 실리콘막(53) 측의 실리콘 질화막(54)은 단결정 실리콘막(53) 보다도 높아진다.
다음에, 제8(f)도에 나타낸 바와 같이 실리콘 질화막(54), 실리콘 산화막(55)을 걸치도록 게이트 산화막(56) 상에, 예컨대 보론도프 다결정 실리콘막으로부터 되는 게이트전극(57)을 형성한다.
이후의 공정은, 통상의 MOS트랜지스터의 프로세스와 동일하다. 즉, 게이트전극(57)을 마스크에 n형불순물(예컨대, 비소)을 이온주입하여 자기정합적으로 소스영역, 드레인영역을 형성하고, 이어서 전면에 층간 절연막을 형성한 후, 제7도에 나타낸 바와 같이 층간 절연막에 콘택트홀(58)을 개구하여 소스전극(59S), 드레인전극(59D), 게이트배선(59G)을 배열설치한다.
[실시예 5]
제9도는 본 발명의 실시예 5에 따른 n형 MOS트랜지스터의 제조방법을 나타낸 공정단면도이다. 이는, 제8도와 마찬가지로 게이트폭 방향에 평행한 평면으로 절단한 단면도이다.
우선, 제9(a)도에 나타낸 바와 같이, 실시예 4의 경우와 마찬가지로 단결정 실리콘기판(61) 상에 두께 100㎚정도의 실리콘 산화막(62: SOI절연막), 두계 100㎚정도의 단결정 실리콘막(63: SOI 반도체막)이 순차 설치되어 이루어진 SOI기판을 준비한다.
다음에, 제9(a)도나타낸 바와 같이 단결정 실리콘막(63) 상에 두께 10㎚의 버퍼 실리콘 산화막(64)을 형성한 후, 이 버퍼 실리콘 산화막(64) 상에 두께 200㎚의 다결정 실리콘막(65)을 감압 CVD법에 의해 형성한다. 이후, 다결정 실리콘막(65) 상에 도시하지 않은 포토레지스트 패턴을 형성한다.
다음에, 제9(b)도에 나타낸 바와 같이 다결정 실리콘막(65), 버퍼 실리콘 산화막(64) 및 단결정 실리콘막(63)을 상기 포토레지스트 패턴을 마스크로서 반응성 이온에칭(RIE)법에 의해 에칭하여 섬형태의 소자영역(소자부)을 형성한다.
다음에, 제9(c)도에 나타낸 바와 같이 전면에 두께 50㎚의 실리콘 질화막(55)을 감압 CVD법에 의해 형성한 후, 이 실리콘 질화막(66) 상에 두께 200㎚의 실리콘 산화막(67)을 CVD법에 의해 형성한다.
다음에, 제9(d)도에 나타낸 바와 같이 실리콘 산화막(67)의 전면을 에칭하여 섬형태의 소자영역의 측벽에 실리콘 산화막(67)을 선택적으로 남겨둔다.
이 에칭은 앞의 실시예와 마찬가지로 실리콘 질화막(66)의 에칭률이 실리콘 산화막(67)의 에칭률 보다도 느린 조건으로 행한다. 이는, 드라이에칭법, 예컨대 RIE법을 이용함으로써 가능하다. 또한, 불소계의 웨트에칭에서도 가능하다. 이에 의해, 실리콘 산화막(62)이 에칭되지 않고 완료되기 때문에, 제16(d)도에 나타낸 바와 같은 단차는 생기지 않는다. 따라서, 후공정으로 형성하는 게이트배선 등의 상부 배선의 형성이 곤란해진다는 문제나 상부 배선이 쇼트한다는 문제를 생기지 않는다.
다음에, 제9(e)도에 나타낸 바와 같이 실리콘 산화막(67)에 의해 에워싸여진 영역 내의 다결정 실리콘막(65)보다 위의 실리콘 질화막(66) 및 실리콘 산화막(67)에 의해 덮혀지지 않은 실리콘 산화막(62) 상의 실리콘 질화막(66)을 전면에칭에 의해 제거한다.
이 에칭은, 앞의 실시예와 마찬가지로 실리콘 질화막(66)의 에칭률이 실리콘 산화막(67)의 에칭률 보다도 빠른 조건으로 행한다. 이는, 드라이에칭, 예컨대 CDE법에 의해 가능하다. 예컨대, CF4와 CL2의 혼합가스나 CF4와 H2O의 혼합가스를 에칭가스로서 이용하는 것이 가능하다. 더욱이, 이 드라이에칭에 의해 다결정 실리콘막(65)도 에칭되어 막 두께가 감소하는 경우도 있지만, 트랜지스터의 성능에는 영향이 없다.
다음에, 제9(f)도에 나타낸 바와 같이 다결정 실리콘막(65) 및 버퍼 실리콘 산화막(64)을 제거한다. 이때, 단결정 실리콘막(63) 측의 실리콘 질화막(66)은 제거되어도 좋지만, 단결정 실리콘막(63)의 상면보다도 높아지도록 한다.
다음에, 제9(g)도에 나타낸 바와 같이 단결정 실리콘막(63)의 표면에 게이트 산화막(68)을 형성한다. 다음에 실리콘 질화막(66), 실리콘 산화막(67)을 걸치도록 게이트 산화막(68) 상에 보론도프 다결정 실리콘막으로부터 되는 게이트전극(69)을 형성한다.
이후의 공정은, 실시예 4와 마찬가지로 통상의 MOS트랜지스터의 프로세스와 동일하다. 즉, 게이트전극(69)을 마스크에 n형불순물(예컨대, 비소)을 이온주입하여 자기정합적으로 소스영역, 드레인영역을 형성하고, 이어서 전면에 층간절연막을 형성한 후, 이 층간절연막에 콘택트홀을 개구하여 소스전극, 드레인전극, 게이트배선을 배열설치한다.
[실시예 6]
제10도는 본 발명의 실시예 6에 다른 n형 MOS트랜지스터의 제조방법을 나타낸 공정단면도이다. 이는, 제8도와 마찬가지로 게이트폭 방향에 평행한 평면으로 절단한 도면이다.
우선, 제10(a)도에 나타낸 바와 같이 실시예 4의 경우와 마찬가지로 단결정 실리콘기판(71)상에 두께 100㎚정도의 실리콘 산화막(72: SOI절연막), 두께 100㎚정도의 단결정 실리콘막(73: SOI 반도체)이 순차 설치되어 이루어진 SOI기판을 준비한다.
다음에, 제10(a)도에 나타낸 바와 같이 단결정 실리콘막(73) 상에 두께 20㎚의 게이트 산화막(74)을 형성한 후, 이 게이트 산화막(74) 상에 제1게이트 전극으로서의 두께 200㎚의 보론도프 다결정 실리콘막(75)을 감압 CVD법에 의해 형성한다.
다음에, 제10(b)도에 나타낸 바와 같이 보론도프 다결정 실리콘막(75), 게이트 산화막(74) 및 단결정 실리콘막(73)을 도시하지 않은 포토레지스트 패턴을 마스크로서 반응성 이온에칭(RIE)접에 의해 에칭하여 섬형태의 소자영역(소자부)을 형성한다.
다음에, 제10(c)도에 나타낸 바와 같이 전면에 두께 50㎚의 실리콘 질화막(76)을 감압 CVD법에 의해 형성한 후, 이 실리콘 질화막(76) 상에 두께 200㎚의 실리콘 산화막(77)을 CVD법에 의해 형성한다.
다음에, 제10(d)도에 나타낸 바와 같이 측벽절연막을 형성하기 위해 실리콘 산화막(77)의 전면을 에칭하여 섬형태의 소자영역의 측벽에 실리콘 산화막(77)을 선택적으로 남겨둔다. 실리콘 산화막(77)은 단결정 실리콘막(73)보다도 위로 돌출하도록 한다.
이 에칭은, 앞의 실시예와 마찬가지로 실리콘 질화막(76)의 에칭률이 실리콘 산화막(77)의 에칭률 보다도 느린 조건으로 행한다. 이는, 드라이에칭법, 예컨대 RIE법을 이용함으로써 가능하다. 또한, 불소계의 웨트에칭에서도 가능하다. 이에 의해, 실리콘 산화막(72)이 에칭되지 않고 완료되기 때문에 제16(d)도에 나타낸 바와 같은 단차는 생기지 않는다. 따라서, 후공정에서 형성하는 게이트배선 등의 상부 배선의 형성이 곤란해진다는 문제나 상부 배선이 쇼트한다는 문제는 생기지 않는다.
더욱이, 실리콘 질화막(76)에 의해 게이트 산화막(74)의 측부 및 그 근방을 피복하고 있기 때문에, 상기 실리콘 산화막(77)의 에칭시에 상기 측부등이 에칭 데미지를 받는 것을 방지할 수 있다.
다음에, 제10(e)도에 나타낸 바와 같이 실리콘 산화막(77)에 의해 에워싸여진 영역 내의 보론도프 다결정 실리콘막(75)보다 위의 실리콘 질화막(76) 및 실리콘 산화막(77)에 의해 덮혀지지 않은 실리콘 산화막(72) 상의 실리콘 질화막(76)을 전면에칭에 의해 제거한다.
이 에칭은 앞의 실시예와 마찬가지로 실리콘 질화막(76)의 에칭률이 실리콘 산화막(77)의 에칭률 보다도 빠른 조건으로 행한다. 이는, 드라이에칭, 예컨대 CDE법에 의해 가능하다. 더욱이, 이 드라이에칭에 의해 보론도프 다결정 실리콘막(75)도 에칭되어 막 두께가 감소하는 경우도 있지만, 트랜지스터의 성능에는 영향이 없다.
다음에, 제10(f)도에 나타낸 바와 같이 실리콘 질화막(76), 실리콘 산화막(77)을 걸치도록 제1게이트전극(75)상에 보론도프 다결정 실리콘막으로부터 되는 제2게이트전극(78)을 형성한다.
본 실시예에서는 게이트 산화막(74)을 형성한 후에, 측벽절연막인 실리콘 산화막(77)을 형성하고 있기 때문에, 제15도의 종래의 기술의 경우와는 달리 게이트 산화막(77)을 형성하기 전의 자연산화막의 제거공정에서 실리콘 산화막(77)이 얇아지는 것은 없다. 따라서, 실리콘 산화막(77)의 막 두께를 확보할 수 있어 전계집중등의 문제를 용이하게 해결할 수 있도록 된다.
이후의 공정은 실시예 4와 마찬가지로 통상의 MOS트랜지스터의 프로세스와 동일하다. 즉, 제2게이트전극(78)을 마스크에 n형불순물(예컨대, 비소)을 이온주입하여 자기정합적으로 소스영역, 드레인영역을 형성하고, 이어서 전면에 층간절연막을 형성한 후, 이 층간절연막에 콘택트홀을 개구하여 소스전극, 드레인전극, 게이트배선을 배열설치한다.
[실시예 7]
제11도는 본 발명의 실시예 7에 따른 n형 MOS트랜지스터의 단면도이다.
본 실시예의 특징은 실시예 4에 있어서 실리콘 질화막(54)과 단결정 실리콘막(53)의 사이에 두께 10㎚정도의 얇은 실리콘 산화막(50)이 설치되어 있는 것에 있다.
이와 같은 구조는, 제8(b)도의 공정에 있어서 섬형태의 단결정 실리콘막(53)의 표면전체를 열산화하여 실리콘 산화막(50)을 형성함으로써 얻어진다. 실리콘 산화막(50)은 단결정 실리콘막(53)과 실리콘 질화막(55)과의 밀착성을 높인다. 또한, 실리콘 산화막(50)을 열산화에 의해 형성함으로써 단결정 실리콘막(53)의 각부가 둥글게 되기 때문에, 더욱 전계집중을 완화시킬 수 있도록 된다.
[실시예 8]
제12도는 본 발명의 실시예 8에 따른 n형 MOS트랜지스터의 단면도이다.
본 실시예의 특징은, 실시예 5에 있어서 실리콘 질화막(66)과 단결정 실리콘막(63)의 사이에 두께 10㎚정도의 얇은 실리콘 산화막(60)이 설치되어 있는 것에 있다.
이와 같은 구조는, 제9(b)도의 공정에 있어서 섬형태의 단결정 실리콘막(63) 및 보론도프 다결정 실리콘막(65)의 표면전체를 열산화하여 실리콘 산화막(60)을 형성함으로써 얻어진다. 보론도프 다결정 실리콘막(65) 상의 실리콘 산화막(60)은 제9(e)도의 실리콘 질화막의 제거공정 후에 에칭제거한다. 본 실시예에서도 실시예 7과 마찬가지의 효과가 얻어진다.
[실시예 9]
제13도는 본 발명의 실시예 9에 따른 n형 MOS트랜지스터의 단면도이다.
본 실시예의 특징은, 실시예 6에 있어서 실리콘 질화막(76)의 내측에 10㎚정도의 얇은 실리콘 산화막(70)이 설치되어 있는 것에 있다. 이 실리콘 산화막(70)은 단결정 실리콘막(73), 게이트 산화막(74), 제1게이트전극(75)에 접속되어 있다.
이와 같은 구조는 제10(b)도의 공정에 있어서, 섬형태의 단결정 실리콘막(73) 및 보론도프 다결정 실리콘막(75)의 표면전체를 열산화하여 실리콘 산화막(70)을 형성함으로써 얻어진다. 보론도프 다결정 실리콘막(75) 상의 실리콘 산화막(70)은 제9(e)도의 실리콘 질화막의 제거공정 후에 에칭제거한다 본 실시예에서도 실시예 7과 마찬가지로 효과가 얻어진다.
[실시예 10]
제14도는 본 발명의 실시예 10에 따른 n형 MOS트랜지스터의 단면도이다.
상기 실시예에서 기술한 바와 같이, 측벽절연막을 에칭 형성할 때에 하부의 매립절연막을 보호하는 에칭 보호막을 형성하는 거이 중요한데, 본 실시예의 특징은 반도체 기판 상의 매립절연막과 SOI 반도체막의 사이에 그 에칭 보호막을 형성하는 것에 있다.
우선, 제14(a)도에 나타낸 바와 같이 단결정 실리콘기판(161) 상에는 매립절연막으로서 실리콘 산화막(162)이 형성되어 있으며, 이 실리콘 산화막(162)상에는 상술한 에칭 보호막으로서 실리콘 질화막(163)이 형성되어 있다.
더욱이, 실리콘 질화막(163) 상에는 소자영역으로 되는 단결정 실리콘막(164)이 선택적으로 형성되고, 이 위에는 게이트절연막으로서 실리콘 산화막(166)이, 더욱이 측벽에는 상기 측벽절연막으로서 실리콘 산화막(165)이 형성되어 있다. 또한, 실리콘 산화막(166, 165)으로부터 실리콘 질화막(1163)에 걸쳐 걸치도록 게이트전극 배선으로서 보론도프 다결정 실리콘막(167)이 형성되어 있다.
이 트랜지스터 구조에 의하면, 실리콘 산화막(165)을 RIE등의 에칭에 의해 그 막을 단결정 실리콘막(164)의 측벽에 남길 경우, 실리콘 질화막(163)이 에칭 보호막으로서 기능하여 매립절연막인 실리콘 산화막(162)이 에칭되어 막 감소함으로써 제15도에 나타낸 단차가 생기는 것을 방지하는 것이 가능해진다.
제14(b)도에 나타낸 구조는 실시예 1 및 실시예 3에 대응하는 것이다. 제14(a)도와 동일한 부분에는 동일한 부호를 나타낸다. 본 트랜지스터 구조는 형성하는 프로세스는 이하에 기술하는 바와 같다.
즉, 다결정 실리콘막(164)과 실리콘 산화막(171: 게이트절연막)과 보론도프 다결정 실리콘막(172: 게이트전극)으로 이루어진 적층막을 에칭하고, 이후 실리콘 산화막(173)을 전면에 CVD법 등에 의해 성막하고, 더욱이 실리콘 산화막(173)을 RIE등의 에칭에 의해 그 막을 단결정 실리콘막(164)의 측벽에 남긴다.
이때, 실리콘 질화막(163)이 에칭 보호막으로서 기능하고, 매립절연막인 실리콘 산화막(162)이 에칭되어 막 감소함으로써 제15도에 나타낸 단차가 생기는 것을 방지하는 것이 가능해진다.
더욱이, 174는 보론도프 다결정 실리콘 등으로 이루어진 막이고, 게이트전극 배선으로 기능한다.
상술한 단결정 실리콘기판(161)과 실리콘 산화막(162; 매립절연막)과 실리콘 질화막(163: 에칭 보호막)의 적층구조는, 예컨대 맞붙임에 의한 방법이나 이온주입에 의한 방법등을 이용하여 형성할 수 있다.
전자의 맞붙임에 의한 방법으로서는, 예컨대 다음의 방법을 들 수 있다. 즉, 단결정 실리콘기판(161) 상에 실리콘 산화막(162: 매립절연막)을 산화 분위기중에서 가열에 의해 형성한 후, 그 전면 상에 실리콘 질화막(163: 에칭보호막)을 CVD법에 의해 성막한다. 더욱이, 이 실리콘 질화막(163) 표면을 가볍게 산화하여 그 표면에 산화막을 형성하고, 이 산화막을 매개로 별도로 준비한 단결정 실리콘기판을 단결정 실리콘기판(161)과 접합시킨다. 별도로 준비한 단결정 실리콘기판은 그 표면의 자연산화막을 제거해 두는 것이 접합 시키기 위하여 바람직하다.
한편, 후자의 이온주입에 의한 방법으로서는 단결정 실리콘기판 중에 산소 이온을 소정의 깊이로 이온주입하여 열처리함으로써, 매립절연막으로서 실리콘 산화막을 형성할 수 있는 것이 일반적으로 알려져 있는데, 마찬가지로 질소이온을 산소이온을 주입하는 경우의 깊이보다도 얕게 상기 단결정 실리콘기판 중에 이온주입하여 더 열처리함으로써, 매립절연막으로서의 실리콘 산화막 상에 에칭 보호막으로서의 실리콘 질화막을 형성하는 것이 가능하다. 질소이온의 이온주입은 산소이온의 이온주입 전후의 어느쪽에서도 좋고, 또한 산소이온주입 후의 열처리와 질소이온주입 후의 열처리를 겸할 수 있다.
더욱이, 본 발명은 상술한 실시예에 한정되는 것이 아니다. 예컨대, 상기 실시예에서는 n형 MOS트랜지스터의 경우에 대해 설명했지만, 본 발명은 p형 MOS트랜지스터나 상보형 MOS트랜지스터에도 적용할 수 있다.
또한, 상기 실시예에서는 제1게이트전극의 재료로서 보론도프 다결정 실리콘을 이용했지만, 인을 확산한 다결정 실리콘, 고융점 금속등의 다른 도전재료, 실리사이드를 이용해도 된다.
더욱이, 상기 실시예에서는 SOI 반도체막으로서 실리콘막을 이용했지만, 게르마늄이 포함된 실리콘막 등의 다른 반도체막을 이용해도 된다.
또한, 상기 실시예에서는 다층구조의 게이트전극의 예로서 2층구조의 게이트전극의 경우에 대해 설명했지만, 본 발명은 3층구조 이상의 게이트전극에도 적용할 수 있다.
그외 본 발명의 요지를 일탈하지 않은 범위에서 다양하게 변형하여 실시할 수 있다.
[발명의 효과]
이상 설명한 바와 같이 본 발명에 의하면, SOI기판에 있어서 측벽절연막을 이용한 경우의 단차발생의 문제 또는 측별절연막의 막 감소의 문제를 해결할 수 있도록 한다.

Claims (10)

  1. 제1절연막과 이 제1절연막 상에 형성된 섬형태의 반도체층을 갖춘 SOI기판과, 이 반도체층에 선택적으로 형성된 소스영역 및 드레인영역, 이 소스영역과 드레인영역 사이의 상기 반도체층 상에 게이트절연막을 매개로 형성된 제1게이트전극, 상기 반도체층의 측면부를 덮도록 형성되면서 그 높이가 상기 제1게이트전극의 주위를 따라 상기 반도체층의 상면보다 위에서 상기 제1게이트전극의 상면 이하인 제2절연막 및 상기 제1게이트전극 및 상기 제2절연막 상에 걸쳐 형성된 제2게이트전극을 구비하여 구성된 것을 특징으로 하는 반도체장치.
  2. 제1절연막과 이 제1절연막 상에 형성된 섬형태의 반도체층을 갖춘 SOI기판과, 이 반도체층에 선택적으로 형성된 소스영역 및 드레인영역, 이 소스영역과 드레인영역 사이의 상기 반도체층 상에 게이트절연막을 매개로 형성된 제1게이트전극, 상기 반도체층의 측면부를 덮도록 선택적으로 형성되면서 높이가 상기 제1게이트전극의 주위를 따라 상기 반도체층의 상면보다 위에서 상기 제1게이트전극의 상면 이하인 제2절연막 및 상기 제1게이트전극 및 상기 제2절연막 상에 걸쳐 형성된 제2게이트전극을 구비하여 구성된 것을 특징으로 하는 반도체장치.
  3. 제1절연막과 이 제1절연막 상에 형성된 섬형태의 반도체층을 갖춘 SOI기판과, 상기 제1절연막 상에 상기 반도체층의 측면부를 에워싸도록 형성되면서 그 높이가 상기 반도체층의 상면보다도 높은 제2절연막, 이 제2절연막과 에칭률이 다르고, 상기 반도체응과 상기 제2절연막의 사이 및, 상기 제1절연막과 상기 제2절연막의 사이에 형성되면서 그 높이가 상기 반도체층의 상면보다도 높은 제3절연막, 상기 반도체층에 선택적으로 형성된 소스영역 및 드레인영역 및, 이 소스영역과 드레인영역 사이의 상기 반도체층 상에 게이트절연막을 매개로 형성되면서 상기 제2절연막 및 상기 제3절연막 상에 걸쳐 형성된 게이트전극을 구비하여 구성된 것을 특징으로 하는 반도체장치.
  4. 제3항에 있어서, 상기 반도체층과 상기 제3절연막의 사이에 제4절연막이 형성된 것을 특징으로 하는 반도체장치.
  5. 제1절연막과 이 제1절연막 상에 형성된 섬형태의 반도체층을 갖춘 SOI기판과, 이 반도체층에 형성된 소스영역 및 드레인영역, 이 소스영역과 드레인영역 사이의 상기 반도체층 상에 게이트절연막을 매개로 형성된 제1게이트전극, 상기 반도체층의 측면부를 덮도록 선택적으로 형성되면서 높이가 상기 제1게이트전극의 주위를 따라 상기 반도체층의 상면보다 위에서 상기 제1게이트전극의 상면 이하인 제2절연막, 이 제2절연막과 에칭률이 다르고, 상기 반도체층, 상기 게이트절연막 및 상기 제1게이트전극으로 이루어진 적층체와 상기 제2절연막의 사이 및, 상기 제1절연막 및 상기 제2절연막의 사이에 형성되면서 그 높이가 상기 반도체층의 상면보다도 높은 제3절연막 및, 상기 제1게이트전극 상에 형성되면서 상기 제2절연막 및 상기 제3절연막상에 걸쳐 형성된 제2게이트전극을 구비하여 구성된 것을 특징으로 하는 반도체장치.
  6. 제5항에 있어서, 상기 반도체층과 상기 제3절연막의 사이에 제4절연막이 형성된 것을 특징으로 하는 반도체장치.
  7. 제1절연막 상에 섬형태의 반도체층을 형성하는 공정과, 전면에 상기 반도체층 보다도 얇은 제2절연막을 형성하는 공정, 전면에 상기 제2절연막과 에칭률이 다른 제3절연막을 형성하는 공정, 상기 제2절연막의 에칭률이 상기 제3절연막의 그보다도 느린 조건으로 상기 제3절연막의 전면을 에칭함으로써 상기 제1절연막의 표면을 노출시키지 않으면서 상기 제3절연막이 상기 반도체층 보다도 위로 돌출하도록 상기 제3절연막을 상기 제2절연막을 매개로 상기 반도체층의 측면부를 에워싸도록 선택적으로 남겨두게 하는 공정. 상기 제2절연막의 에칭률이 상기 제3절연막의 그보다도 빠른 조건으로 상기 반도체층 상의 상기 제2절연막을 에칭제거하는 공정, 상기 반도체층의 표면에 게이트절연막을 형성하는 공정, 상기 제2절연막 및 상기 제3절연막을 걸치도록 상기 게이트절연막 상에 게이트전극을 형성하는 공정 및, 상기 반도체층에 소스영역 및 드레인영역을 형성하는 공정을 갖춘 것을 특징으로 하는 반도체장치의 제조방법.
  8. 제1절연막 상에 반도체층, 게이트절연막, 제1게이트전극으로 되는 제1도전막이 순차적층되어 이루어진 섬형태의 소자부를 형성하는 공정과, 전면에 상기 반도체층 보다도 얇은 제2절연막을 형성하는 공정, 전면에 상기 제2절연막과 에칭률이 상기 제3절연막을 형성하는 공정, 상기 제2절연막의 에칭률이 상기 제3절연막의 그보다도 느린 조건으로 상기 제3절연막의 전면을 에칭함으로써 상기 제1절연막의 표면을 노출시키지 않으면서 상기 제3절연막이 상기 반도체층 보다도 위로 돌출하도록 상기 제3절연막을, 상기 제2절연막을 매개로 상기 소자부의 측면부를 에워싸도록 선택적으로 남겨두게 하는 공정, 상기 제2절연막의 에칭률이 상기 제3절연막의 그보다도 빠른 조건으로 상기 제1게이트전극 상의 상기 제2절연막을 에칭제거하는 공정, 전면에 제2게이트전극으로 되는 제2도전막을 형성한 후, 이 제2도전막과 상기 제1도전막으로 이루어진 적층막을 에칭하여 제1게이트전극과 제2게이트전극으로 이루어진 적층 게이트전극을 형성하는 공정 및, 상기 반도체층에 소스영역 및 드레인영역을 형성하는 공정을 갖춘 것을 특징으로 하는 반도체장치의 제조방법.
  9. 제1절연막과 이 제1절연막 상에 형성된 섬형태의 반도체층을 갖춘 SOI기판과, 상기 제1절연막 상에 상기 반도체층의 측면부를 에워싸도록 형성되면서 그 높이가 상기 반도체층의 상면보다도 높은 제2절연막, 이 제2절연막과 에칭률이 다르고, 상기 제1절연막과 상기 제2절연막의 사이에 형성된 제3절연막, 상기 반도체층에 선택적으로 형성된 소스영역 및 드레인영역 및, 이 소스영역과 드레인영역 사이의 상기 반도체층 상에 게이트절연막을 매개로 형성되면서 상기 제2절연막 및 상기 제3절연막 상에 걸쳐 형성된 게이트전극을 구비하여 구성된 것을 특징으로 하는 반도체장치.
  10. 제1절연막과 이 제1절연막 상에 형성된 섬형태의 반도체층을 갖춘 SOI기판과, 이 반도체층에 선택적으로 형성된 소스영역 및 드레인영역, 이 소스영역과 드레인영역 사이의 상기 반도체층 상에 게이트절연막을 매개로 형성된 제1게이트전극, 상기 반도체층의 측면부를 덮도록 형성되면서 그 높이가 상기 제1게이트 전극의 주위를 따라 상기 반도체층의 상면보다 위에서 상기 제1게이트전극의 상면 이하인 제2절연막, 이 제2절연막과 에칭률이 다르고, 상기 제1절연막과 상기 제2절연막의 사이에 형성된 제3절연막 및, 상기 제1게이트전극 상에 형성되면서 상기 제2절연막 및 상기 제3절연막상에 걸쳐 형성된 제2게이트전극을 구비하여 구성된 것을 특징으로 하는 반도체장치.
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