JPH08213494A - 半導体装置およびその製造方法 - Google Patents
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- JPH08213494A JPH08213494A JP7231628A JP23162895A JPH08213494A JP H08213494 A JPH08213494 A JP H08213494A JP 7231628 A JP7231628 A JP 7231628A JP 23162895 A JP23162895 A JP 23162895A JP H08213494 A JPH08213494 A JP H08213494A
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- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78651—Silicon transistors
- H01L29/7866—Non-monocrystalline silicon transistors
- H01L29/78672—Polycrystalline or microcrystalline silicon transistor
- H01L29/78675—Polycrystalline or microcrystalline silicon transistor with normal-type structure, e.g. with top gate
Abstract
(57)【要約】
【課題】製造途中における側壁絶縁膜の膜減を防止でき
る構造を有するＳＯＩ基板を用いたＭＯＳトランジスタ
を提供すること。 【解決手段】シリコン酸化膜２上に形成されたシリコン
膜３と、シリコン膜３に形成されたソース領域４、ドレ
イン領域５と、これら領域４，５の間のシリコン膜３上
にゲート酸化膜６を介して形成された第１のゲート電極
７と、シリコン膜３の側面部を覆うように形成され、か
つ高さがシリコン膜３の上面より上、第１のゲート電極
７の上面より低い側壁絶縁膜９と、第１のゲート電極７
と側壁絶縁膜９との境界部を含むように、第１のゲート
電極７および側壁絶縁膜９上に形成された第２のゲート
電極１０とを備えている。
る構造を有するＳＯＩ基板を用いたＭＯＳトランジスタ
を提供すること。 【解決手段】シリコン酸化膜２上に形成されたシリコン
膜３と、シリコン膜３に形成されたソース領域４、ドレ
イン領域５と、これら領域４，５の間のシリコン膜３上
にゲート酸化膜６を介して形成された第１のゲート電極
７と、シリコン膜３の側面部を覆うように形成され、か
つ高さがシリコン膜３の上面より上、第１のゲート電極
７の上面より低い側壁絶縁膜９と、第１のゲート電極７
と側壁絶縁膜９との境界部を含むように、第１のゲート
電極７および側壁絶縁膜９上に形成された第２のゲート
電極１０とを備えている。
Description
【０００１】
【発明の属する技術分野】本発明は、ＳＯＩ(Semicondu
ctor On Insulator)基板を用いた半導体装置およびその
製造方法に関する。
ctor On Insulator)基板を用いた半導体装置およびその
製造方法に関する。
【０００２】
【従来の技術】近年、コンピュ−タ−や通信機器の重要
部分には、多数のトランジスタや抵抗等を電気回路を達
成するようにむすびつけ、１チップ上に集積化して形成
した大規模集積回路（ＬＳＩ）が多用されている。この
ため、機器全体の性能は、ＬＳＩ単体の性能と大きく結
び付いている。
部分には、多数のトランジスタや抵抗等を電気回路を達
成するようにむすびつけ、１チップ上に集積化して形成
した大規模集積回路（ＬＳＩ）が多用されている。この
ため、機器全体の性能は、ＬＳＩ単体の性能と大きく結
び付いている。
【０００３】ＬＳＩ単体の性能向上は、例えば、素子分
離性に優れた基板であるＳＯＩ基板を用いることにより
可能となる。すなわち、素子形成領域の周辺に、ＳＯＩ
基板のシリコン酸化膜（埋め込み酸化膜）まで達する素
子分離溝を形成することにより、従来のシリコン基板を
用いた場合に比べて、非常に優れた素子分離性と大幅な
寄生容量の低減を図ることができる。
離性に優れた基板であるＳＯＩ基板を用いることにより
可能となる。すなわち、素子形成領域の周辺に、ＳＯＩ
基板のシリコン酸化膜（埋め込み酸化膜）まで達する素
子分離溝を形成することにより、従来のシリコン基板を
用いた場合に比べて、非常に優れた素子分離性と大幅な
寄生容量の低減を図ることができる。
【０００４】図１５には、従来のＳＯＩ基板に作成した
ＭＯＳトランジスタの素子構造が示されている。図１５
（ｂ）は図１５（ａ）のＸ−Ｘ´断面図（ゲート幅方向
に平行な平面で切断した断面図）である。
ＭＯＳトランジスタの素子構造が示されている。図１５
（ｂ）は図１５（ａ）のＸ−Ｘ´断面図（ゲート幅方向
に平行な平面で切断した断面図）である。
【０００５】図中、８１はシリコン支持基体を示してお
り、このシリコン支持基体８１上にはシリコン酸化膜８
２（埋め込み絶縁膜）、薄いシリコン膜８５（ＳＯＩ半
導体膜）が形成されている。これらシリコン支持基体８
１、シリコン酸化膜８２、シリコン膜８５によりＳＯＩ
基板が構成されている。
り、このシリコン支持基体８１上にはシリコン酸化膜８
２（埋め込み絶縁膜）、薄いシリコン膜８５（ＳＯＩ半
導体膜）が形成されている。これらシリコン支持基体８
１、シリコン酸化膜８２、シリコン膜８５によりＳＯＩ
基板が構成されている。
【０００６】シリコン膜８５は島状に形成されており、
また、シリコン膜８５の表面（上面、側面）は酸化され
ている。シリコン膜８５の上面のシリコン酸化膜８６は
ゲート絶縁膜として用いられる。一方、シリコン膜８５
の側面のシリコン酸化膜８６はメサ型素子分離のための
素子分離絶縁膜として用いられる。
また、シリコン膜８５の表面（上面、側面）は酸化され
ている。シリコン膜８５の上面のシリコン酸化膜８６は
ゲート絶縁膜として用いられる。一方、シリコン膜８５
の側面のシリコン酸化膜８６はメサ型素子分離のための
素子分離絶縁膜として用いられる。
【０００７】また、シリコン膜８５には、ソース領域８
３およびドレイン領域８４が選択的に形成されており、
そして、これらソース領域８３とドレイン領域８４との
間のシリコン膜８５上には、シリコン酸化膜（ゲート絶
縁膜）８６を介してゲート電極８７が配設されている。
なお、図中、８８は素子分離領域端を示している。
３およびドレイン領域８４が選択的に形成されており、
そして、これらソース領域８３とドレイン領域８４との
間のシリコン膜８５上には、シリコン酸化膜（ゲート絶
縁膜）８６を介してゲート電極８７が配設されている。
なお、図中、８８は素子分離領域端を示している。
【０００８】この種のＳＯＩ基板を用いたＭＯＳトラン
ジスタによれば、単結晶シリコン基板を用いた場合に比
べて優れた特性が得られる。すなわち、ソース領域８３
およびドレイン領域８４の容量の低減や、ラッチアップ
耐圧の改善や、電流駆動力の増大等を図ることができ
る。
ジスタによれば、単結晶シリコン基板を用いた場合に比
べて優れた特性が得られる。すなわち、ソース領域８３
およびドレイン領域８４の容量の低減や、ラッチアップ
耐圧の改善や、電流駆動力の増大等を図ることができ
る。
【０００９】しかしながら、ＳＯＩ基板を用い、メサ型
素子分離を行なった従来のＭＯＳトランジスタには、以
下のような問題がある。すなわち、ゲートに印加した電
圧（ゲート電圧）により、図１５（ｂ）に示すように、
素子分離領域端８８の薄いシリコン酸化膜８６に電界が
集中し、寄生トランジスタ（シリコン膜８５の側面のシ
リコン酸化膜８６をゲート絶縁膜とするＭＯＳトランジ
スタ）が発生し、これにより、サブスレッショールド係
数（Ｓ係数）が変化することが分かった。さらに、上記
電界の集中により、素子分離領域端８８のシリコン酸化
膜８６が絶縁破壊するという問題もある。
素子分離を行なった従来のＭＯＳトランジスタには、以
下のような問題がある。すなわち、ゲートに印加した電
圧（ゲート電圧）により、図１５（ｂ）に示すように、
素子分離領域端８８の薄いシリコン酸化膜８６に電界が
集中し、寄生トランジスタ（シリコン膜８５の側面のシ
リコン酸化膜８６をゲート絶縁膜とするＭＯＳトランジ
スタ）が発生し、これにより、サブスレッショールド係
数（Ｓ係数）が変化することが分かった。さらに、上記
電界の集中により、素子分離領域端８８のシリコン酸化
膜８６が絶縁破壊するという問題もある。
【００１０】このような問題を解決する技術として、素
子分離領域端に厚めの側壁絶縁膜を形成することが知ら
れている（特開平６−２６８２２４）。この技術を図１
６の工程断面図を用いて簡単に説明する。図１６は図１
５（ｂ）に相当する断面図である。
子分離領域端に厚めの側壁絶縁膜を形成することが知ら
れている（特開平６−２６８２２４）。この技術を図１
６の工程断面図を用いて簡単に説明する。図１６は図１
５（ｂ）に相当する断面図である。
【００１１】まず、図１６（ａ）に示すように、単結晶
シリコン基板９１上にシリコン酸化膜（埋め込み絶縁
膜）９２、単結晶シリコン膜（ＳＯＩ半導体膜）９３が
順次設けられてなるＳＯＩ基板を用意する。
シリコン基板９１上にシリコン酸化膜（埋め込み絶縁
膜）９２、単結晶シリコン膜（ＳＯＩ半導体膜）９３が
順次設けられてなるＳＯＩ基板を用意する。
【００１２】次に図１６（ｂ）に示すように、単結晶シ
リコン膜９３を島（メサ）状にパターニングした後、全
面に側壁絶縁膜となるシリコン酸化膜９４を形成する。
次に図１６（ｃ）に示すように、シリコン酸化膜９４の
表面が露出するまで、反応性イオンエッチング（ＲＩ
Ｅ）法を用いて全面エッチングを行なうことにより、島
状の単結晶シリコン膜９３の側壁にシリコン酸化膜９４
を残置させる。このようにして単結晶シリコン膜９３の
側壁に側壁絶縁膜が形成される。
リコン膜９３を島（メサ）状にパターニングした後、全
面に側壁絶縁膜となるシリコン酸化膜９４を形成する。
次に図１６（ｃ）に示すように、シリコン酸化膜９４の
表面が露出するまで、反応性イオンエッチング（ＲＩ
Ｅ）法を用いて全面エッチングを行なうことにより、島
状の単結晶シリコン膜９３の側壁にシリコン酸化膜９４
を残置させる。このようにして単結晶シリコン膜９３の
側壁に側壁絶縁膜が形成される。
【００１３】次に同図１６（ｃ）に示すように、シリコ
ン酸化膜９４の表面の自然酸化膜を除去した後、清浄な
シリコン酸化膜９４の表面を熱酸化してゲート絶縁膜９
６を形成する。この後、通常のＭＯＳトランジスタのプ
ロセスに従ってゲート電極、ソース領域、ドレイン領域
等を形成する。
ン酸化膜９４の表面の自然酸化膜を除去した後、清浄な
シリコン酸化膜９４の表面を熱酸化してゲート絶縁膜９
６を形成する。この後、通常のＭＯＳトランジスタのプ
ロセスに従ってゲート電極、ソース領域、ドレイン領域
等を形成する。
【００１４】この技術によれば、素子分離領域端の単結
晶シリコン膜９３は厚めのシリコン酸化膜９５（側壁絶
縁膜）で覆われるので、図１４の薄いシリコン酸化膜８
６で覆われる場合とは異なり、電界集中による寄生トラ
ンジスタや絶縁破壊の発生を防止できる。
晶シリコン膜９３は厚めのシリコン酸化膜９５（側壁絶
縁膜）で覆われるので、図１４の薄いシリコン酸化膜８
６で覆われる場合とは異なり、電界集中による寄生トラ
ンジスタや絶縁破壊の発生を防止できる。
【００１５】しかしながら、本発明者等の調べによれ
ば、この種の技術には以下のような問題があることが明
らかになった。まず、埋め込み絶縁膜は、通常、シリコ
ン膜であり、側壁絶縁膜も電界集中を緩和する必要性か
ら誘電率の小さなシリコン酸化膜を用いることが望まし
い。このため、図１６（ｃ）の全面エッチングの工程
で、側壁絶縁膜となるシリコン酸化膜９４のみならず、
図１６（ｄ）に示すように、埋め込み絶縁膜であるシリ
コン酸化膜９２も同時にエッチングされ、大きな下地段
差が生じることが明らかになった。
ば、この種の技術には以下のような問題があることが明
らかになった。まず、埋め込み絶縁膜は、通常、シリコ
ン膜であり、側壁絶縁膜も電界集中を緩和する必要性か
ら誘電率の小さなシリコン酸化膜を用いることが望まし
い。このため、図１６（ｃ）の全面エッチングの工程
で、側壁絶縁膜となるシリコン酸化膜９４のみならず、
図１６（ｄ）に示すように、埋め込み絶縁膜であるシリ
コン酸化膜９２も同時にエッチングされ、大きな下地段
差が生じることが明らかになった。
【００１６】したがって、後工程で形成するゲート配線
等の上部配線の形成が困難になるという問題がある。ま
た、極端な場合、シリコン酸化膜９４のエッチングがシ
リコン基板９１にまで達してシリコン基板９１の表面が
露出し、上部配線がショートする危険性もある。
等の上部配線の形成が困難になるという問題がある。ま
た、極端な場合、シリコン酸化膜９４のエッチングがシ
リコン基板９１にまで達してシリコン基板９１の表面が
露出し、上部配線がショートする危険性もある。
【００１７】また、側壁絶縁膜を形成した後にゲート部
を形成するため、図１６（ｃ）の単結晶シリコン膜９３
の表面の自然酸化膜を除去する工程で、側壁絶縁膜であ
るシリコン酸化膜９４も同時にエッチングされてシリコ
ン酸化膜９４の厚さが薄くなり、電界集中を思った通り
緩和できないことも明らかになった。
を形成するため、図１６（ｃ）の単結晶シリコン膜９３
の表面の自然酸化膜を除去する工程で、側壁絶縁膜であ
るシリコン酸化膜９４も同時にエッチングされてシリコ
ン酸化膜９４の厚さが薄くなり、電界集中を思った通り
緩和できないことも明らかになった。
【００１８】
【発明が解決しようとする課題】上述の如く、ＳＯＩ基
板を用い、メサ型素子分離を行なった従来のＭＯＳトラ
ンジスタには、Ｓ係数が変化したり、素子分離領域端の
シリコン酸化膜が絶縁破壊するという問題があった。
板を用い、メサ型素子分離を行なった従来のＭＯＳトラ
ンジスタには、Ｓ係数が変化したり、素子分離領域端の
シリコン酸化膜が絶縁破壊するという問題があった。
【００１９】このような問題を解決する技術として、素
子分離領域端にシリコン酸化膜を用いた側壁絶縁膜を設
ける方法が提案されていたが、側壁絶縁膜の形成工程に
おける全面エッチングにより、シリコン基板も同時にエ
ッチングされ下地段差が生じるので、後工程で形成する
ゲート配線の形成が困難になるという問題があった。
子分離領域端にシリコン酸化膜を用いた側壁絶縁膜を設
ける方法が提案されていたが、側壁絶縁膜の形成工程に
おける全面エッチングにより、シリコン基板も同時にエ
ッチングされ下地段差が生じるので、後工程で形成する
ゲート配線の形成が困難になるという問題があった。
【００２０】さらに、ゲート絶縁膜を形成する前の自然
酸化膜の除去工程において、側壁絶縁膜も同時にエッチ
ングされ膜減が生じるので、電界集中を十分に緩和する
ことが困難になるという問題があった。
酸化膜の除去工程において、側壁絶縁膜も同時にエッチ
ングされ膜減が生じるので、電界集中を十分に緩和する
ことが困難になるという問題があった。
【００２１】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、ＳＯＩ基板において側
壁絶縁膜を用いた場合の問題（下地段差発生の問題また
は側壁絶縁膜の膜減の問題）を解決できる半導体装置お
よびその製造方法を提供することにある。
ので、その目的とするところは、ＳＯＩ基板において側
壁絶縁膜を用いた場合の問題（下地段差発生の問題また
は側壁絶縁膜の膜減の問題）を解決できる半導体装置お
よびその製造方法を提供することにある。
【００２２】
［概要］上記目的を達成するために、本発明に係る半導
体装置（請求項１）は、第１の絶縁膜上に形成された島
状の半導体層と、前記半導体層に選択的に形成されたソ
ース領域およびドレイン領域と、前記ソース領域と前記
ドレイン領域との間の前記半導体層上にゲート絶縁膜を
介して形成された第１のゲート電極と、前記半導体層の
側面部を覆うように形成され、かつその高さが前記第１
のゲート電極の周囲に沿って前記半導体層の上面より上
で前記第１のゲート電極の上面以下の第２の絶縁膜と、
前記第１のゲート電極および前記第２の絶縁膜上に跨が
って形成された第２のゲート電極とを備えていることを
特徴とする。
体装置（請求項１）は、第１の絶縁膜上に形成された島
状の半導体層と、前記半導体層に選択的に形成されたソ
ース領域およびドレイン領域と、前記ソース領域と前記
ドレイン領域との間の前記半導体層上にゲート絶縁膜を
介して形成された第１のゲート電極と、前記半導体層の
側面部を覆うように形成され、かつその高さが前記第１
のゲート電極の周囲に沿って前記半導体層の上面より上
で前記第１のゲート電極の上面以下の第２の絶縁膜と、
前記第１のゲート電極および前記第２の絶縁膜上に跨が
って形成された第２のゲート電極とを備えていることを
特徴とする。
【００２３】また、本発明に係る他の半導体装置（請求
項２）は、第１の絶縁膜上に形成された島状の半導体層
と、前記半導体層に選択的に形成されたソース領域およ
びドレイン領域と、前記ソース領域と前記ドレイン領域
との間の前記半導体層上にゲート絶縁膜を介して形成さ
れた第１のゲート電極と、前記半導体層の側面部を覆う
ように選択的に形成され、かつその高さが前記第１のゲ
ート電極の周囲に沿って前記半導体層の上面より上で前
記第１のゲート電極の上面以下の第２の絶縁膜と、前記
第１のゲート電極および前記第２の絶縁膜上に跨がって
形成された第２のゲート電極とを備えていることを特徴
とする。
項２）は、第１の絶縁膜上に形成された島状の半導体層
と、前記半導体層に選択的に形成されたソース領域およ
びドレイン領域と、前記ソース領域と前記ドレイン領域
との間の前記半導体層上にゲート絶縁膜を介して形成さ
れた第１のゲート電極と、前記半導体層の側面部を覆う
ように選択的に形成され、かつその高さが前記第１のゲ
ート電極の周囲に沿って前記半導体層の上面より上で前
記第１のゲート電極の上面以下の第２の絶縁膜と、前記
第１のゲート電極および前記第２の絶縁膜上に跨がって
形成された第２のゲート電極とを備えていることを特徴
とする。
【００２４】また、本発明に係る他の半導体装置（請求
項３）は、第１の絶縁膜上に形成された島状の半導体層
と、前記第１の絶縁膜上に前記半導体層の側面部を囲む
ように形成され、かつその高さが前記半導体層の上面よ
りも高い第２の絶縁膜と、この第２の絶縁膜とエッチン
グレートが異なり、前記半導体層と前記第２の絶縁膜と
の間、ならびに前記第１の絶縁膜と前記第２の絶縁膜と
の間に形成され、かつその高さが前記半導体層の上面よ
りも高い第３の絶縁膜と、前記半導体層に選択的に形成
されたソース領域およびドレイン領域と、前記ソース領
域と前記ドレイン領域との間の前記半導体層上にゲート
絶縁膜を介して形成され、かつ前記第２の絶縁膜および
前記第３の絶縁膜上を跨がって形成されたゲート電極と
を備えていることを特徴とする。
項３）は、第１の絶縁膜上に形成された島状の半導体層
と、前記第１の絶縁膜上に前記半導体層の側面部を囲む
ように形成され、かつその高さが前記半導体層の上面よ
りも高い第２の絶縁膜と、この第２の絶縁膜とエッチン
グレートが異なり、前記半導体層と前記第２の絶縁膜と
の間、ならびに前記第１の絶縁膜と前記第２の絶縁膜と
の間に形成され、かつその高さが前記半導体層の上面よ
りも高い第３の絶縁膜と、前記半導体層に選択的に形成
されたソース領域およびドレイン領域と、前記ソース領
域と前記ドレイン領域との間の前記半導体層上にゲート
絶縁膜を介して形成され、かつ前記第２の絶縁膜および
前記第３の絶縁膜上を跨がって形成されたゲート電極と
を備えていることを特徴とする。
【００２５】また、本発明に係る他の半導体装置（請求
項４）は、上記半導体装置（請求項４）において、前記
半導体層と前記第３の絶縁膜との間に第４の絶縁膜が形
成されていることを特徴とする。
項４）は、上記半導体装置（請求項４）において、前記
半導体層と前記第３の絶縁膜との間に第４の絶縁膜が形
成されていることを特徴とする。
【００２６】また、本発明に係る他の半導体装置（請求
項５）は、第１の絶縁膜上に形成された島状の半導体層
と、前記半導体層に選択的に形成されたソース領域およ
びドレイン領域と、前記ソース領域と前記ドレイン領域
との間の前記半導体層上にゲート絶縁膜を介して形成さ
れた第１のゲート電極と、前記半導体層の側面部を覆う
ように形成され、かつその高さが前記第１のゲート電極
の周囲に沿って前記半導体層の上面より上で前記第１の
ゲート電極の上面以下の第２の絶縁膜と、この第２の絶
縁膜とエッチングレートが異なり、前記半導体層、前記
ゲート絶縁膜および前記第１のゲート電極からなる積層
体と前記第２の絶縁膜との間、ならびに前記第１の絶縁
膜および前記第２の絶縁膜との間に形成され、かつその
高さが前記半導体層の上面よりも高い第３の絶縁膜と、
前記第１のゲート電極上に形成され、かつ前記第２の絶
縁膜および前記第３の絶縁膜上を跨がって形成された第
２のゲート電極とを備えていることを特徴とする。
項５）は、第１の絶縁膜上に形成された島状の半導体層
と、前記半導体層に選択的に形成されたソース領域およ
びドレイン領域と、前記ソース領域と前記ドレイン領域
との間の前記半導体層上にゲート絶縁膜を介して形成さ
れた第１のゲート電極と、前記半導体層の側面部を覆う
ように形成され、かつその高さが前記第１のゲート電極
の周囲に沿って前記半導体層の上面より上で前記第１の
ゲート電極の上面以下の第２の絶縁膜と、この第２の絶
縁膜とエッチングレートが異なり、前記半導体層、前記
ゲート絶縁膜および前記第１のゲート電極からなる積層
体と前記第２の絶縁膜との間、ならびに前記第１の絶縁
膜および前記第２の絶縁膜との間に形成され、かつその
高さが前記半導体層の上面よりも高い第３の絶縁膜と、
前記第１のゲート電極上に形成され、かつ前記第２の絶
縁膜および前記第３の絶縁膜上を跨がって形成された第
２のゲート電極とを備えていることを特徴とする。
【００２７】また、本発明に係る他の半導体装置（請求
項６）は、上記半導体装置（請求項６）において、前記
半導体層と前記第３の絶縁膜との間に第４の絶縁膜が形
成されていることを特徴とする。
項６）は、上記半導体装置（請求項６）において、前記
半導体層と前記第３の絶縁膜との間に第４の絶縁膜が形
成されていることを特徴とする。
【００２８】また、本発明に係る半導体装置の製造方法
（請求項７）は、第１の絶縁膜上に半導体層、ゲート絶
縁膜、第１のゲート電極となる第１の導電膜を順次形成
する工程と、前記第１の導電膜上に素子領域形成用のマ
スクパターンを形成した後、このマスクパターンを用
い、前記第１の導電膜、前記ゲート絶縁膜および前記半
導体層をエッチングして、素子分離領域の前記第１の導
電膜、前記ゲート絶縁膜および前記半導体層を選択的に
除去する工程と、前記半導体層の側面部を覆い、かつ高
さが前記第１の導電膜の周囲に沿って前記半導体層の上
面より上で前記第１の導電膜の上面以下となるように、
第２の絶縁膜を前記素子分離領域上に形成する工程と、
全面に第２のゲート電極となる第２の導電膜を形成した
後、この第２の導電膜と前記第１の導電膜とからなる積
層膜をエッチングして、第１のゲート電極と第２のゲー
ト電極とからなるゲート電極を形成する工程と、前記半
導体層にソース領域およびドレイン領域を形成する工程
を有することを特徴とする。
（請求項７）は、第１の絶縁膜上に半導体層、ゲート絶
縁膜、第１のゲート電極となる第１の導電膜を順次形成
する工程と、前記第１の導電膜上に素子領域形成用のマ
スクパターンを形成した後、このマスクパターンを用
い、前記第１の導電膜、前記ゲート絶縁膜および前記半
導体層をエッチングして、素子分離領域の前記第１の導
電膜、前記ゲート絶縁膜および前記半導体層を選択的に
除去する工程と、前記半導体層の側面部を覆い、かつ高
さが前記第１の導電膜の周囲に沿って前記半導体層の上
面より上で前記第１の導電膜の上面以下となるように、
第２の絶縁膜を前記素子分離領域上に形成する工程と、
全面に第２のゲート電極となる第２の導電膜を形成した
後、この第２の導電膜と前記第１の導電膜とからなる積
層膜をエッチングして、第１のゲート電極と第２のゲー
ト電極とからなるゲート電極を形成する工程と、前記半
導体層にソース領域およびドレイン領域を形成する工程
を有することを特徴とする。
【００２９】また、本発明に係る他の半導体装置の製造
方法（請求項８）は、第１の絶縁膜上に半導体層、ゲー
ト絶縁膜、第１のゲート電極となる第１の導電膜を順次
形成する工程と、前記第１の導電膜上に素子領域形成用
のマスクパターンを形成した後、このマスクパターンを
用い、前記第１の導電膜、前記ゲート絶縁膜および前記
半導体層をエッチングして、素子分離領域の前記第１の
導電膜、前記ゲート絶縁膜および前記半導体層を選択的
に除去する工程と、全面に第２の絶縁膜を形成した後、
この第２の絶縁膜を異方的にエッチングすることによ
り、前記半導体層の側面部を覆い、かつその高さが前記
第１の導電膜の周囲に沿って前記半導体層の上面より上
で前記第１の導電膜の上面以下となるように、第２の絶
縁膜を前記第１の導電膜、前記ゲート絶縁膜および前記
半導体層からなる積層体の側壁部に選択的に残置する工
程と、全面に第２のゲート電極となる第２の導電膜を形
成した後、この第２の導電膜と前記第１の導電膜とから
なる積層膜をエッチングして、第１のゲート電極と第２
のゲート電極とからなるゲート電極を形成する工程と、
前記半導体層にソース領域およびドレイン領域を形成す
る工程とを有することを特徴とする。
方法（請求項８）は、第１の絶縁膜上に半導体層、ゲー
ト絶縁膜、第１のゲート電極となる第１の導電膜を順次
形成する工程と、前記第１の導電膜上に素子領域形成用
のマスクパターンを形成した後、このマスクパターンを
用い、前記第１の導電膜、前記ゲート絶縁膜および前記
半導体層をエッチングして、素子分離領域の前記第１の
導電膜、前記ゲート絶縁膜および前記半導体層を選択的
に除去する工程と、全面に第２の絶縁膜を形成した後、
この第２の絶縁膜を異方的にエッチングすることによ
り、前記半導体層の側面部を覆い、かつその高さが前記
第１の導電膜の周囲に沿って前記半導体層の上面より上
で前記第１の導電膜の上面以下となるように、第２の絶
縁膜を前記第１の導電膜、前記ゲート絶縁膜および前記
半導体層からなる積層体の側壁部に選択的に残置する工
程と、全面に第２のゲート電極となる第２の導電膜を形
成した後、この第２の導電膜と前記第１の導電膜とから
なる積層膜をエッチングして、第１のゲート電極と第２
のゲート電極とからなるゲート電極を形成する工程と、
前記半導体層にソース領域およびドレイン領域を形成す
る工程とを有することを特徴とする。
【００３０】また、本発明に係る他の半導体装置の製造
方法（請求項９）は、第１の絶縁膜上に島状の半導体層
を形成する工程と、全面に前記半導体層よりも薄い第２
の絶縁膜を形成する工程と、全面に前記第２の絶縁膜と
エッチングレートが異なる第３の絶縁膜を形成する工程
と、前記第２の絶縁膜のエッチングレートが前記第３の
絶縁膜のそれよりも遅くなる条件で、前記第３の絶縁膜
の全面をエッチングすることにより、前記第１の絶縁膜
の表面を露出させず、かつ前記第３の絶縁膜が前記半導
体層よりも上に突出するように、前記第３の絶縁膜を前
記第２の絶縁膜を介して前記半導体層の側面部を囲むよ
うに選択的に残置せしめる工程と、前記第２の絶縁膜の
エッチングレートが前記第３の絶縁膜のそれよりも速く
なる条件で、前記半導体層上の前記第２の絶縁膜をエッ
チング除去する工程と、前記半導体層の表面にゲート絶
縁膜を形成する工程と、前記第２の絶縁膜および前記第
３の絶縁膜を跨がるように、前記ゲート絶縁膜上にゲー
ト電極を形成する工程と、前記半導体層にソース領域お
よびドレイン領域を形成する工程とを有することを特徴
とする。
方法（請求項９）は、第１の絶縁膜上に島状の半導体層
を形成する工程と、全面に前記半導体層よりも薄い第２
の絶縁膜を形成する工程と、全面に前記第２の絶縁膜と
エッチングレートが異なる第３の絶縁膜を形成する工程
と、前記第２の絶縁膜のエッチングレートが前記第３の
絶縁膜のそれよりも遅くなる条件で、前記第３の絶縁膜
の全面をエッチングすることにより、前記第１の絶縁膜
の表面を露出させず、かつ前記第３の絶縁膜が前記半導
体層よりも上に突出するように、前記第３の絶縁膜を前
記第２の絶縁膜を介して前記半導体層の側面部を囲むよ
うに選択的に残置せしめる工程と、前記第２の絶縁膜の
エッチングレートが前記第３の絶縁膜のそれよりも速く
なる条件で、前記半導体層上の前記第２の絶縁膜をエッ
チング除去する工程と、前記半導体層の表面にゲート絶
縁膜を形成する工程と、前記第２の絶縁膜および前記第
３の絶縁膜を跨がるように、前記ゲート絶縁膜上にゲー
ト電極を形成する工程と、前記半導体層にソース領域お
よびドレイン領域を形成する工程とを有することを特徴
とする。
【００３１】また、本発明に係る他の半導体装置の製造
方法（請求項１０）は、第１の絶縁膜上に半導体層、ゲ
ート絶縁膜、第１のゲート電極となる第１の絶縁膜が順
次積層されてなる島状の素子部を形成する工程と、全面
に前記半導体層よりも薄い第２の絶縁膜を形成する工程
と、全面に前記第２の絶縁膜とエッチングレートが異な
る第３の絶縁膜を形成する工程と、前記第２の絶縁膜の
エッチングレートが前記第３の絶縁膜のそれよりも遅く
なる条件で、前記第３の絶縁膜の全面をエッチングする
ことにより、前記第１の絶縁膜の表面を露出させず、か
つ前記第３の絶縁膜が前記半導体層よりも上に突出する
ように、前記第３の絶縁膜を前記第２の絶縁膜を介して
前記素子部の側面部を囲むように選択的に残置せしめる
工程と、前記第２の絶縁膜のエッチングレートが前記第
３の絶縁膜のそれよりも速くなる条件で、前記第１のゲ
ート電極上の前記第２の絶縁膜をエッチング除去する工
程と、全面に第２のゲート電極となる第２の導電膜を形
成した後、この第２の導電膜と前記第１の導電膜とから
なる積層膜をエッチングして、第１のゲート電極と第２
のゲート電極とからなる積層ゲート電極を形成する工程
と、前記半導体層にソース領域およびドレイン領域を形
成する工程とを有することを特徴とする。
方法（請求項１０）は、第１の絶縁膜上に半導体層、ゲ
ート絶縁膜、第１のゲート電極となる第１の絶縁膜が順
次積層されてなる島状の素子部を形成する工程と、全面
に前記半導体層よりも薄い第２の絶縁膜を形成する工程
と、全面に前記第２の絶縁膜とエッチングレートが異な
る第３の絶縁膜を形成する工程と、前記第２の絶縁膜の
エッチングレートが前記第３の絶縁膜のそれよりも遅く
なる条件で、前記第３の絶縁膜の全面をエッチングする
ことにより、前記第１の絶縁膜の表面を露出させず、か
つ前記第３の絶縁膜が前記半導体層よりも上に突出する
ように、前記第３の絶縁膜を前記第２の絶縁膜を介して
前記素子部の側面部を囲むように選択的に残置せしめる
工程と、前記第２の絶縁膜のエッチングレートが前記第
３の絶縁膜のそれよりも速くなる条件で、前記第１のゲ
ート電極上の前記第２の絶縁膜をエッチング除去する工
程と、全面に第２のゲート電極となる第２の導電膜を形
成した後、この第２の導電膜と前記第１の導電膜とから
なる積層膜をエッチングして、第１のゲート電極と第２
のゲート電極とからなる積層ゲート電極を形成する工程
と、前記半導体層にソース領域およびドレイン領域を形
成する工程とを有することを特徴とする。
【００３２】また、本発明に係る他の半導体装置（請求
項１１）は、第１の絶縁膜上に形成された島状の半導体
層と、前記第１の絶縁膜上に前記半導体層の側面部を囲
むように形成され、かつその高さが前記半導体層の上面
よりも高い第２の絶縁膜と、この第２の絶縁膜とエッチ
ングレートが異なり、前記第１の絶縁膜と前記第２の絶
縁膜との間に形成された第３の絶縁膜と、前記半導体層
に選択的に形成されたソース領域およびドレイン領域
と、前記ソース領域と前記ドレイン領域との間の前記半
導体層上にゲート絶縁膜を介して形成され、かつ前記第
２の絶縁膜および前記第３の絶縁膜上を跨がって形成さ
れたゲート電極とを備えたことを特徴とする。
項１１）は、第１の絶縁膜上に形成された島状の半導体
層と、前記第１の絶縁膜上に前記半導体層の側面部を囲
むように形成され、かつその高さが前記半導体層の上面
よりも高い第２の絶縁膜と、この第２の絶縁膜とエッチ
ングレートが異なり、前記第１の絶縁膜と前記第２の絶
縁膜との間に形成された第３の絶縁膜と、前記半導体層
に選択的に形成されたソース領域およびドレイン領域
と、前記ソース領域と前記ドレイン領域との間の前記半
導体層上にゲート絶縁膜を介して形成され、かつ前記第
２の絶縁膜および前記第３の絶縁膜上を跨がって形成さ
れたゲート電極とを備えたことを特徴とする。
【００３３】また、本発明に係る他の半導体装置（請求
項１２）は、第１の絶縁膜上に形成された島状の半導体
層と、前記半導体層に選択的に形成されたソース領域お
よびドレイン領域と、前記ソース領域と前記ドレイン領
域との間の前記半導体層上にゲート絶縁膜を介して形成
された第１のゲート電極と、前記半導体層の側面部を覆
うように形成され、かつその高さが前記第１のゲート電
極の周囲に沿って前記半導体層の上面より上で前記第１
のゲート電極の上面以下の第２の絶縁膜と、この第２の
絶縁膜とエッチングレートが異なり、前記第１の絶縁膜
と前記第２の絶縁膜との間に形成された第３の絶縁膜
と、前記第１のゲート電極上に形成され、かつ前記第２
の絶縁膜および前記第３の絶縁膜上を跨がって形成され
た第２のゲート電極とを備えたことを特徴とする。
項１２）は、第１の絶縁膜上に形成された島状の半導体
層と、前記半導体層に選択的に形成されたソース領域お
よびドレイン領域と、前記ソース領域と前記ドレイン領
域との間の前記半導体層上にゲート絶縁膜を介して形成
された第１のゲート電極と、前記半導体層の側面部を覆
うように形成され、かつその高さが前記第１のゲート電
極の周囲に沿って前記半導体層の上面より上で前記第１
のゲート電極の上面以下の第２の絶縁膜と、この第２の
絶縁膜とエッチングレートが異なり、前記第１の絶縁膜
と前記第２の絶縁膜との間に形成された第３の絶縁膜
と、前記第１のゲート電極上に形成され、かつ前記第２
の絶縁膜および前記第３の絶縁膜上を跨がって形成され
た第２のゲート電極とを備えたことを特徴とする。
【００３４】［作用］本発明の如きの構成の半導体装置
であれば、本発明に係る半導体装置の製造方法に従って
製造することにより、ＳＯＩ基板において側壁絶縁膜を
用いた場合の下地段差発生の問題や側壁絶縁膜の膜減の
問題を解決できるようになる。
であれば、本発明に係る半導体装置の製造方法に従って
製造することにより、ＳＯＩ基板において側壁絶縁膜を
用いた場合の下地段差発生の問題や側壁絶縁膜の膜減の
問題を解決できるようになる。
【００３５】すなわち、本発明（請求項１、請求項２、
請求項７、請求項８）の場合、ゲート絶縁膜、第１のゲ
ート電極を形成した後に、側壁絶縁膜である第２の絶縁
膜を形成できるので、ゲート絶縁膜を形成する前の自然
酸化膜の除去工程により第２の絶縁膜の膜厚が減少する
ことは原理的に生じない。したがって、ＳＯＩ基板にお
いて側壁絶縁膜を用いた場合の側壁絶縁膜の膜減の問題
を解決できるようになる。
請求項７、請求項８）の場合、ゲート絶縁膜、第１のゲ
ート電極を形成した後に、側壁絶縁膜である第２の絶縁
膜を形成できるので、ゲート絶縁膜を形成する前の自然
酸化膜の除去工程により第２の絶縁膜の膜厚が減少する
ことは原理的に生じない。したがって、ＳＯＩ基板にお
いて側壁絶縁膜を用いた場合の側壁絶縁膜の膜減の問題
を解決できるようになる。
【００３６】また、本発明（請求項３〜請求項６、請求
項９〜請求項１２）の場合、第２の絶縁膜（ただし、請
求項７〜請求項１０では第３の絶縁膜）をエッチングし
て側壁絶縁膜を形成する際に、第３の絶縁膜（ただし、
請求項７〜請求項１０では第２の絶縁膜）がエッチング
マスクとして機能するので、第１の絶縁膜はエッチング
されずに済む。したがって、ＳＯＩ基板において側壁絶
縁膜を用いた場合の下地段差発生の問題を解決できるよ
うになる。
項９〜請求項１２）の場合、第２の絶縁膜（ただし、請
求項７〜請求項１０では第３の絶縁膜）をエッチングし
て側壁絶縁膜を形成する際に、第３の絶縁膜（ただし、
請求項７〜請求項１０では第２の絶縁膜）がエッチング
マスクとして機能するので、第１の絶縁膜はエッチング
されずに済む。したがって、ＳＯＩ基板において側壁絶
縁膜を用いた場合の下地段差発生の問題を解決できるよ
うになる。
【００３７】
【発明の実施の形態】以下、図面を参照しながら発明の
実施の形態（実施形態）を説明する。 （第１の実施形態）図１は、本発明の第１の実施形態に
係るｎ型ＭＯＳトランジスタの製造方法を示す工程断面
図である。
実施の形態（実施形態）を説明する。 （第１の実施形態）図１は、本発明の第１の実施形態に
係るｎ型ＭＯＳトランジスタの製造方法を示す工程断面
図である。
【００３８】まず、図１（ａ）に示すように、単結晶シ
リコン基板１上に、厚さ８０ｎｍ程度のシリコン酸化膜
２（ＳＯＩ絶縁膜）、厚さ１００ｎｍ程度の薄いシリコ
ン膜３（ＳＯＩ半導体膜）が順次設けられてなるＳＯＩ
基板を用意する。
リコン基板１上に、厚さ８０ｎｍ程度のシリコン酸化膜
２（ＳＯＩ絶縁膜）、厚さ１００ｎｍ程度の薄いシリコ
ン膜３（ＳＯＩ半導体膜）が順次設けられてなるＳＯＩ
基板を用意する。
【００３９】このようなＳＯＩ基板は、例えば、ＳＩＭ
ＯＸ（Separation by Implanted Oxegen）法により得ら
れる。すなわち、単結晶シリコン基板１に酸素をイオン
注入して、単結晶シリコン基板１の表面から１００ｎｍ
程度の深さの領域に、厚さ８０ｎｍ程度のシリコン酸化
膜２を形成する。
ＯＸ（Separation by Implanted Oxegen）法により得ら
れる。すなわち、単結晶シリコン基板１に酸素をイオン
注入して、単結晶シリコン基板１の表面から１００ｎｍ
程度の深さの領域に、厚さ８０ｎｍ程度のシリコン酸化
膜２を形成する。
【００４０】次に同図（ａ）に示すように、表面の自然
酸化膜の除去を行なったシリコン膜３上に厚さ１０ｎｍ
程度のゲート酸化膜６を形成した後、このゲート酸化膜
６上に第１のゲート電極となる厚さ１５０ｎｍ程度のボ
ロンドープ多結晶シリコン膜７を形成する。
酸化膜の除去を行なったシリコン膜３上に厚さ１０ｎｍ
程度のゲート酸化膜６を形成した後、このゲート酸化膜
６上に第１のゲート電極となる厚さ１５０ｎｍ程度のボ
ロンドープ多結晶シリコン膜７を形成する。
【００４１】なお、シリコン酸化膜３には必要に応じて
チャネル形成のための不純物イオンをイオン注入法等に
より導入する（以下の実施形態においても同じ）。次に
図１（ｂ）に示すように、ボロンドープ多結晶シリコン
膜７上に素子領域形成用のレジストパターン（不図示）
を形成し、このレジストパターンをマスクとして、ボロ
ンドープ多結晶シリコン膜７、ゲート酸化膜６およびシ
リコン膜３を反応性イオンエッチング（ＲＩＥ）により
エッチングすることにより、素子分離領域上のボロンド
ープ多結晶シリコン膜７、ゲート酸化膜６およびシリコ
ン膜３を選択的に除去する。この後、上記レジストパタ
ーンを剥離する。
チャネル形成のための不純物イオンをイオン注入法等に
より導入する（以下の実施形態においても同じ）。次に
図１（ｂ）に示すように、ボロンドープ多結晶シリコン
膜７上に素子領域形成用のレジストパターン（不図示）
を形成し、このレジストパターンをマスクとして、ボロ
ンドープ多結晶シリコン膜７、ゲート酸化膜６およびシ
リコン膜３を反応性イオンエッチング（ＲＩＥ）により
エッチングすることにより、素子分離領域上のボロンド
ープ多結晶シリコン膜７、ゲート酸化膜６およびシリコ
ン膜３を選択的に除去する。この後、上記レジストパタ
ーンを剥離する。
【００４２】次に図１（ｃ）に示すように、全面にシリ
コン窒化膜を減圧ＣＶＤ法により形成した後、このシリ
コン窒化膜をＲＩＥにより後退させることにより、ボロ
ンドープ多結晶シリコン膜７の周囲を覆う側壁絶縁膜９
を形成する。この側壁絶縁膜９は素子分離絶縁膜として
も機能する。
コン窒化膜を減圧ＣＶＤ法により形成した後、このシリ
コン窒化膜をＲＩＥにより後退させることにより、ボロ
ンドープ多結晶シリコン膜７の周囲を覆う側壁絶縁膜９
を形成する。この側壁絶縁膜９は素子分離絶縁膜として
も機能する。
【００４３】このとき、側壁絶縁膜９の高さが、ボロン
ドープ多結晶シリコン膜７の上面よりも低く、かつシリ
コン膜３よりも高くなるようにする。したがって、側壁
絶縁膜９の高さは、ボロンドープ多結晶シリコン膜７の
膜厚分だけ、ばらついても良いことになる。
ドープ多結晶シリコン膜７の上面よりも低く、かつシリ
コン膜３よりも高くなるようにする。したがって、側壁
絶縁膜９の高さは、ボロンドープ多結晶シリコン膜７の
膜厚分だけ、ばらついても良いことになる。
【００４４】本実施形態では、ゲート酸化膜６を形成し
た後に、側壁絶縁膜９を形成しているが、逆に、側壁絶
縁膜９を形成した後に、ゲート酸化膜６を形成すると以
下のような問題がある。
た後に、側壁絶縁膜９を形成しているが、逆に、側壁絶
縁膜９を形成した後に、ゲート酸化膜６を形成すると以
下のような問題がある。
【００４５】すなわち、図１６の従来の技術のように、
側壁絶縁膜９を形成した後に、ゲート酸化膜６を形成す
る場合には、ゲート酸化膜６を形成する前の自然酸化膜
の除去工程で側壁絶縁膜９もある程度除去され、素子分
離領域端の側壁絶縁膜９の厚さが薄くなる。特に、側壁
絶縁膜９とゲート酸化膜６とが同じ材料の場合に顕著に
なる。
側壁絶縁膜９を形成した後に、ゲート酸化膜６を形成す
る場合には、ゲート酸化膜６を形成する前の自然酸化膜
の除去工程で側壁絶縁膜９もある程度除去され、素子分
離領域端の側壁絶縁膜９の厚さが薄くなる。特に、側壁
絶縁膜９とゲート酸化膜６とが同じ材料の場合に顕著に
なる。
【００４６】さらに、側壁絶縁膜９を形成した後に、ゲ
ート酸化膜６を形成する場合には、酸化剤の供給方向が
限定され、素子分離領域端に供給される酸化剤の量が減
少し、素子分離領域端のゲート酸化膜６の膜厚は薄くな
ってしまう場合がある。
ート酸化膜６を形成する場合には、酸化剤の供給方向が
限定され、素子分離領域端に供給される酸化剤の量が減
少し、素子分離領域端のゲート酸化膜６の膜厚は薄くな
ってしまう場合がある。
【００４７】また、本実施形態では、第１のゲート電極
としてのボロンドープ多結晶シリコン膜７を形成した後
に、側壁絶縁膜９を形成しているが、逆に、側壁絶縁膜
９を形成した後に、ゲート酸化膜６、ボロンドープ多結
晶シリコン膜７を形成すると以下のような問題がある。
としてのボロンドープ多結晶シリコン膜７を形成した後
に、側壁絶縁膜９を形成しているが、逆に、側壁絶縁膜
９を形成した後に、ゲート酸化膜６、ボロンドープ多結
晶シリコン膜７を形成すると以下のような問題がある。
【００４８】すなわち、側壁絶縁膜９としてシリコン酸
化膜を用いた場合に、ゲート酸化膜６の形成前に、ＮＨ
4 Ｆ、ＨＦ処理を行なうと、側壁絶縁膜９が減って、素
子分離領域端のシリコン膜３が露出し、素子分離が不十
分になる。
化膜を用いた場合に、ゲート酸化膜６の形成前に、ＮＨ
4 Ｆ、ＨＦ処理を行なうと、側壁絶縁膜９が減って、素
子分離領域端のシリコン膜３が露出し、素子分離が不十
分になる。
【００４９】これに対して実施形態によれば、ゲート酸
化膜６、ボロンドープ多結晶シリコン膜７を形成した
後、側壁絶縁膜９を形成しているので、ＮＨ4 Ｆ、ＨＦ
に対して側壁絶縁膜９が晒される工程を少なくすること
ができ、上記問題を防止することが可能である。
化膜６、ボロンドープ多結晶シリコン膜７を形成した
後、側壁絶縁膜９を形成しているので、ＮＨ4 Ｆ、ＨＦ
に対して側壁絶縁膜９が晒される工程を少なくすること
ができ、上記問題を防止することが可能である。
【００５０】次に図１（ｄ）に示すように、全面に第２
のゲート電極となるＷＳｉ膜１０を形成する。第２のゲ
ート電極は、例えば、他のＭＯＳトランジスタの第１の
ゲート電極と接続するために用いられる。
のゲート電極となるＷＳｉ膜１０を形成する。第２のゲ
ート電極は、例えば、他のＭＯＳトランジスタの第１の
ゲート電極と接続するために用いられる。
【００５１】ここで、従来のメサ型素子分離の場合とは
異なり、素子分離領域端には、シリコン膜３とＷＳｉ膜
１０とで挟まれた薄い側壁絶縁膜は存在しない。すなわ
ち、シリコン膜３およびボロンドープ多結晶シリコン膜
７（ゲート電極）のゲート酸化膜６に面するエッジコー
ナー部が側壁絶縁膜９により完全に覆われている。この
ため、本実施形態によれば、Ｓ係数の変化や、素子分離
領域端における絶縁破壊の発生を防止できるようにな
る。
異なり、素子分離領域端には、シリコン膜３とＷＳｉ膜
１０とで挟まれた薄い側壁絶縁膜は存在しない。すなわ
ち、シリコン膜３およびボロンドープ多結晶シリコン膜
７（ゲート電極）のゲート酸化膜６に面するエッジコー
ナー部が側壁絶縁膜９により完全に覆われている。この
ため、本実施形態によれば、Ｓ係数の変化や、素子分離
領域端における絶縁破壊の発生を防止できるようにな
る。
【００５２】この後、ＷＳｉ膜１０上にレジストパター
ン（不図示）を形成し、このレジストパターンをマスク
として、ボロンドープ多結晶シリコン膜７がＷＳｉ膜１
０と側壁絶縁膜９との境界部を含むように、ＷＳｉ膜１
０およびボロンドープ多結晶シリコン膜７を連続してエ
ッチングすることにより、積層構造のゲート電極を形成
する。
ン（不図示）を形成し、このレジストパターンをマスク
として、ボロンドープ多結晶シリコン膜７がＷＳｉ膜１
０と側壁絶縁膜９との境界部を含むように、ＷＳｉ膜１
０およびボロンドープ多結晶シリコン膜７を連続してエ
ッチングすることにより、積層構造のゲート電極を形成
する。
【００５３】次に上記レジストパターンを剥離した後、
上記積層構造のゲート電極をマスクとして、シリコン膜
３にｎ型不純物（例えば、Ａｓ）のイオンを注入するこ
とにより、シリコン酸化膜２に達するソース領域４、ド
レイン領域５を自己整合的に形成する。これにより、図
２に示すような素子構造のｎ型ＭＯＳトランジスタが得
られる。
上記積層構造のゲート電極をマスクとして、シリコン膜
３にｎ型不純物（例えば、Ａｓ）のイオンを注入するこ
とにより、シリコン酸化膜２に達するソース領域４、ド
レイン領域５を自己整合的に形成する。これにより、図
２に示すような素子構造のｎ型ＭＯＳトランジスタが得
られる。
【００５４】最後に、通常のＭＯＳトランジスタの製造
方法に従って、コンタクトホール、アルミニウム配線を
作成して、ｎ型ＭＯＳトランジスタが完成する。図３
は、本実施形態（本発明）の方法および従来法に従って
作成されたｎ型ＭＯＳトランジスタのゲート電圧とドレ
イン電流との関係を示す特性図である。図３から、本発
明によれば、従来法には存在する寄生トランジスタ（ド
レイン電流の折れ曲がり）を抑制できることが分かる。
方法に従って、コンタクトホール、アルミニウム配線を
作成して、ｎ型ＭＯＳトランジスタが完成する。図３
は、本実施形態（本発明）の方法および従来法に従って
作成されたｎ型ＭＯＳトランジスタのゲート電圧とドレ
イン電流との関係を示す特性図である。図３から、本発
明によれば、従来法には存在する寄生トランジスタ（ド
レイン電流の折れ曲がり）を抑制できることが分かる。
【００５５】また、本実施形態の方法は、側壁絶縁膜の
形成前にゲート電極（第１のゲート電極）を形成すると
いう、いわゆる、ゲート先作りプロセスであるが、この
ゲート先作りプロセスは、ＳＯＩ基板を用いたプロセス
と整合性が良い。
形成前にゲート電極（第１のゲート電極）を形成すると
いう、いわゆる、ゲート先作りプロセスであるが、この
ゲート先作りプロセスは、ＳＯＩ基板を用いたプロセス
と整合性が良い。
【００５６】しかし、ゲート先作りプロセスは、ウェル
分離プロセスと整合性が悪い。その理由は以下の通りで
ある。すなわち、ウェル形成用のイオン注入は、第１の
ゲート電極の作成前に行なうため、ｎ型ウェル中のｎ型
不純物とｐ型ウェル中のｐ型不純物がその後の素子分離
工程等において相互拡散し、微小なウェル分離ができな
い。
分離プロセスと整合性が悪い。その理由は以下の通りで
ある。すなわち、ウェル形成用のイオン注入は、第１の
ゲート電極の作成前に行なうため、ｎ型ウェル中のｎ型
不純物とｐ型ウェル中のｐ型不純物がその後の素子分離
工程等において相互拡散し、微小なウェル分離ができな
い。
【００５７】一方、ＳＯＩ基板を用いたプロセスでは、
ＳＯＩ絶縁膜があるので、ウェル分離を形成する必要が
無く、上記問題は生じない。 （第２の実施形態）図４は、本発明の第２の実施形態に
係るｎ型ＭＯＳトランジスタの製造方法を示す工程断面
図である。本実施形態は側壁絶縁膜として埋め込み絶縁
膜を用いた例である。
ＳＯＩ絶縁膜があるので、ウェル分離を形成する必要が
無く、上記問題は生じない。 （第２の実施形態）図４は、本発明の第２の実施形態に
係るｎ型ＭＯＳトランジスタの製造方法を示す工程断面
図である。本実施形態は側壁絶縁膜として埋め込み絶縁
膜を用いた例である。
【００５８】まず、図４（ａ）に示すように、単結晶シ
リコン基板２１上に、厚さ８０ｎｍ程度のシリコン酸化
膜２２（ＳＯＩ絶縁膜）、厚さ１００ｎｍ程度の薄いシ
リコン膜２３（ＳＯＩ半導体膜）が順次設けられてなる
ＳＯＩ基板を用意する。このようなＳＯＩ基板は、例え
ば、第１の実施形態と同様に、ＳＩＭＯＸ法により得ら
れる。
リコン基板２１上に、厚さ８０ｎｍ程度のシリコン酸化
膜２２（ＳＯＩ絶縁膜）、厚さ１００ｎｍ程度の薄いシ
リコン膜２３（ＳＯＩ半導体膜）が順次設けられてなる
ＳＯＩ基板を用意する。このようなＳＯＩ基板は、例え
ば、第１の実施形態と同様に、ＳＩＭＯＸ法により得ら
れる。
【００５９】次に同図（ａ）に示すように、表面の自然
酸化膜の除去を行なったシリコン膜２３上に厚さ１０ｎ
ｍ程度のゲート酸化膜２６を形成した後、このゲート酸
化膜２６上に第１のゲート電極となる厚さ１５０ｎｍ程
度のボロンドープ多結晶シリコン膜２７を形成する。
酸化膜の除去を行なったシリコン膜２３上に厚さ１０ｎ
ｍ程度のゲート酸化膜２６を形成した後、このゲート酸
化膜２６上に第１のゲート電極となる厚さ１５０ｎｍ程
度のボロンドープ多結晶シリコン膜２７を形成する。
【００６０】次に図４（ｂ）に示すように、ボロンドー
プ多結晶シリコン膜２７上に素子領域形成用のレジスト
パターン（不図示）を形成した後、このレジストパター
ンをマスクとして、ボロンドープ多結晶シリコン膜２
７、ゲート酸化膜２６およびシリコン膜２３を反応性イ
オンエッチング（ＲＩＥ）によりエッチングすることに
より、素子分離領域上のボロンドープ多結晶シリコン膜
２７、ゲート酸化膜２６およびシリコン膜２３を選択的
に除去する。この後、上記レジストパターンを剥離す
る。
プ多結晶シリコン膜２７上に素子領域形成用のレジスト
パターン（不図示）を形成した後、このレジストパター
ンをマスクとして、ボロンドープ多結晶シリコン膜２
７、ゲート酸化膜２６およびシリコン膜２３を反応性イ
オンエッチング（ＲＩＥ）によりエッチングすることに
より、素子分離領域上のボロンドープ多結晶シリコン膜
２７、ゲート酸化膜２６およびシリコン膜２３を選択的
に除去する。この後、上記レジストパターンを剥離す
る。
【００６１】次に図４（ｃ）に示すように、全面に厚さ
５００ｎｍ程度の厚めのシリコン酸化膜を減圧ＣＶＤ法
等により形成した後、このシリコン酸化膜をケミカル・
メカニカル・ポリッシング（ＣＭＰ）法またはエッチバ
ック法により平坦化し、素子分離領域に上記シリコン酸
化膜を埋め込むことにより、埋め込み絶縁膜３１を形成
する。この埋め込み絶縁膜３１は素子分離絶縁膜として
も機能する。このとき、埋め込み絶縁膜３１の高さが、
ボロンドープ多結晶シリコン膜２７の上面と同じ高さに
なるようにすることが望ましい。
５００ｎｍ程度の厚めのシリコン酸化膜を減圧ＣＶＤ法
等により形成した後、このシリコン酸化膜をケミカル・
メカニカル・ポリッシング（ＣＭＰ）法またはエッチバ
ック法により平坦化し、素子分離領域に上記シリコン酸
化膜を埋め込むことにより、埋め込み絶縁膜３１を形成
する。この埋め込み絶縁膜３１は素子分離絶縁膜として
も機能する。このとき、埋め込み絶縁膜３１の高さが、
ボロンドープ多結晶シリコン膜２７の上面と同じ高さに
なるようにすることが望ましい。
【００６２】次に図４（ｄ）に示すように、全面に第２
のゲート電極となるＷＳｉ膜３０を形成する。第２のゲ
ート電極は例えば他のＭＯＳトランジスタの第１の電極
と接続するために用いられる。
のゲート電極となるＷＳｉ膜３０を形成する。第２のゲ
ート電極は例えば他のＭＯＳトランジスタの第１の電極
と接続するために用いられる。
【００６３】この後、ＷＳｉ膜３０上にレジストパター
ン（不図示）を形成し、このレジストパターンをマスク
として、ボロンドープ多結晶シリコン膜２７がボロンド
ープ多結晶シリコン膜２７と埋め込み絶縁膜３１との境
界部を含むように、ＷＳｉ膜３０、ボロンドープ多結晶
シリコン膜２７を同時にエッチングすることにより、積
層構造のゲート電極を形成する。
ン（不図示）を形成し、このレジストパターンをマスク
として、ボロンドープ多結晶シリコン膜２７がボロンド
ープ多結晶シリコン膜２７と埋め込み絶縁膜３１との境
界部を含むように、ＷＳｉ膜３０、ボロンドープ多結晶
シリコン膜２７を同時にエッチングすることにより、積
層構造のゲート電極を形成する。
【００６４】次に上記積層構造のゲート電極をマスクと
して、シリコン膜２３にｎ型不純物（例えば、Ａｓ）の
イオンを注入して、ソース領域２４、ドレイン領域２５
を自己整合的に形成する。これにより、図５に示すよう
な構造のｎ型ＭＯＳトランジスタが得られる。
して、シリコン膜２３にｎ型不純物（例えば、Ａｓ）の
イオンを注入して、ソース領域２４、ドレイン領域２５
を自己整合的に形成する。これにより、図５に示すよう
な構造のｎ型ＭＯＳトランジスタが得られる。
【００６５】最後に、通常のＭＯＳトランジスタの製造
方法に従って、コンタクトホール、アルミニウム配線を
作成して、ｎ型ＭＯＳトランジスタが完成する。以上の
ようして形成された本実施形態のｎ型ＭＯＳトランジス
タでも、先の実施形態と同様に、寄生トランジスタの発
生を抑制できる等の効果が得られる。 （第３の実施形態）図６は、本発明の第３の実施形態に
係るｎ型ＭＯＳトランジスタの製造途中を示す断面図で
ある。なお、図１のｎ型ＭＯＳトランジスタと対応する
部分には図１と同一符号を付してあり、詳細な説明は省
略する。
方法に従って、コンタクトホール、アルミニウム配線を
作成して、ｎ型ＭＯＳトランジスタが完成する。以上の
ようして形成された本実施形態のｎ型ＭＯＳトランジス
タでも、先の実施形態と同様に、寄生トランジスタの発
生を抑制できる等の効果が得られる。 （第３の実施形態）図６は、本発明の第３の実施形態に
係るｎ型ＭＯＳトランジスタの製造途中を示す断面図で
ある。なお、図１のｎ型ＭＯＳトランジスタと対応する
部分には図１と同一符号を付してあり、詳細な説明は省
略する。
【００６６】本実施形態の特徴は、図１（ｂ）の工程
で、シリコン膜３の側面、およびボロンドープ多結晶シ
リコン膜７の表面（上面、側面）に熱酸化膜４２を形成
することにある。熱酸化膜４２の厚さは、例えば、１５
ｎｍ程度とする。
で、シリコン膜３の側面、およびボロンドープ多結晶シ
リコン膜７の表面（上面、側面）に熱酸化膜４２を形成
することにある。熱酸化膜４２の厚さは、例えば、１５
ｎｍ程度とする。
【００６７】本実施形態によれば、素子分離領域端４３
の熱酸化膜４２にバーズビークが形成されるので、さら
に素子分離領域端４３の電界集中を緩和できるようにな
る。なお、本実施形態の方法を第２の実施形態を示す図
４（ｂ）の工程に適用しても、本実施形態と同様な効果
が得られる。 （第４の実施形態）図７は、本発明の第４の実施形態に
係るｎ型ＭＯＳトランジスタの平面図、図８は図７のＭ
ＯＳトランジスタの製造方法を示す工程断面図である。
この工程断面図は図７のＸ−Ｘ´断面図（ゲート幅方向
に平行な平面で切断した断面図）である。
の熱酸化膜４２にバーズビークが形成されるので、さら
に素子分離領域端４３の電界集中を緩和できるようにな
る。なお、本実施形態の方法を第２の実施形態を示す図
４（ｂ）の工程に適用しても、本実施形態と同様な効果
が得られる。 （第４の実施形態）図７は、本発明の第４の実施形態に
係るｎ型ＭＯＳトランジスタの平面図、図８は図７のＭ
ＯＳトランジスタの製造方法を示す工程断面図である。
この工程断面図は図７のＸ−Ｘ´断面図（ゲート幅方向
に平行な平面で切断した断面図）である。
【００６８】まず、図８（ａ）に示すように、単結晶シ
リコン基板５１上に、厚さ１００ｎｍ程度のシリコン酸
化膜５２（ＳＯＩ絶縁膜）、厚さ１００ｎｍ程度の単結
晶シリコン膜５３（ＳＯＩ半導体膜）が順次設けられて
なるＳＯＩ基板を用意する。このようなＳＯＩ基板は、
例えば、第１の実施形態と同様に、ＳＩＭＯＸ法により
得られる。
リコン基板５１上に、厚さ１００ｎｍ程度のシリコン酸
化膜５２（ＳＯＩ絶縁膜）、厚さ１００ｎｍ程度の単結
晶シリコン膜５３（ＳＯＩ半導体膜）が順次設けられて
なるＳＯＩ基板を用意する。このようなＳＯＩ基板は、
例えば、第１の実施形態と同様に、ＳＩＭＯＸ法により
得られる。
【００６９】次に図８（ｂ）に示すように、単結晶シリ
コン膜５３を図示しないレジストをマスクとして反応性
イオンエッチング（ＲＩＥ）法によりパターニングし
て、島状の素子領域（素子部）を形成する。
コン膜５３を図示しないレジストをマスクとして反応性
イオンエッチング（ＲＩＥ）法によりパターニングし
て、島状の素子領域（素子部）を形成する。
【００７０】次に図８（ｃ）に示すように、全面に厚さ
２０ｎｍのシリコン窒化膜５４を減圧ＣＶＤ法により形
成した後、このシリコン窒化膜５４上に厚さ２００ｎｍ
のシリコン酸化膜５５をＣＶＤ法により形成する。
２０ｎｍのシリコン窒化膜５４を減圧ＣＶＤ法により形
成した後、このシリコン窒化膜５４上に厚さ２００ｎｍ
のシリコン酸化膜５５をＣＶＤ法により形成する。
【００７１】次に図８（ｄ）に示すように、シリコン窒
化膜５４の表面が露出するまでシリコン酸化膜５５の全
面をエッチングして、島状の素子領域の側壁にシリコン
酸化膜５５を選択的に残置させる。
化膜５４の表面が露出するまでシリコン酸化膜５５の全
面をエッチングして、島状の素子領域の側壁にシリコン
酸化膜５５を選択的に残置させる。
【００７２】このエッチングは、シリコン窒化膜５４の
エッチングレートの方がシリコン酸化膜５５のそれより
も遅くなる条件で行なう。これはドライエッチング法例
えばＲＩＥ法を用いることにより可能である。エッチン
グガスとしては、ＣＦ4 、Ｏ2 の混合ガスや、Ｃ4 Ｆ
8 、ＣＯ、Ａｒの混合ガス等を用いることができる。
エッチングレートの方がシリコン酸化膜５５のそれより
も遅くなる条件で行なう。これはドライエッチング法例
えばＲＩＥ法を用いることにより可能である。エッチン
グガスとしては、ＣＦ4 、Ｏ2 の混合ガスや、Ｃ4 Ｆ
8 、ＣＯ、Ａｒの混合ガス等を用いることができる。
【００７３】また、フッ酸系のウエットエッチングでも
可能である。これにより、シリコン酸化膜５２はエッチ
ングされずに済むので、図１６（ｄ）に示したような段
差は生じない。したがって、後工程で形成するゲート配
線等の上部配線の形成が困難になるという問題や、上部
配線がショートするという問題は生じない。
可能である。これにより、シリコン酸化膜５２はエッチ
ングされずに済むので、図１６（ｄ）に示したような段
差は生じない。したがって、後工程で形成するゲート配
線等の上部配線の形成が困難になるという問題や、上部
配線がショートするという問題は生じない。
【００７４】次に図８（ｅ）に示すように、シリコン酸
化膜５５により囲まれた領域内の単結晶シリコン膜５３
より上のシリコン窒化膜５４、およびシリコン酸化膜５
５により覆われてないシリコン酸化膜５２上のシリコン
窒化膜５４をエッチングにより除去する。
化膜５５により囲まれた領域内の単結晶シリコン膜５３
より上のシリコン窒化膜５４、およびシリコン酸化膜５
５により覆われてないシリコン酸化膜５２上のシリコン
窒化膜５４をエッチングにより除去する。
【００７５】このエッチングは、シリコン窒化膜５４の
エッチングレートの方がシリコン酸化膜５５のそれより
も速くなる条件で行なう。これは例えば熱燐酸処理を用
いたウエットエッチングにより可能である。これによ
り、側壁絶縁膜であるシリコン酸化膜５５の膜減を防止
でき、また、シリコン酸化膜５５は単結晶シリコン膜５
３よりも上に突出したままとなる。
エッチングレートの方がシリコン酸化膜５５のそれより
も速くなる条件で行なう。これは例えば熱燐酸処理を用
いたウエットエッチングにより可能である。これによ
り、側壁絶縁膜であるシリコン酸化膜５５の膜減を防止
でき、また、シリコン酸化膜５５は単結晶シリコン膜５
３よりも上に突出したままとなる。
【００７６】次に図８（ｆ）に示すように、熱酸化によ
り単結晶シリコン膜５３の表面にゲート酸化膜５６を形
成する。この結果、単結晶シリコン膜５３側のシリコン
窒化膜５４は単結晶シリコン膜５３よりも高くなる。
り単結晶シリコン膜５３の表面にゲート酸化膜５６を形
成する。この結果、単結晶シリコン膜５３側のシリコン
窒化膜５４は単結晶シリコン膜５３よりも高くなる。
【００７７】次に同図（ｆ）に示すように、シリコン窒
化膜５４、シリコン酸化膜５５を跨がるように、ゲート
酸化膜５６上に例えばボロンドープ多結晶シリコン膜か
らなるゲート電極５７を形成する。
化膜５４、シリコン酸化膜５５を跨がるように、ゲート
酸化膜５６上に例えばボロンドープ多結晶シリコン膜か
らなるゲート電極５７を形成する。
【００７８】この後の工程は、通常のＭＯＳトランジス
タのプロセスと同じである。すなわち、ゲート電極５７
をマスクにｎ型不純物（例えば砒素）をイオン注入して
自己整合的にソース領域、ドレイン領域を形成し、次い
で全面に層間絶縁膜を形成した後、図７に示すように層
間絶縁膜にコンタクトホール５８を開口し、ソース電極
５９S 、ドレイン電極５９D 、ゲート配線５９G を配設
する。 （第５の実施形態）図９は、本発明の第５の実施形態に
係るｎ型ＭＯＳトランジスタの製造方法を示す工程断面
図である。これは図８と同様にゲート幅方向に平行な平
面で切断した断面図である。
タのプロセスと同じである。すなわち、ゲート電極５７
をマスクにｎ型不純物（例えば砒素）をイオン注入して
自己整合的にソース領域、ドレイン領域を形成し、次い
で全面に層間絶縁膜を形成した後、図７に示すように層
間絶縁膜にコンタクトホール５８を開口し、ソース電極
５９S 、ドレイン電極５９D 、ゲート配線５９G を配設
する。 （第５の実施形態）図９は、本発明の第５の実施形態に
係るｎ型ＭＯＳトランジスタの製造方法を示す工程断面
図である。これは図８と同様にゲート幅方向に平行な平
面で切断した断面図である。
【００７９】まず、図９（ａ）に示すように、第４の実
施形態の場合と同様に、単結晶シリコン基板６１上に、
厚さ１００ｎｍ程度のシリコン酸化膜６２（ＳＯＩ絶縁
膜）、厚さ１００ｎｍ程度の単結晶シリコン膜６３（Ｓ
ＯＩ半導体膜）が順次設けられてなるＳＯＩ基板を用意
する。
施形態の場合と同様に、単結晶シリコン基板６１上に、
厚さ１００ｎｍ程度のシリコン酸化膜６２（ＳＯＩ絶縁
膜）、厚さ１００ｎｍ程度の単結晶シリコン膜６３（Ｓ
ＯＩ半導体膜）が順次設けられてなるＳＯＩ基板を用意
する。
【００８０】次に同図（ａ）に示すように、単結晶シリ
コン膜６３上に厚さ１０ｎｍのバッファシリコン酸化膜
６４を形成した後、このバッファシリコン酸化膜６４上
に厚さ２００ｎｍの多結晶シリコン膜６５を減圧ＣＶＤ
法により形成する。この後、多結晶シリコン膜６５上に
図示しないフォトレジストパターンを形成する。
コン膜６３上に厚さ１０ｎｍのバッファシリコン酸化膜
６４を形成した後、このバッファシリコン酸化膜６４上
に厚さ２００ｎｍの多結晶シリコン膜６５を減圧ＣＶＤ
法により形成する。この後、多結晶シリコン膜６５上に
図示しないフォトレジストパターンを形成する。
【００８１】次に図９（ｂ）に示すように、多結晶シリ
コン膜６５、バッファシリコン酸化膜６４および単結晶
シリコン膜６３を上記フォトレジストパターンをマスク
として反応性イオンエッチング（ＲＩＥ）法によりエッ
チングして、島状の素子領域（素子部）を形成する。
コン膜６５、バッファシリコン酸化膜６４および単結晶
シリコン膜６３を上記フォトレジストパターンをマスク
として反応性イオンエッチング（ＲＩＥ）法によりエッ
チングして、島状の素子領域（素子部）を形成する。
【００８２】次に図９（ｃ）に示すように、全面に厚さ
５０ｎｍのシリコン窒化膜６６を減圧ＣＶＤ法により形
成した後、このシリコン窒化膜６６上に厚さ２００ｎｍ
のシリコン酸化膜６７をＣＶＤ法により形成する。
５０ｎｍのシリコン窒化膜６６を減圧ＣＶＤ法により形
成した後、このシリコン窒化膜６６上に厚さ２００ｎｍ
のシリコン酸化膜６７をＣＶＤ法により形成する。
【００８３】次に図９（ｄ）に示すように、シリコン酸
化膜６７の全面をエッチングして、島状の素子領域の側
壁にシリコン酸化膜６７を選択的に残置させる。このエ
ッチングは、先の実施形態と同様にシリコン窒化膜６６
のエッチングレートの方がシリコン酸化膜６７のそれよ
りも遅くなる条件で行なう。これはドライエッチング法
例えばＲＩＥ法を用いることにより可能である。また、
フッ酸系のウエットエッチングでも可能である。これに
より、シリコン酸化膜６２はエッチングされずに済むの
で、図１６（ｄ）に示したような段差は生じない。した
がって、後工程で形成するゲート配線等の上部配線の形
成が困難になるという問題や、上部配線がショートする
という問題は生じない。
化膜６７の全面をエッチングして、島状の素子領域の側
壁にシリコン酸化膜６７を選択的に残置させる。このエ
ッチングは、先の実施形態と同様にシリコン窒化膜６６
のエッチングレートの方がシリコン酸化膜６７のそれよ
りも遅くなる条件で行なう。これはドライエッチング法
例えばＲＩＥ法を用いることにより可能である。また、
フッ酸系のウエットエッチングでも可能である。これに
より、シリコン酸化膜６２はエッチングされずに済むの
で、図１６（ｄ）に示したような段差は生じない。した
がって、後工程で形成するゲート配線等の上部配線の形
成が困難になるという問題や、上部配線がショートする
という問題は生じない。
【００８４】次に図９（ｅ）に示すように、シリコン酸
化膜６７により囲まれた領域内の多結晶シリコン膜６５
より上のシリコン窒化膜６６およびシリコン酸化膜６７
により覆われてないシリコン酸化膜６２上のシリコン窒
化膜６６を全面エッチングにより除去する。
化膜６７により囲まれた領域内の多結晶シリコン膜６５
より上のシリコン窒化膜６６およびシリコン酸化膜６７
により覆われてないシリコン酸化膜６２上のシリコン窒
化膜６６を全面エッチングにより除去する。
【００８５】このエッチングは、先の実施形態と同様に
シリコン窒化膜６６のエッチングレートの方がシリコン
酸化膜６７のそれよりも速くなる条件で行なう。これは
ドライエッチング例えばＣＤＥ法により可能である。例
えば、ＣＦ4 とＣｌ2 の混合ガスや、ＣＦ4 とＨ2 Ｏの
混合ガスをエッチングガスとして用いることが可能であ
る。なお、このドライエッチングにより多結晶シリコン
膜６５もエッチングされ、膜厚が減少する場合もある
が、トランジスタの性能には影響しない。
シリコン窒化膜６６のエッチングレートの方がシリコン
酸化膜６７のそれよりも速くなる条件で行なう。これは
ドライエッチング例えばＣＤＥ法により可能である。例
えば、ＣＦ4 とＣｌ2 の混合ガスや、ＣＦ4 とＨ2 Ｏの
混合ガスをエッチングガスとして用いることが可能であ
る。なお、このドライエッチングにより多結晶シリコン
膜６５もエッチングされ、膜厚が減少する場合もある
が、トランジスタの性能には影響しない。
【００８６】次に図９（ｆ）に示すように、多結晶シリ
コン膜６５およびバッファシリコン酸化膜６４を除去す
る。このとき、単結晶シリコン膜６３側のシリコン窒化
膜６６は除去されても良いが、単結晶シリコン膜６３の
上面よりも高くなるようにする。
コン膜６５およびバッファシリコン酸化膜６４を除去す
る。このとき、単結晶シリコン膜６３側のシリコン窒化
膜６６は除去されても良いが、単結晶シリコン膜６３の
上面よりも高くなるようにする。
【００８７】次に図９（ｇ）に示すように、単結晶シリ
コン膜６３の表面にゲート酸化膜６８を形成する。次に
シリコン窒化膜６６、シリコン酸化膜６７を跨がるよう
に、ゲート酸化膜６８上にボロンドープ多結晶シリコン
膜からなるゲート電極６９を形成する。
コン膜６３の表面にゲート酸化膜６８を形成する。次に
シリコン窒化膜６６、シリコン酸化膜６７を跨がるよう
に、ゲート酸化膜６８上にボロンドープ多結晶シリコン
膜からなるゲート電極６９を形成する。
【００８８】この後の工程は、第４の実施形態と同様に
通常のＭＯＳトランジスタのプロセスと同じである。す
なわち、ゲート電極６９をマスクにｎ型不純物（例えば
砒素）をイオン注入して自己整合的にソース領域、ドレ
イン領域を形成し、次いで全面に層間絶縁膜を形成した
後、この層間絶縁膜にコンタクトホールを開口し、ソー
ス電極、ドレイン電極、ゲート配線を配設する。 （第６の実施形態）図１０は、本発明の第６の実施形態
に係るｎ型ＭＯＳトランジスタの製造方法を示す工程断
面図である。これは図８と同様にゲート幅方向に平行な
平面で切断した断面図である。
通常のＭＯＳトランジスタのプロセスと同じである。す
なわち、ゲート電極６９をマスクにｎ型不純物（例えば
砒素）をイオン注入して自己整合的にソース領域、ドレ
イン領域を形成し、次いで全面に層間絶縁膜を形成した
後、この層間絶縁膜にコンタクトホールを開口し、ソー
ス電極、ドレイン電極、ゲート配線を配設する。 （第６の実施形態）図１０は、本発明の第６の実施形態
に係るｎ型ＭＯＳトランジスタの製造方法を示す工程断
面図である。これは図８と同様にゲート幅方向に平行な
平面で切断した断面図である。
【００８９】まず、図１０（ａ）に示すように、第４の
実施形態の場合と同様に、単結晶シリコン基板７１上
に、厚さ１００ｎｍ程度のシリコン酸化膜７２（ＳＯＩ
絶縁膜）、厚さ１００ｎｍ程度の単結晶シリコン膜７３
（ＳＯＩ半導体膜）が順次設けられてなるＳＯＩ基板を
用意する。
実施形態の場合と同様に、単結晶シリコン基板７１上
に、厚さ１００ｎｍ程度のシリコン酸化膜７２（ＳＯＩ
絶縁膜）、厚さ１００ｎｍ程度の単結晶シリコン膜７３
（ＳＯＩ半導体膜）が順次設けられてなるＳＯＩ基板を
用意する。
【００９０】次に同図（ａ）に示すように、単結晶シリ
コン膜７３上に厚さ２０ｎｍのゲート酸化膜７４を形成
した後、このゲート酸化膜７４上に第１のゲート電極と
しての厚さ２００ｎｍのボロンドープ多結晶シリコン膜
７５を減圧ＣＶＤ法により形成する。
コン膜７３上に厚さ２０ｎｍのゲート酸化膜７４を形成
した後、このゲート酸化膜７４上に第１のゲート電極と
しての厚さ２００ｎｍのボロンドープ多結晶シリコン膜
７５を減圧ＣＶＤ法により形成する。
【００９１】次に図１０（ｂ）に示すように、ボロンド
ープ多結晶シリコン膜７５、ゲート酸化膜７４および単
結晶シリコン膜７３を図示しないフォトレジストパター
ンをマスクとして反応性イオンエッチング（ＲＩＥ）法
によりエッチングして、島状の素子領域（素子部）を形
成する。
ープ多結晶シリコン膜７５、ゲート酸化膜７４および単
結晶シリコン膜７３を図示しないフォトレジストパター
ンをマスクとして反応性イオンエッチング（ＲＩＥ）法
によりエッチングして、島状の素子領域（素子部）を形
成する。
【００９２】次に図１０（ｃ）に示すように、全面に厚
さ５０ｎｍのシリコン窒化膜７６を減圧ＣＶＤ法により
形成した後、このシリコン窒化膜７６上に厚さ２００ｎ
ｍのシリコン酸化膜７７をＣＶＤ法により形成する。
さ５０ｎｍのシリコン窒化膜７６を減圧ＣＶＤ法により
形成した後、このシリコン窒化膜７６上に厚さ２００ｎ
ｍのシリコン酸化膜７７をＣＶＤ法により形成する。
【００９３】次に図１０（ｄ）に示すように、側壁絶縁
膜を形成するために、シリコン酸化膜７７の全面をエッ
チングして、島状の素子領域の側壁にシリコン酸化膜７
７を選択的に残置させる。シリコン酸化膜７７は単結晶
シリコン膜７３よりも上に突出するようにする。
膜を形成するために、シリコン酸化膜７７の全面をエッ
チングして、島状の素子領域の側壁にシリコン酸化膜７
７を選択的に残置させる。シリコン酸化膜７７は単結晶
シリコン膜７３よりも上に突出するようにする。
【００９４】このエッチングは、先の実施形態と同様に
シリコン窒化膜７６のエッチングレートの方がシリコン
酸化膜７７のそれよりも遅くなる条件で行なう。これは
ドライエッチング法例えばＲＩＥ法を用いることにより
可能である。また、フッ酸系のウエットエッチングでも
可能である。これにより、シリコン酸化膜７２はエッチ
ングされずに済むので、図１６（ｄ）に示したような段
差は生じない。したがって、後工程で形成するゲート配
線等の上部配線の形成が困難になるという問題や、上部
配線がショートするという問題は生じない。
シリコン窒化膜７６のエッチングレートの方がシリコン
酸化膜７７のそれよりも遅くなる条件で行なう。これは
ドライエッチング法例えばＲＩＥ法を用いることにより
可能である。また、フッ酸系のウエットエッチングでも
可能である。これにより、シリコン酸化膜７２はエッチ
ングされずに済むので、図１６（ｄ）に示したような段
差は生じない。したがって、後工程で形成するゲート配
線等の上部配線の形成が困難になるという問題や、上部
配線がショートするという問題は生じない。
【００９５】さらに、シリコン窒化膜７６により、ゲー
ト酸化膜７４の側部およびその近傍を被覆しているので
上記シリコン酸化膜７７のエッチング時に、上記側部等
がエッチングダメージを受けることを防止することがで
きる。
ト酸化膜７４の側部およびその近傍を被覆しているので
上記シリコン酸化膜７７のエッチング時に、上記側部等
がエッチングダメージを受けることを防止することがで
きる。
【００９６】次に図１０（ｅ）に示すように、シリコン
酸化膜７７により囲まれた領域内のボロンドープ多結晶
シリコン膜７５より上のシリコン窒化膜７６およびシリ
コン酸化膜７７により覆われてないシリコン酸化膜７２
上のシリコン窒化膜７６を全面エッチングにより除去す
る。
酸化膜７７により囲まれた領域内のボロンドープ多結晶
シリコン膜７５より上のシリコン窒化膜７６およびシリ
コン酸化膜７７により覆われてないシリコン酸化膜７２
上のシリコン窒化膜７６を全面エッチングにより除去す
る。
【００９７】このエッチングは、先の実施形態と同様に
シリコン窒化膜７６のエッチングレートの方がシリコン
酸化膜７７のそれよりも速くなる条件で行なう。これは
ドライエッチング例えばＣＤＥ法により可能である。な
お、このドライエッチングによりボロンドープ多結晶シ
リコン膜７５もエッチングされ、膜厚が減少する場合も
あるが、トランジスタの性能には影響しない。
シリコン窒化膜７６のエッチングレートの方がシリコン
酸化膜７７のそれよりも速くなる条件で行なう。これは
ドライエッチング例えばＣＤＥ法により可能である。な
お、このドライエッチングによりボロンドープ多結晶シ
リコン膜７５もエッチングされ、膜厚が減少する場合も
あるが、トランジスタの性能には影響しない。
【００９８】次に図１０（ｆ）に示すように、シリコン
窒化膜７６、シリコン酸化膜７７を跨がるように、第１
のゲート電極７５上にボロンドープ多結晶シリコン膜か
らなる第２のゲート電極７８を形成する。
窒化膜７６、シリコン酸化膜７７を跨がるように、第１
のゲート電極７５上にボロンドープ多結晶シリコン膜か
らなる第２のゲート電極７８を形成する。
【００９９】本実施形態では、ゲート酸化膜７４を形成
した後に、側壁絶縁膜であるシリコン酸化膜７７を形成
しているので、図１５の従来の技術の場合とは異なり、
ゲート酸化膜７７を形成する前の自然酸化膜の除去工程
で、シリコン酸化膜７７が薄くなることはない。したが
って、シリコン酸化膜７７の膜厚を確保でき、電界集中
等の問題を容易に解決できるようになる。
した後に、側壁絶縁膜であるシリコン酸化膜７７を形成
しているので、図１５の従来の技術の場合とは異なり、
ゲート酸化膜７７を形成する前の自然酸化膜の除去工程
で、シリコン酸化膜７７が薄くなることはない。したが
って、シリコン酸化膜７７の膜厚を確保でき、電界集中
等の問題を容易に解決できるようになる。
【０１００】この後の工程は、第４の実施形態と同様に
通常のＭＯＳトランジスタのプロセスと同じである。す
なわち、第２のゲート電極７８をマスクにｎ型不純物
（例えば砒素）をイオン注入して自己整合的にソース領
域、ドレイン領域を形成し、次いで全面に層間絶縁膜を
形成した後、この層間絶縁膜にコンタクトホールを開口
し、ソース電極、ドレイン電極、ゲート配線を配設す
る。 （第７の実施形態）図１１は、本発明の第７の実施形態
に係るｎ型ＭＯＳトランジスタの断面図である。
通常のＭＯＳトランジスタのプロセスと同じである。す
なわち、第２のゲート電極７８をマスクにｎ型不純物
（例えば砒素）をイオン注入して自己整合的にソース領
域、ドレイン領域を形成し、次いで全面に層間絶縁膜を
形成した後、この層間絶縁膜にコンタクトホールを開口
し、ソース電極、ドレイン電極、ゲート配線を配設す
る。 （第７の実施形態）図１１は、本発明の第７の実施形態
に係るｎ型ＭＯＳトランジスタの断面図である。
【０１０１】本実施形態の特徴は、第４の実施形態にお
いて、シリコン窒化膜５４と単結晶シリコン膜５３との
間に厚さ１０ｎｍの程度の薄いシリコン酸化膜５０が設
けられていることにある。
いて、シリコン窒化膜５４と単結晶シリコン膜５３との
間に厚さ１０ｎｍの程度の薄いシリコン酸化膜５０が設
けられていることにある。
【０１０２】このような構造は、図８（ｂ）の工程にお
いて、島状の単結晶シリコン膜５３の表面全体を熱酸化
してシリコン酸化膜５０を形成することにより得られ
る。シリコン酸化膜５０は単結晶シリコン膜５３とシリ
コン窒化膜５５との密着性を高める。また、シリコン酸
化膜５０を熱酸化により形成することにより、単結晶シ
リコン膜５３の角部が丸まるので、さらに電界集中を緩
和できるようになる。 （第８の実施形態）図１２は、本発明の第８の実施形態
に係るｎ型ＭＯＳトランジスタの断面図である。
いて、島状の単結晶シリコン膜５３の表面全体を熱酸化
してシリコン酸化膜５０を形成することにより得られ
る。シリコン酸化膜５０は単結晶シリコン膜５３とシリ
コン窒化膜５５との密着性を高める。また、シリコン酸
化膜５０を熱酸化により形成することにより、単結晶シ
リコン膜５３の角部が丸まるので、さらに電界集中を緩
和できるようになる。 （第８の実施形態）図１２は、本発明の第８の実施形態
に係るｎ型ＭＯＳトランジスタの断面図である。
【０１０３】本実施形態の特徴は、第５の実施形態にお
いて、シリコン窒化膜６６と単結晶シリコン膜６３との
間に厚さ１０ｎｍの程度の薄いシリコン酸化膜６０が設
けられていることにある。
いて、シリコン窒化膜６６と単結晶シリコン膜６３との
間に厚さ１０ｎｍの程度の薄いシリコン酸化膜６０が設
けられていることにある。
【０１０４】このような構造は、図９（ｂ）の工程にお
いて、島状の単結晶シリコン膜６３およびボロンドープ
多結晶シリコン膜６５の表面全体を熱酸化してシリコン
酸化膜６０を形成することにより得られる。ボロンドー
プ多結晶シリコン膜６５上のシリコン酸化膜６０は、図
９（ｅ）のシリコン窒化膜の除去工程の後にエッチング
除去する。本実施形態でも第７の実施形態と同様の効果
が得られる。 （第９の実施形態）図１３は、本発明の第９の実施形態
に係るｎ型ＭＯＳトランジスタの断面図である。
いて、島状の単結晶シリコン膜６３およびボロンドープ
多結晶シリコン膜６５の表面全体を熱酸化してシリコン
酸化膜６０を形成することにより得られる。ボロンドー
プ多結晶シリコン膜６５上のシリコン酸化膜６０は、図
９（ｅ）のシリコン窒化膜の除去工程の後にエッチング
除去する。本実施形態でも第７の実施形態と同様の効果
が得られる。 （第９の実施形態）図１３は、本発明の第９の実施形態
に係るｎ型ＭＯＳトランジスタの断面図である。
【０１０５】本実施形態の特徴は、第６の実施形態にお
いて、シリコン窒化膜７６の内側に１０ｎｍの程度の薄
いシリコン酸化膜７０が設けられていることにある。こ
のシリコン酸化膜７０は単結晶シリコン膜７３、ゲート
酸化膜７４、第１のゲート電極７５に接している。
いて、シリコン窒化膜７６の内側に１０ｎｍの程度の薄
いシリコン酸化膜７０が設けられていることにある。こ
のシリコン酸化膜７０は単結晶シリコン膜７３、ゲート
酸化膜７４、第１のゲート電極７５に接している。
【０１０６】このような構造は、図１０（ｂ）の工程に
おいて、島状の単結晶シリコン膜７３およびボロンドー
プ多結晶シリコン膜７５の表面全体を熱酸化してシリコ
ン酸化膜７０を形成することにより得られる。ボロンド
ープ多結晶シリコン膜７５上のシリコン酸化膜７０は、
図９（ｅ）のシリコン窒化膜の除去工程の後にエッチン
グ除去する。本実施形態でも第７の実施形態と同様の効
果が得られる。
おいて、島状の単結晶シリコン膜７３およびボロンドー
プ多結晶シリコン膜７５の表面全体を熱酸化してシリコ
ン酸化膜７０を形成することにより得られる。ボロンド
ープ多結晶シリコン膜７５上のシリコン酸化膜７０は、
図９（ｅ）のシリコン窒化膜の除去工程の後にエッチン
グ除去する。本実施形態でも第７の実施形態と同様の効
果が得られる。
【０１０７】（第１０の実施形態）図１４は、本発明の
第１０実施形態に係るｎ型ＭＯＳトランジスタの断面図
である。
第１０実施形態に係るｎ型ＭＯＳトランジスタの断面図
である。
【０１０８】上記実施形態で述べたように、側壁絶縁膜
をエッチング形成する際に下地の埋め込み絶縁膜を保護
するエッチング保護膜を形成することが重要であるが、
本実施形態の特徴は、半導体基板上の埋め込み絶縁膜と
ＳＯＩ半導体膜との間に、該エッチング保護膜を形成す
ることにある。
をエッチング形成する際に下地の埋め込み絶縁膜を保護
するエッチング保護膜を形成することが重要であるが、
本実施形態の特徴は、半導体基板上の埋め込み絶縁膜と
ＳＯＩ半導体膜との間に、該エッチング保護膜を形成す
ることにある。
【０１０９】まず、図１４（ａ）に示すように、単結晶
シリコン基板１６１上には埋め込み絶縁膜としてシリコ
ン酸化膜１６２が形成されており、このシリコン酸化膜
１６２上には上述したエッチング保護膜としてシリコン
窒化膜１６３が形成されている。
シリコン基板１６１上には埋め込み絶縁膜としてシリコ
ン酸化膜１６２が形成されており、このシリコン酸化膜
１６２上には上述したエッチング保護膜としてシリコン
窒化膜１６３が形成されている。
【０１１０】さらに、シリコン窒化膜１６３上には素子
領域となる単結晶シリコン膜１６４が選択的に形成さ
れ、この上にはゲート絶縁膜としてシリコン酸化膜１６
６が、さらに側壁には上記側壁絶縁膜としてシリコン酸
化膜１６５が形成されている。また、シリコン酸化膜１
６６及び１６５からシリコン窒化膜１６３にかけて跨が
るようにゲート電極配線としてボロンドープ多結晶シリ
コン膜１６７が形成されている。
領域となる単結晶シリコン膜１６４が選択的に形成さ
れ、この上にはゲート絶縁膜としてシリコン酸化膜１６
６が、さらに側壁には上記側壁絶縁膜としてシリコン酸
化膜１６５が形成されている。また、シリコン酸化膜１
６６及び１６５からシリコン窒化膜１６３にかけて跨が
るようにゲート電極配線としてボロンドープ多結晶シリ
コン膜１６７が形成されている。
【０１１１】このトランジスタ構造によれば、シリコン
酸化膜１６５をＲＩＥ等のエッチングすることにより該
膜を単結晶シリコン膜１６４の側壁に残す際に、シリコ
ン窒化膜１６３がエッチング保護膜として機能し、埋め
込み絶縁膜であるシリコン酸化膜１６２がエッチングさ
れて膜減りすることにより図１５に示した段差が生じる
ことを防止することが可能となる。
酸化膜１６５をＲＩＥ等のエッチングすることにより該
膜を単結晶シリコン膜１６４の側壁に残す際に、シリコ
ン窒化膜１６３がエッチング保護膜として機能し、埋め
込み絶縁膜であるシリコン酸化膜１６２がエッチングさ
れて膜減りすることにより図１５に示した段差が生じる
ことを防止することが可能となる。
【０１１２】図１４（ｂ）に示す構造は、第１の実施形
態および第３の実施形態に対応するものである。図１４
（ａ）と同一の部分には同一の符号を示す。本トランジ
スタ構造を形成するプロセスは継ぎに述べる通りであ
る。
態および第３の実施形態に対応するものである。図１４
（ａ）と同一の部分には同一の符号を示す。本トランジ
スタ構造を形成するプロセスは継ぎに述べる通りであ
る。
【０１１３】すなわち、単結晶シリコン膜１６４とシリ
コン酸化膜（ゲート絶縁膜）１７１とボロンドープ多結
晶シリコン膜（ゲート電極）１７２とからなる積層膜を
エッチングし、この後、シリコン酸化膜１７３を全面に
ＣＶＤ法等により成膜し、さらにシリコン酸化膜１７３
をＲＩＥ等のエッチングすることにより該膜を単結晶シ
リコン膜１６４の側壁に残す。
コン酸化膜（ゲート絶縁膜）１７１とボロンドープ多結
晶シリコン膜（ゲート電極）１７２とからなる積層膜を
エッチングし、この後、シリコン酸化膜１７３を全面に
ＣＶＤ法等により成膜し、さらにシリコン酸化膜１７３
をＲＩＥ等のエッチングすることにより該膜を単結晶シ
リコン膜１６４の側壁に残す。
【０１１４】この際、シリコン窒化膜１６３がエッチン
グ保護膜として機能し、埋め込み絶縁膜であるシリコン
酸化膜１６２がエッチングされて膜減りすることにより
図１５に示した段差が生じることを防止することが可能
となる。
グ保護膜として機能し、埋め込み絶縁膜であるシリコン
酸化膜１６２がエッチングされて膜減りすることにより
図１５に示した段差が生じることを防止することが可能
となる。
【０１１５】なお、１７４はボロンドープ多結晶シリコ
ン等からなる膜であり、ゲート電極配線として機能す
る。上述した単結晶シリコン基板１６１とシリコン酸化
膜（埋め込み絶縁膜）１６２とシリコン窒化膜（エッチ
ング保護膜）１６３との積層構造は、例えば貼り合せに
よる方法やイオン注入による方法等を用いて形成するこ
とができる。
ン等からなる膜であり、ゲート電極配線として機能す
る。上述した単結晶シリコン基板１６１とシリコン酸化
膜（埋め込み絶縁膜）１６２とシリコン窒化膜（エッチ
ング保護膜）１６３との積層構造は、例えば貼り合せに
よる方法やイオン注入による方法等を用いて形成するこ
とができる。
【０１１６】前者の貼り合せによる方法としては、例え
ば、次の方法が挙げられる。すなわち、単結晶シリコン
基板１６１上にシリコン酸化膜（埋め込み絶縁膜）１６
２を酸化雰囲気中における加熱により形成した後、その
全面上にシリコン窒化膜（エッチング保護膜）１６３を
ＣＶＤ法により成膜する。さらに、このシリコン窒化膜
１６３表面を軽く酸化して該表面に酸化膜を形成し、こ
の酸化膜を介して別に用意した単結晶シリコン基板を単
結晶シリコン基板１６１と接合させる。別に用意した単
結晶シリコン基板は、その表面の自然酸化膜を除去して
おくことが接合させる上で好ましい。
ば、次の方法が挙げられる。すなわち、単結晶シリコン
基板１６１上にシリコン酸化膜（埋め込み絶縁膜）１６
２を酸化雰囲気中における加熱により形成した後、その
全面上にシリコン窒化膜（エッチング保護膜）１６３を
ＣＶＤ法により成膜する。さらに、このシリコン窒化膜
１６３表面を軽く酸化して該表面に酸化膜を形成し、こ
の酸化膜を介して別に用意した単結晶シリコン基板を単
結晶シリコン基板１６１と接合させる。別に用意した単
結晶シリコン基板は、その表面の自然酸化膜を除去して
おくことが接合させる上で好ましい。
【０１１７】一方、後者のイオン注入による方法として
は、単結晶シリコン基板中に酸素イオンを所定の深さで
イオン注入して熱処理することにより埋め込み絶縁膜と
してシリコン酸化膜を形成できることが一般に知られて
いるが、同様に窒素イオンを、酸素イオンをイオン注入
する際の深さよりも浅く上記単結晶シリコン基板中にイ
オン注入してさらに熱処理することにより、埋め込み絶
縁膜としてのシリコン酸化膜上にエッチング保護膜とし
てのシリコン窒化膜を形成することが可能である。窒素
イオンのイオン注入は、酸素イオンのイオン注入の前及
び後のどちらでもよく、また酸素イオン注入後の熱処理
と窒素イオン注入後の熱処理とを兼ねることができる。
は、単結晶シリコン基板中に酸素イオンを所定の深さで
イオン注入して熱処理することにより埋め込み絶縁膜と
してシリコン酸化膜を形成できることが一般に知られて
いるが、同様に窒素イオンを、酸素イオンをイオン注入
する際の深さよりも浅く上記単結晶シリコン基板中にイ
オン注入してさらに熱処理することにより、埋め込み絶
縁膜としてのシリコン酸化膜上にエッチング保護膜とし
てのシリコン窒化膜を形成することが可能である。窒素
イオンのイオン注入は、酸素イオンのイオン注入の前及
び後のどちらでもよく、また酸素イオン注入後の熱処理
と窒素イオン注入後の熱処理とを兼ねることができる。
【０１１８】なお、本発明は上述した実施形態に限定さ
れるものではない。例えば、上記実施形態では、ｎ型Ｍ
ＯＳトランジスタの場合について説明したが、本発明は
ｐ型ＭＯＳトランジスタや、相補型ＭＯＳトランジスタ
にも適用できる。
れるものではない。例えば、上記実施形態では、ｎ型Ｍ
ＯＳトランジスタの場合について説明したが、本発明は
ｐ型ＭＯＳトランジスタや、相補型ＭＯＳトランジスタ
にも適用できる。
【０１１９】また、上記実施形態では、第１のゲート電
極の材料として、ボロンドープ多結晶シリコンを用いた
が、燐を拡散した多結晶シリコン、高融点金属等の他の
導電材料、シリサイドを用いても良い。
極の材料として、ボロンドープ多結晶シリコンを用いた
が、燐を拡散した多結晶シリコン、高融点金属等の他の
導電材料、シリサイドを用いても良い。
【０１２０】さらに、上記実施形態では、ＳＯＩ半導体
膜としてシリコン膜を用いたが、ゲルマニウムが含まれ
たシリコン膜等の他の半導体膜を用いても良い。さらに
また、上記実施形態では、多層構造のゲート電極の例と
して、２層構造のゲート電極の場合について説明した
が、本発明は３層構造以上のゲート電極にも適用でき
る。その他、本発明の要旨を逸脱しない範囲で、種々変
形して実施できる。
膜としてシリコン膜を用いたが、ゲルマニウムが含まれ
たシリコン膜等の他の半導体膜を用いても良い。さらに
また、上記実施形態では、多層構造のゲート電極の例と
して、２層構造のゲート電極の場合について説明した
が、本発明は３層構造以上のゲート電極にも適用でき
る。その他、本発明の要旨を逸脱しない範囲で、種々変
形して実施できる。
【０１２１】
【発明の効果】以上詳述したように本発明によれば、Ｓ
ＯＩ基板において側壁絶縁膜を用いた場合の段差発生の
問題または側壁絶縁膜の膜減の問題を解決できるように
なる。
ＯＩ基板において側壁絶縁膜を用いた場合の段差発生の
問題または側壁絶縁膜の膜減の問題を解決できるように
なる。
【図１】本発明の第１の実施形態に係るｎ型ＭＯＳトラ
ンジスタの製造方法を示す工程断面図
ンジスタの製造方法を示す工程断面図
【図２】本発明の第１の実施形態に係るｎ型ＭＯＳトラ
ンジスタの素子構造を示す断面図
ンジスタの素子構造を示す断面図
【図３】本発明の効果を示すゲート電圧とドレイン電流
との関係を示す特性図
との関係を示す特性図
【図４】本発明の第２の実施形態に係るｎ型ＭＯＳトラ
ンジスタの製造方法を示す工程断面図
ンジスタの製造方法を示す工程断面図
【図５】本発明の第２の実施形態に係るｎ型ＭＯＳトラ
ンジスタの素子構造を示す断面図
ンジスタの素子構造を示す断面図
【図６】本発明の第３の実施形態に係るｎ型ＭＯＳトラ
ンジスタの製造途中を示す断面図
ンジスタの製造途中を示す断面図
【図７】本発明の第４の実施形態に係るｎ型ＭＯＳトラ
ンジスタの平面図
ンジスタの平面図
【図８】図７のＭＯＳトランジスタの製造方法を示す工
程断面図
程断面図
【図９】本発明の第５の実施形態に係るｎ型ＭＯＳトラ
ンジスタの製造方法を示す工程断面図
ンジスタの製造方法を示す工程断面図
【図１０】本発明の第６の実施形態に係るｎ型ＭＯＳト
ランジスタの製造方法を示す工程断面図
ランジスタの製造方法を示す工程断面図
【図１１】本発明の第７の実施形態に係るｎ型ＭＯＳト
ランジスタの断面図
ランジスタの断面図
【図１２】本発明の第８の実施形態に係るｎ型ＭＯＳト
ランジスタの断面図
ランジスタの断面図
【図１３】本発明の第９の実施形態に係るｎ型ＭＯＳト
ランジスタの断面図
ランジスタの断面図
【図１４】本発明の第１０の実施形態に係るｎ型ＭＯＳ
トランジスタの断面図
トランジスタの断面図
【図１５】ＳＯＩ基板に作成した従来のＭＯＳトランジ
スタの素子構造を示す断面図
スタの素子構造を示す断面図
【図１６】従来の問題を説明するための工程断面図
１…単結晶シリコン基板 ２…シリコン酸化膜（埋め込み絶縁膜、第１の絶縁膜） ３…シリコン膜（ＳＯＩ半導体膜、島状の半導体層） ４…ソース領域 ５…ドレイン領域 ６…ゲート酸化膜 ７…ボロンドープ多結晶シリコン膜（第１のゲート電
極） ９…側壁絶縁膜（素子分離絶縁膜、第２の絶縁膜） １０…ＷＳｉ膜（第２のゲート電極） ２１…単結晶シリコン基板 ２２…シリコン酸化膜（埋め込み絶縁膜、第１の絶縁
膜） ２３…シリコン膜（ＳＯＩ半導体膜、島状の半導体層） ２４…ソース領域 ２５…ドレイン領域 ２６…ゲート酸化膜 ２７…ボロンドープ多結晶シリコン膜（第１の導電膜、
第１のゲート電極） ３０…ＷＳｉ膜（第２の導電膜、第２のゲート電極） ３１…埋め込み絶縁膜（素子分離絶縁膜、第２の絶縁
膜） ４２…熱酸化膜 ５０…シリコン酸化膜（第４の絶縁膜） ５１…単結晶シリコン基板 ５２…シリコン酸化膜５２（埋め込み絶縁膜、第１の絶
縁膜） ５３…単結晶シリコン膜５３（ＳＯＩ半導体膜、島状の
半導体層） ５４…シリコン窒化膜（第２の絶縁膜） ５５…シリコン酸化膜（第３の絶縁膜） ５６…ゲート酸化膜 ５７…ゲート電極 ５８…コンタクトホール ５９S …ソース電極 ５９D …ドレイン電極 ５９G …ゲート配線 ６０…シリコン酸化膜（第４の絶縁膜） ６１…単結晶シリコン基板 ６２…シリコン酸化膜（埋め込み絶縁膜、第１の絶縁
膜） ６３…単結晶シリコン膜（ＳＯＩ半導体膜） ６４…バッファシリコン酸化膜 ６５…多結晶シリコン膜 ６６…シリコン窒化膜（第２の絶縁膜） ６７…シリコン酸化膜（第３の絶縁膜） ６８…ゲート酸化膜 ６９…ゲート電極 ７０…シリコン酸化膜（第４の絶縁膜） ７１…単結晶シリコン基板 ７２…シリコン酸化膜７２（埋め込み絶縁膜、第１の絶
縁膜） ７３…単結晶シリコン膜７３（ＳＯＩ半導体膜） ７４…ゲート酸化膜 ７５…ボロンドープ多結晶シリコン膜（第１のゲート電
極） ７６…シリコン窒化膜（第２の絶縁膜） ７７…シリコン酸化膜（第３の絶縁膜） ７８…ボロンドープ多結晶シリコン膜（第２のゲート電
極）
極） ９…側壁絶縁膜（素子分離絶縁膜、第２の絶縁膜） １０…ＷＳｉ膜（第２のゲート電極） ２１…単結晶シリコン基板 ２２…シリコン酸化膜（埋め込み絶縁膜、第１の絶縁
膜） ２３…シリコン膜（ＳＯＩ半導体膜、島状の半導体層） ２４…ソース領域 ２５…ドレイン領域 ２６…ゲート酸化膜 ２７…ボロンドープ多結晶シリコン膜（第１の導電膜、
第１のゲート電極） ３０…ＷＳｉ膜（第２の導電膜、第２のゲート電極） ３１…埋め込み絶縁膜（素子分離絶縁膜、第２の絶縁
膜） ４２…熱酸化膜 ５０…シリコン酸化膜（第４の絶縁膜） ５１…単結晶シリコン基板 ５２…シリコン酸化膜５２（埋め込み絶縁膜、第１の絶
縁膜） ５３…単結晶シリコン膜５３（ＳＯＩ半導体膜、島状の
半導体層） ５４…シリコン窒化膜（第２の絶縁膜） ５５…シリコン酸化膜（第３の絶縁膜） ５６…ゲート酸化膜 ５７…ゲート電極 ５８…コンタクトホール ５９S …ソース電極 ５９D …ドレイン電極 ５９G …ゲート配線 ６０…シリコン酸化膜（第４の絶縁膜） ６１…単結晶シリコン基板 ６２…シリコン酸化膜（埋め込み絶縁膜、第１の絶縁
膜） ６３…単結晶シリコン膜（ＳＯＩ半導体膜） ６４…バッファシリコン酸化膜 ６５…多結晶シリコン膜 ６６…シリコン窒化膜（第２の絶縁膜） ６７…シリコン酸化膜（第３の絶縁膜） ６８…ゲート酸化膜 ６９…ゲート電極 ７０…シリコン酸化膜（第４の絶縁膜） ７１…単結晶シリコン基板 ７２…シリコン酸化膜７２（埋め込み絶縁膜、第１の絶
縁膜） ７３…単結晶シリコン膜７３（ＳＯＩ半導体膜） ７４…ゲート酸化膜 ７５…ボロンドープ多結晶シリコン膜（第１のゲート電
極） ７６…シリコン窒化膜（第２の絶縁膜） ７７…シリコン酸化膜（第３の絶縁膜） ７８…ボロンドープ多結晶シリコン膜（第２のゲート電
極）
Claims (12)
- 【請求項１】第１の絶縁膜上に形成された島状の半導体
層と、 前記半導体層に選択的に形成されたソース領域およびド
レイン領域と、 前記ソース領域と前記ドレイン領域との間の前記半導体
層上にゲート絶縁膜を介して形成された第１のゲート電
極と、 前記半導体層の側面部を覆うように形成され、かつその
高さが前記第１のゲート電極の周囲に沿って前記半導体
層の上面より上で前記第１のゲート電極の上面以下の第
２の絶縁膜と、 前記第１のゲート電極および前記第２の絶縁膜上に跨が
って形成された第２のゲート電極とを具備してなること
を特徴とする半導体装置。 - 【請求項２】第１の絶縁膜上に形成された島状の半導体
層と、 前記半導体層に選択的に形成されたソース領域およびド
レイン領域と、 前記ソース領域と前記ドレイン領域との間の前記半導体
層上にゲート絶縁膜を介して形成された第１のゲート電
極と、 前記半導体層の側面部を覆うように選択的に形成され、
かつその高さが前記第１のゲート電極の周囲に沿って前
記半導体層の上面より上で前記第１のゲート電極の上面
以下の第２の絶縁膜と、 前記第１のゲート電極および前記第２の絶縁膜上に跨が
って形成された第２のゲート電極とを具備してなること
を特徴とする半導体装置。 - 【請求項３】第１の絶縁膜上に形成された島状の半導体
層と、 前記第１の絶縁膜上に前記半導体層の側面部を囲むよう
に形成され、かつその高さが前記半導体層の上面よりも
高い第２の絶縁膜と、 この第２の絶縁膜とエッチングレートが異なり、前記半
導体層と前記第２の絶縁膜との間、ならびに前記第１の
絶縁膜と前記第２の絶縁膜との間に形成され、かつその
高さが前記半導体層の上面よりも高い第３の絶縁膜と、 前記半導体層に選択的に形成されたソース領域およびド
レイン領域と、 前記ソース領域と前記ドレイン領域との間の前記半導体
層上にゲート絶縁膜を介して形成され、かつ前記第２の
絶縁膜および前記第３の絶縁膜上を跨がって形成された
ゲート電極とを具備してなることを特徴とする半導体装
置。 - 【請求項４】前記半導体層と前記第３の絶縁膜との間に
第４の絶縁膜が形成されていることを特徴とする請求項
３に記載の半導体装置。 - 【請求項５】第１の絶縁膜上に形成された島状の半導体
層と、 前記半導体層に選択的に形成されたソース領域およびド
レイン領域と、 前記ソース領域と前記ドレイン領域との間の前記半導体
層上にゲート絶縁膜を介して形成された第１のゲート電
極と、 前記半導体層の側面部を覆うように形成され、かつその
高さが前記第１のゲート電極の周囲に沿って前記半導体
層の上面より上で前記第１のゲート電極の上面以下の第
２の絶縁膜と、 この第２の絶縁膜とエッチングレートが異なり、前記半
導体層、前記ゲート絶縁膜および前記第１のゲート電極
からなる積層体と前記第２の絶縁膜との間、ならびに前
記第１の絶縁膜および前記第２の絶縁膜との間に形成さ
れ、かつその高さが前記半導体層の上面よりも高い第３
の絶縁膜と、 前記第１のゲート電極上に形成され、かつ前記第２の絶
縁膜および前記第３の絶縁膜上を跨がって形成された第
２のゲート電極とを具備してなることを特徴とする半導
体装置。 - 【請求項６】前記半導体層と前記第３の絶縁膜との間に
第４の絶縁膜が形成されていることを特徴とする請求項
５に記載の半導体装置。 - 【請求項７】第１の絶縁膜上に半導体層、ゲート絶縁
膜、第１のゲート電極となる第１の導電膜を順次形成す
る工程と、 前記第１の導電膜上に素子領域形成用のマスクパターン
を形成した後、このマスクパターンを用い、前記第１の
導電膜、前記ゲート絶縁膜および前記半導体層をエッチ
ングして、素子分離領域の前記第１の導電膜、前記ゲー
ト絶縁膜および前記半導体層を選択的に除去する工程
と、 前記半導体層の側面部を覆い、かつ高さが前記第１の導
電膜の周囲に沿って前記半導体層の上面より上で前記第
１の導電膜の上面以下となるように、第２の絶縁膜を前
記素子分離領域上に形成する工程と、 全面に第２のゲート電極となる第２の導電膜を形成した
後、この第２の導電膜と前記第１の導電膜とからなる積
層膜をエッチングして、第１のゲート電極と第２のゲー
ト電極とからなるゲート電極を形成する工程と、 前記半導体層にソース領域およびドレイン領域を形成す
る工程とを有することを特徴とする半導体装置の製造方
法。 - 【請求項８】第１の絶縁膜上に半導体層、ゲート絶縁
膜、第１のゲート電極となる第１の導電膜を順次形成す
る工程と、 前記第１の導電膜上に素子領域形成用のマスクパターン
を形成した後、このマスクパターンを用い、前記第１の
導電膜、前記ゲート絶縁膜および前記半導体層をエッチ
ングして、素子分離領域の前記第１の導電膜、前記ゲー
ト絶縁膜および前記半導体層を選択的に除去する工程
と、 全面に第２の絶縁膜を形成した後、この第２の絶縁膜を
異方的にエッチングすることにより、前記半導体層の側
面部を覆い、かつその高さが前記第１の導電膜の周囲に
沿って前記半導体層の上面より上で前記第１の導電膜の
上面以下となるように、第２の絶縁膜を前記第１の導電
膜、前記ゲート絶縁膜および前記半導体層からなる積層
体の側壁部に選択的に残置する工程と、 全面に第２のゲート電極となる第２の導電膜を形成した
後、この第２の導電膜と前記第１の導電膜とからなる積
層膜をエッチングして、第１のゲート電極と第２のゲー
ト電極とからなるゲート電極を形成する工程と、 前記半導体層にソース領域およびドレイン領域を形成す
る工程とを有することを特徴とする半導体装置の製造方
法。 - 【請求項９】第１の絶縁膜上に島状の半導体層を形成す
る工程と、 全面に前記半導体層よりも薄い第２の絶縁膜を形成する
工程と、 全面に前記第２の絶縁膜とエッチングレートが異なる第
３の絶縁膜を形成する工程と、 前記第２の絶縁膜のエッチングレートが前記第３の絶縁
膜のそれよりも遅くなる条件で、前記第３の絶縁膜の全
面をエッチングすることにより、前記第１の絶縁膜の表
面を露出させず、かつ前記第３の絶縁膜が前記半導体層
よりも上に突出するように、前記第３の絶縁膜を前記第
２の絶縁膜を介して前記半導体層の側面部を囲むように
選択的に残置せしめる工程と、 前記第２の絶縁膜のエッチングレートが前記第３の絶縁
膜のそれよりも速くなる条件で、前記半導体層上の前記
第２の絶縁膜をエッチング除去する工程と、 前記半導体層の表面にゲート絶縁膜を形成する工程と、 前記第２の絶縁膜および前記第３の絶縁膜を跨がるよう
に、前記ゲート絶縁膜上にゲート電極を形成する工程
と、 前記半導体層にソース領域およびドレイン領域を形成す
る工程とを有することを特徴とする半導体装置の製造方
法。 - 【請求項１０】第１の絶縁膜上に半導体層、ゲート絶縁
膜、第１のゲート電極となる第１の導電膜が順次積層さ
れてなる島状の素子部を形成する工程と、 全面に前記半導体層よりも薄い第２の絶縁膜を形成する
工程と、 全面に前記第２の絶縁膜とエッチングレートが異なる第
３の絶縁膜を形成する工程と、 前記第２の絶縁膜のエッチングレートが前記第３の絶縁
膜のそれよりも遅くなる条件で、前記第３の絶縁膜の全
面をエッチングすることにより、前記第１の絶縁膜の表
面を露出させず、かつ前記第３の絶縁膜が前記半導体層
よりも上に突出するように、前記第３の絶縁膜を前記第
２の絶縁膜を介して前記素子部の側面部を囲むように選
択的に残置せしめる工程と、 前記第２の絶縁膜のエッチングレートが前記第３の絶縁
膜のそれよりも速くなる条件で、前記第１のゲート電極
上の前記第２の絶縁膜をエッチング除去する工程と、 全面に第２のゲート電極となる第２の導電膜を形成した
後、この第２の導電膜と前記第１の導電膜とからなる積
層膜をエッチングして、第１のゲート電極と第２のゲー
ト電極とからなる積層ゲート電極を形成する工程と、 前記半導体層にソース領域およびドレイン領域を形成す
る工程とを有することを特徴とする半導体装置の製造方
法。 - 【請求項１１】第１の絶縁膜上に形成された島状の半導
体層と、 前記第１の絶縁膜上に前記半導体層の側面部を囲むよう
に形成され、かつその高さが前記半導体層の上面よりも
高い第２の絶縁膜と、 この第２の絶縁膜とエッチングレートが異なり、前記第
１の絶縁膜と前記第２の絶縁膜との間に形成された第３
の絶縁膜と、 前記半導体層に選択的に形成されたソース領域およびド
レイン領域と、 前記ソース領域と前記ドレイン領域との間の前記半導体
層上にゲート絶縁膜を介して形成され、かつ前記第２の
絶縁膜および前記第３の絶縁膜上を跨がって形成された
ゲート電極とを具備してなることを特徴とする半導体装
置。 - 【請求項１２】第１の絶縁膜上に形成された島状の半導
体層と、 前記半導体層に選択的に形成されたソース領域およびド
レイン領域と、 前記ソース領域と前記ドレイン領域との間の前記半導体
層上にゲート絶縁膜を介して形成された第１のゲート電
極と、 前記半導体層の側面部を覆うように形成され、かつその
高さが前記第１のゲート電極の周囲に沿って前記半導体
層の上面より上で前記第１のゲート電極の上面以下の第
２の絶縁膜と、 この第２の絶縁膜とエッチングレートが異なり、前記第
１の絶縁膜と前記第２の絶縁膜との間に形成された第３
の絶縁膜と、 前記第１のゲート電極上に形成され、かつ前記第２の絶
縁膜および前記第３の絶縁膜上を跨がって形成された第
２のゲート電極とを具備してなることを特徴とする半導
体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23162895A JP3497627B2 (ja) | 1994-12-08 | 1995-09-08 | 半導体装置およびその製造方法 |
| KR1019950047280A KR100232668B1 (ko) | 1994-12-08 | 1995-12-07 | 반도체장치 및 그 제조방법 |
| US08/568,973 US5650339A (en) | 1994-12-08 | 1995-12-07 | Method of manufacturing thin film transistor |
| US08/828,289 US6087698A (en) | 1994-12-08 | 1997-03-21 | Semiconductor device and method of manufacturing the same |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30495994 | 1994-12-08 | ||
| JP6-304959 | 1994-12-08 | ||
| JP23162895A JP3497627B2 (ja) | 1994-12-08 | 1995-09-08 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08213494A true JPH08213494A (ja) | 1996-08-20 |
| JP3497627B2 JP3497627B2 (ja) | 2004-02-16 |
Family
ID=26529988
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