KR100402392B1 - 트렌치 소자분리 구조를 갖는 반도체 소자 및 그 제조방법 - Google Patents

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Abstract

트렌치 소자분리 구조를 갖는 반도체 소자 및 그 제조방법을 제공한다. 이 반도체 소자는, 지지기판 상에 매몰 절연층 및 상부 실리콘층이 차례로 적층된 SOI기판의 소정영역에 배치되어 활성영역을 한정하는 트렌치 영역 및 트렌치 영역 내부에 채워진 소자분리 구조물을 포함한다. 트렌치 영역을 가로지르는 단면으로 보여질 때, 트렌치 영역은 매몰 절연층까지 상부 실리콘층이 관통된 깊은 트렌치 영역과 깊은 트렌치 영역의 바깥에 존재하는 얕은 트렌치 영역으로 구성된다. 소자분리구조물은 얕은 트렌치 영역의 바닥과 측벽에 차례로 콘포말하게 덮인 트렌치 산화막과 트렌치 라이너, 트렌치 라이너가 덮인 트렌치 영역 내부를 채운 절연막 패턴으로 구성된다. 깊은 트렌치 영역 및 얕은 트렌치 영역을 갖는 트렌치 영역을 형성하는 방법은, 지지기판 상에 매몰 절연층 및 상부 실리콘층이 차례로 적층된 SOI기판의 상부 실리콘층을 패터닝하여 트렌치 영역을 형성하고, 트렌치 영역의 측벽 및 바닥에 트렌치 산화막 및 트렌치 라이너를 콘포말하게 형성한다. 이어서, 트렌치 영역 바닥의 트렌치 라이너, 트렌치 산화막 및 상부 실리콘층을 차례로 패터닝하여 매몰 절연층이 노출된 깊은 트렌치 영역을 형성한다. 깊은 트렌치 영역 외곽의 트렌치 영역은 얕은 트렌치 영역에 해당한다.

Description

트렌치 소자분리 구조를 갖는 반도체 소자 및 그 제조방법{Semiconductor device having trench isolation structure and method of fabricating the same}
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로서, 더 구체적으로 SOI(Silicon On Insulator)기판에 형성된 트렌치 소자분리 구조를 갖는 반도체 소자 및 그 제조방법에 관한 것이다.
일반적으로 반도체 소자가 고집적화될수록 기생 캐패시턴스에 의한 RC 지연시간과 접합 누설전류(junction leakage current)에 의한 전력 소모가 크게 작용하게 되어 반도체 장치의 고속 동작과 낮은 전력 특성에 치명적인 영향을 준다.
최근에 기생 캐패시턴스와 누설전류를 극소화시킴으로써 고속, 저전력 특성의 반도체 장치를 구현할 수있는 SOI(Silicon On Insulator) 기술에 대한 필요성이 크게 강조되고 있다. SOI기판은 차례로 적층된 지지기판, 매몰 절연층 및 실리콘층으로 구성된다. SOI기판에 형성된 트랜지스터는 소오스/드레인 전극이 하부의 매몰 절연층과, 접하게 되므로 접합의 하부에서는 접합 캐패시턴스와 누설전류가 거의 존재하지 않는다. 따라서, 단순히 채널 영역과 접합 부분에서만 접합 캐패시턴스와 누설전류가 발생되어 전체적으로 접합 캐패시턴스와 누설전류가 현저히 감소되며, 또한, 이웃한 반도체 소자 사이에는 매몰 절연층 및 소자분리막에 의해 완전히 절연되므로 CMOS이 경우는 래치업(latch-up) 문제를 개선할 수 있어 소자의 고집적화에 기여할 수 있다.
그러나, 매몰 절연층 상부에 존재하는 실리콘층이 1㎛이하의 두께를 갖기 때문에 SOI기판에 통상적인 얕은 트렌치 소자분리 기술을 적용할 경우 실리콘층에 가해지는 스트레스에 의하여 결함(defect)이 발생할 수 있다.
도 1 내지 도 4는 종래기술에 따른 SOI기판에 트렌치 소자분리구조를 형성하는 방법을 설명하기 위한 공정단면도들이다.
도 1 및 도 2를 참조하면, 지지기판(100), 매몰 절연층(102) 및 상부 실리콘층으로 구성된 SOI기판(106) 상에 버퍼산화막(buffer oxide layer) 및 하드마스크막을 차례로 형성한다. 일반적으로, 상기 하드마스크막은 실리콘질화막으로 형성한다. 이어서, 상기 하드마스크막 상에 상기 하드마스크막의 소정영역을 노출시키는 포토레지스트 패턴(112)을 형성한다. 상기 포토레지스트 패턴(112)을 식각마스크로사용하여 상기 하드마스크막, 상기 버퍼산화막 및 상기 상부 실리콘층을 차례로 패터닝하여 트렌치 영역(114)을 형성한다. 계속해서, 상기 포토레지스트 패턴(112)을 제거한다. 그 결과, 상기 매몰 절연층(102) 상에 차례로 적층된 상부 실리콘 패턴(104), 버퍼 산화막 패턴(buffer oxide pattern; 108) 및 하드마스크 패턴(110)이 형성된다. 상기 상부 실리콘 패턴(104)은 반도체 소자의 활성영역에 해당한다.
도 3을 참조하면, 상기 트렌치 영역(114)을 형성하기 위하여 상기 상부 실리콘층을 식각하는 동안 입은 손상(damage)로 인해 상기 상부 실리콘 패턴(104)의 측벽들에 결함(defect)이 발생한다. 따라서, 상기 포토레지스트 패턴(112)이 제거된 결과물을 산소 분위기에서 열처리하여 상기 상부 실리콘 패턴(104)의 측벽들에 존재하는 결함을 치유한다. 상기 열처리 공정을 실시한 결과, 상기 상부 실리콘 패턴(104)의 측벽들이 산화되어 트렌치 산화막(116)이 형성된다. 이어서, 상기 트렌치 산화막(116)이 형성된 결과물 전면에 트렌치 라이너막(118)을 콘포말하게 형성한다.
도 4를 참조하면, 상기 트렌치 라이너막(118)이 형성된 결과물 전면에 상기 트렌치 영역(114)을 채우는 소자분리막을 형성한다. 이어서, 상기 소자분리막을 화학적 기계적 연막공정을 사용하여 연마하여 상기 트렌치 영역(114) 내부를 채우는 절연막 패턴(126)을 형성한다. 계속해서, 상기 하드마스크 패턴(110)의 측벽 및 상부에 존재하는 상기 트렌치 라이너막(118), 상기 하드마스크 패턴(110) 및 상기 버퍼 산화막 패턴(108)을 차례로 식각하여 상기 활성영역을 노출시킴과 동시에 상기절연막 패턴(126)을 둘러싸는 질화막 라이너(118a)를 형성한다. 상기 트렌치 산화막(116), 상기 질화막 라이너(118a) 및 상기 절연막 패턴(126)은 소자분리 구조(isolation structure)를 구성한다.
상술한 것과 같이 종래기술에 따르면, 상기 트렌치 영역(114)를 형성하는 동안 상기 상부 실리콘 패턴(104)의 측벽들에 발생한 결함들 치유하기 위하여 열처리 공정을 실시할 때, 상기 상부 실리콘 패턴(104)과 상기 매몰 절연층(102) 사이의 계면(interfac)을 따라 산소원자들이 확산되어 상기 상부 실리콘 패턴(104)의 바닥면의 가장자리 또한 산화된다. 실리콘층이 산화되면 최초 부피의 약 2배정도 팽창된 실리콘산화막을 형성한다. 이에 따라서, 상기 상부 실리콘 패턴(104)의 바닥면 가장자리가 산화됨에 따라 상기 상부 실리콘 패턴(104)에 장력에 의한 변형력(Tensile stress)이 가해져 상기 상부 실리콘 패턴(104)에 변형력에 기인한 결함(Stress induced defect)이 발생된다. 단일 실리콘 기판에 형성된 트랜지스터와는 달리 SOI기판에 형성된 트랜지스터의 소오스/드레인은 하부의 매몰 절연층과 접한다. SOI 반도체 소자의 경우, 도 4에 도시된 것과 같이 활성영역의 가장자리 상부에 존재하는 결함(D)이 소자의 오동작 및 누설전류의 증가에 크게 영향을 미친다. 따라서, 상기 활성영역의 가장자리 상부에 발생하는 결함을 줄일 수 있는 방법이 요구된다.
본 발명이 이루고자 하는 기술적 과제는 SOI기판에 반도체 소자를 제조함에 있어서, 실리콘층에 변형력이 가해지는 것을 방지하여 활성영역에 발생한 결함을현저히 줄인 트렌지 소자분리구조 및 그 제조방법을 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 누설전류 및 소자의 오동작을 감소시킬 수 있는 트렌지 소자분리 구조 및 그 제조방법을 제공하는데 있다.
도 1 내지 도 4는 종래의 트렌치 소자분리 구조를 형성하는 방법을 설명하기 위한 공정단면도들이다.
도 5는 본 발명의 바람직한 실시예에 따른 반도체 소자를 설명하기 위한 단면도이다.
도 6 내지 도 12는 본 발명의 바람직한 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정단면도들이다.
상기 기술적 과제들은 트렌치 소자분리구조를 갖는 반도체 소자 및 그 제조방법에 의해 제공될 수 있다. 이 반도체 소자는, 지지기판(base substrate) 상에 매몰 절연층(buried insulator layer) 및 상부 실리콘층(upper silicon layer)이 차례로 적층된 SOI기판(Silicon On Insulator substrate)의 소정영역에 배치되어 활성영역을 한정하는 트렌치 영역 및 상기 트렌치 영역 내부에 채워진 소자분리 구조물을 포함한다. 상기 트렌치 영역을 가로지르는 단면으로 보여질 때, 상기 트렌치 영역은 상기 매몰 절연층까지 상기 상부 실리콘층이 관통된 깊은 트렌치 영역(deep trench rigion)과 상기 깊은 트렌치 영역의 바깥에 존재하는 얕은 트렌치 영역(shallow trench region)으로 구성된다. 즉, 상기 트렌치 영역은 단차진 측벽을 갖는다. 상기 소자분리구조물은 상기 얕은 트렌치 영역의 바닥과 측벽에 차례로 콘포말하게 덮인 트렌치 산화막과 트렌치 라이너(trench liner), 상기 트렌치 라이너가 덮인 상기 트렌치 영역 내부를 채운 절연막 패턴을 포함한다.
이 반도체 소자의 제조방법은, 지지기판 상에 매몰 절연층 및 상부 실리콘층이 차례로 적층된 SOI기판 상에 버퍼산화막 및 하드마스크막을 차례로 형성하는 단계를 포함한다. 상기 하드마스크막, 상기 버퍼산화막 및 소정 깊이의 상기 실리콘층을 차례로 패터닝하여 상기 상부 실리콘층에 트렌치 영역을 형성하고, 상기 트렌치 영역의 바닥 및 측벽을 열산화시킨다. 이어서, 상기 트렌치 영역의 바닥 및 측벽을 콘포말하게 덮는 트렌치 라이너를 형성한다. 계속해서, 상기 트렌치 바닥의 상기 트렌치 라이너 및 상기 상부 실리콘층을 차례로 패터닝하여 변형된 트렌치 영역을 형성한다. 상기 트렌치 영역을 가로지르는 단면으로 보여질 때, 상기 변형된 트렌치 영역은 상기 매몰 절연층이 노출된 깊은 트렌치 영역 및 상기 깊은 트렌치 영역 바깥에 존재하는 얕은 트렌치 영역을 포함한다. 상기 변형된 트렌치 영역 내부를 채우는 절연막 패턴을 형성하고, 상기 상부 실리콘층 상에 잔존한 하드마스크막 및 버퍼산화막을 제거한다.
상기 절연막 패턴 및 상기 얕은 트렌치 영역의 측벽 및 바닥에 덮인 상기 트렌치 라이너는 활성영역을 한정하는 소자분리막에 해당한다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도 5는 본 발명의 바람직한 실시예에 따른 SOI기판에 형성되는 반도체 장치를 설명하기 위한 단면도이다.
도 5를 참조하면, SOI 기판은 지지기판(200) 상에 차례로 적층된 매몰 절연층(202) 및 상부 실리콘층(204)으로 구성된다. 상기 상부 실리콘층(204)의 소정영역에 상기 상부 실리콘층(204)을 관통하여 상기 매몰 절연층(202)과 접하는 소자분리 구조물(228)이 배치된다. 상기 소자분리구조물(228)은 상기 상부 실리콘층(204)을 관통한 트렌치 영역(214)의 내부를 채운다. 상기 트렌치 영역(214)은 상기 매몰 절연막까지 상기 상부 실리콘층(204)이 관통된 깊은 트렌치 영역(214d)과, 상기 깊은 트렌치 영역(214d)의 외곽에 존재하는 얕은 트렌치 영역(214s)을 갖는다. 다시말해서, 상기 트렌치 영역(214)을 가로지르는 단면으로 보여질 때, 상기 얕은 트렌치 영역(214s)은 상기 트렌치 영역(214)의 가장자리에 해당하며 그 하부에 실리콘층이 존재하고, 상기 깊은 트렌치 영역(214d)은 상기 트렌치 영역(214) 중심부에 해당하며 상기 매몰 절연층(202)까지 상기 상부 실리콘층(204)이 관통되어 있다. 즉, 상기 트렌치 영역(214)은 상부 폭이 하부폭보다 넓고 하부 벽의 상부에 상기 하부 벽으로 부터 횡방향으로 확장된 상부 벽으로 구성된 단차진 측벽을 갖는다.
상기 소자분리 구조물(228)은 트렌치 산화막(216), 트렌치 라이너(218) 및 절연막 패턴(226)을 포함한다. 상기 트렌치 산화막(216) 및 상기 트렌치 라이너(218)는 상기 얕은 트렌치 영역(214s)의 바닥 및 측벽 모두를 차례로 콘포말하게 덮는다. 상기 트렌치 산화막(216)은 상기 얕은 트렌치 영역(214s)의 바닥 및 측벽에 존재하는 실리콘이 산화된 열산화막이다. 따라서, 상기 트렌치 라이너(218)는 상기 트렌치 산화막(216)이 형성된 상기 얕은 트렌치 영역(214s)의 바닥 및 측벽을 콘포말하게 덮는다. 상기 절연막 패턴(226)은 측벽 절연막 패턴(220p)과 매립 절연막 패턴(224p)으로 구성된다. 상기 측벽 절연막 패턴(220p)은 상기 트렌치 영역(214)의 가장자리 즉, 상기 얕은 트렌치 영역(214s)을 채우고, 상기 매립 절연막 패턴(224p)은 상기 측벽 절연막 패턴(220p)으로 둘러싸여진 상기 깊은 트렌치 영역(214d)을 채운다. 다시말해서, 상기 트렌치 영역(214)의 중심은 매립 절연막 패턴(224p)으로 채워진다. 그리고, 상기 매립 절연막 패턴(224p)의 상부 측벽들과 접하는 측벽 절연막 패턴(220p)이 상기 트렌치 영역(214)의 가장자리(얕은 트렌치 영역; )에 채워진다. 상기 매립 절연막 패턴(224p)의 하부 측벽들은 상기 상부 실리콘층(204)과 접하고, 상기 매립 절연막 패턴(224p)의 바닥은 상기 매몰 절연막 패턴(226)과 접한다. 상기 측벽 절연막 패턴(220p)의 바닥 및 일 측벽은 상기 트렌치 라이너(218)와 접한다.
본 발명에 따르면, 상기 상부 실리콘층(204)은 상기 매몰 절연층(202) 및 상기 소자분리 구조물(228)에 의해그 바닥 및 측벽을 둘러싸여진 섬 형태의 구조를 갖는다. 상기 섬 형태의 구조를 갖는 상기 상부 실리콘층(204)은 활성영역에 해당한다.면
상술한 종래기술과 달리, 본 발명에 따르면 상기 트렌치 산화막(216)은 상기 트렌치 영역(214)의 상부, 즉, 상기 얕은 트렌치 영역(214s)의 측벽 및 바닥에 형성되고, 상기 트렌치 영역(214)의 하부의 상기 상기 매몰 절연층(202)과 상기 상부 실리콘층(204) 사이의 계면에는 열산화막이 존재하지 않는다. 따라서, 상기 상부 실리콘층(204)의 휨현상으로 인한 결함이 존재하지 않기 때문에 반도체 소자의 오동작 및 누설전류를 현저히 감소시킬 수 있다.
도 6 내지 도 12는 본 발명의 바람직한 실시예에 따른 SOI기판 상에 트렌치 소자분리 구조를 형성하는 방법을 설명하기 위한 공정단면도들이다.
도 6을 참조하면, 지지기판(200)의 상부에 매몰 절연층(202) 및 상부 실리콘층(204)이 차례로 적층된 SOI기판(206) 상에 버퍼 산화막(208) 및 하드마스크막(210)을 차례로 형성한다. 상기 버퍼 산화막(208)은 CVD산화막 또는 열산화막으로 형성할 수 있고, 상기 하드마스크막(210)은 실리콘막에 대한 식각선택비를 갖는 절연막으로써 예컨대, 실리콘질화막으로 형성하는 것이 바람직하다. 상기 하드마스크막(210) 상에 상기 하드마스크막(210)의 소정영역을 노출시키는 포토레지스트 패턴(212)을 형성한다. 후속공정에서 소자분리 구조물(isolation structure)은 상기 노출된 영역 하부의 반도체 기판에 형성된다.
도 7을 참조하면, 상기 포토레지스트 패턴(212)을 식각마스크로 사용하여 상기 하드마스크막(210), 상기 버퍼 산화막(208) 및 소정두께의 상기 상부 실리콘층(204)을 식각하여 상기 상부 실리콘층(204)에 트렌치 영역(214)을 형성함과 동시에 상기 상부 실리콘층(204) 상에 차례로 적층된 버퍼 산화막 패턴(208p) 및 하드마스크 패턴(210p)을 형성한다. 이어서, 상기 포토레지스트 패턴(212)을 제거하여 상기 하드마스크 패턴(210p)의 상부면을 노출시킨다. 이와 다른 방법으로, 상기 상부 실리콘층(204)은 상기 하드마스크 패턴(210p) 및 상기 버퍼 산화막 패턴(208p)을 형성한 후, 상기 포토레지스트 패턴(212)을 제거하고, 상기 하드마스크 패턴(210p)을 식각마스크로 사용하여 식각할 수도 있다. 상기 트렌치 영역(214)은 아직 상기 상부 실리콘층(204)을 관통하지 않고, 상기 트렌치 영역(214)의 바닥은 상기 상부 실리콘층(204)에 존재한다. 상기 트렌치 영역(214)의 바닥 및 상기 매몰 절연층(202) 사이에 100Å 내지 1000Å정도의 상부 실리콘층을 잔존시키는 것이 바람직하다.
도 8을 참조하면, 상기 트렌치 영역(214)이 형성된 결과물에 열처리 공정을 적용하여 상기 트렌치 영역(214)을 형성하기 위하여 상기 상부 실리콘층(204)을 식각하는 동안 발생한 상기 상부 실리콘층(204)의 결함(defect)을 치유한다. 상기 열처리 공정은 산소 분위기에서 실시하는 것이 바람직하다. 그 결과, 상기 트렌치 영역(214)의 측벽 및 바닥에 트렌치 산화막(216)이 형성된다. 상기 트렌치 영역(214)의 바닥 및 측벽에 50Å 내지 500Å 두께를 갖는 트렌치 산화막(216)을 형성하는 것이 바람직하다. 상기 트렌치 산화막(216)은 상기 트렌치 영역(214)의 측벽 및 바닥에 존재하는 실리콘이 산화된 열산화막이다. 상기 트렌치 산화막(216)이 형성된 결과물 전면에 트렌치 라이너막(218)을 콘포말하게 형성한다. 상기 트렌치 라이너막(218)은 20Å 내지 200Å 두께를 갖는 실리콘질화막으로 형성하는 것이 바람직하다.
상술한 것과 같이 종래기술에 따르면, 도 3에 도시된 것과 같이 트렌치 산화막(도 3의 116)은 상부 실리콘층(도 3의 104)을 완전히 관통한 트렌치 영역(114)의 측벽에 형성된다. 따라서, 상부 실리콘층과 매몰 절연층(도 3의 102) 사이의 계면으로 산소원자가 확산되어 상기 계면을 산화시켜 부피팽창으로 인한 장력이 상기 상부 실리콘층에 가해지고, 이로 인하여 상기 상부 실리콘층에 휘어져 변형력에 기인한 결함(stress induced defect)이 상기 상부 실리콘층에 발생한다. 이는 상기 트렌치 영역을 형성하기 위하여 상기 상부 실리콘층을 식각하는 동안 발생한 결함(식각에 기인한 결함; etching induced defect)을 치유하기 위하여 또다른 결함을 상기 상부 실리콘층에 유발시키는 결과를 가져온다.
그러나, 도 8에 도시된 것과 같이 본 발명에 따르면, 상기 트렌치 영역(214)이 상기 상부 실리콘층(204)을 관통하지 않은 상태에서 상기 트렌치 산화막(216)이 형성되기 때문에 상기 상부 실리콘층(204)이 상기 트렌치 산화막(216)을 형성하는 동안 휘어지지 않는다. 따라서, 변형력에 기인한 결함(stress induced defect)를 상기 상부 실리콘층(204)에 발생시키지 않으면서 식각에 의한 결함을 치유할 수 있다.
도 9를 참조하면, 상기 트렌치 라이너막(218)이 형성된 반도체 기판의 전면에 스페이서 절연막을 콘포말하게 형성한다. 상기 스페이서 절연막은 실리콘산화막으로 형성하는 것이 바람직하다. 상기 스페이서 절연막은 상기 트렌치 영역(214)을 가로지르는 단면으로 보여질 때, 상기 트렌치 영역(214)의 최소 폭의 1/2 이하의 두께로 형성하는 것이 바람직하다. 이어서, 상기 스페이서 절연막을 이방성식각하여 상기 트렌치 영역(214)의 가장자리를 덮는 트렌치 스페이서(220)를 형성한다. 상기 트렌치 스페이서(220)는 상기 트렌치 영역(214)의 측벽, 상기 버퍼 산화막 패턴(208p)의 측벽 및 상기 하드마스크 패턴(210p)의 측벽 모두를 덮는다.
도 10을 참조하면, 상기 트렌치 스페이서(220)를 식각마스크로 사용하여 상기 트렌치 영역(214) 바닥 및 상기 하드마스크 패턴(210p)의 상부에 존재하는 트렌치 라이너막(218)을 식각한다. 계속해서, 상기 트렌치 스페이서(220) 및 상기 하드마스크 패턴(210p)을 식각마스크로 사용하여 상기 트렌치 영역(214) 바닥에 존재하는 상기 트렌치 산화막(216) 및 상기 상부 실리콘층(204)을 식각하여 상기 매몰 절연층(202)을 노출시킨다. 그 결과, 상기 트렌치 영역(214) 내에 깊은 트렌치 영역(214d)이 형성된다. 즉, 상기 트렌치 영역(214)을 가로지른 단면으로 보여질 때, 상기 트렌치 영역(214)의 가장자리는 얕은 트렌치 영역(214s)에 해당하고, 상기 얕은 트렌치 영역(214s) 사이에 상기 매몰 절연층(202)이 노출된 영역은 깊은 트렌치 영역(214d)에 해당한다. 상기 얕은 트렌치 영역(214s)의 바닥 및 측벽에는 트렌치 산화막 및 트렌치 라이너막이 존재하지만, 상기 깊은 트렌치 영역(214d)의 측벽에는 트렌치 산화막(216) 및 트렌치 라이너막(218)이 존재하지 않는다. 또한, 상기 트렌치 스페이서(220)는 상기 얕은 트렌치 영역(214s)을 덮는다.
도 11을 참조하면, 상기 깊은 트렌치 영역(214d)이 형성된 결과물 전면에 상기 트렌치 영역(214)을 채우는 매립 절연막(224)을 형성한다. 상기 매립 절연막(224)은 단차보상성(step coverage)가 우수한 절연막으로써, O3-TEOS산화막, PEOX막 또는 HDPCVD 산화막으로 형성할 수 있다. 바람직하게 상기 매립 절연막(224)은 HDPCVD 산화막으로 형성하는 것이 바람직하다.
도 12를 참조하면, 화학적기계적 연마공정을 사용하여 상기 매립 절연막(224) 및 상기 트렌치 스페이서(220)의 상부를 연마하여 상기 하드마스크 패턴(210p)을 노출시킴과 동시에 상기 트렌치 영역(214)을 채우는 절연막 패턴(226)을 형성한다. 상기 절연막 패턴(226)은 상기 깊은 트렌치 영역(214d)을 채우는 매립 절연막 패턴(224p) 및 상기 트렌치 영역(214)의 가장자리, 즉 상기 얕은 트렌치 영역(214s)을 채우는 측벽 절연막 패턴(220p)으로 구성된다. 세륨을 연마재로 사용하는 Ceria CMP를 사용할 경우, 상기 하드마스크막(210)은 500Å 내지 1000Å 정도로 얇게 형성할 수 있다. 이는 Ceria CMP가 실리콘질화막에 대한 산화막의 연마율이 빠르기 때문에 상기 하드마스크 패턴(210p)이 과식각되는 것을 막을 수 있다.
결과적으로, 상기 SOI기판(206)에 상기 상부 실리콘층(204)을 관통하여 상기 매몰절연층(202)과 접촉하는 소자분리 구조물(228)이 형성된다. 상기 트렌치 산화막(216), 상기 트렌치 라이너(218) 및 상기 절연막 패턴(226)은 소자분리 구조물(228)을 구성한다. 상기 소자분리 구조물(228)은 깊은 트렌치 영역(214d) 및 상기 깊은 트렌치 영역(214d)의 외곽에 존재하는 얕은 트렌치 영역(214s)으로 구성된 트렌치 영역(214) 내부를 채우고, 상기 깊은 트렌치 영역(214d)의 바닥에서 상기 매몰 절연막 패턴(226)과 접촉한다. 따라서, 상기 상부 실리콘층(204)은 상기 소자분리 구조물(228) 및 상기 매몰 절연층(202)에 의하여 상부 및 하부가 둘러싸여 고립된다. 고립된 상기 상부 실리콘층(204)은 반도체 소자의 활성영역에 해당한다.
이후 통상적인 반도체 소자의 제조방법을 사용하여 트랜지스터 및 집적회로를 형성한다.
상술한 것과 같이 본 발명에 따르면, 상기 상부 실리콘층을 완전히 관통하는 트렌치 영역을 형성하지 않고, 트렌치 영역 하부에 상기 상부 실리콘층을 약 100Å내지 1000Å정도 잔존시킴으로써 상기 상부 실리콘층이 휘는 것을 막을 수 있다.
상술한 것과 같이 본 발명에 따르면, 트래지스터가 배치되는 활성영역에 낮은 결함밀도를 갖는 반도체 소자를 제조할 수 있다. 따라서, 반도체 소자의 누설전류 및 소자의 오동작을 현저히 감소시킬 수 있다.

Claims (21)

  1. 지지기판(base substrate) 상에 매몰 절연층(buried insulator layer) 및 상부 실리콘층이 차례로 적층된 SOI기판의 소정영역에 배치되어 활성영역을 한정하는 트렌치 영역 및 상기 트렌치 영역 내부에 채워진 소자분리 구조물을 포함하는 반도체 소자에 있어서,
    상기 트렌치 영역을 가로지르는 단면으로 보여질 때, 상기 트렌치 영역은 상기 매몰 절연층까지 상기 상부 실리콘층이 관통된 깊은 트렌치 영역 및 상기 깊은 트렌치 영역의 외곽에 존재하는 얕은 트렌치 영역으로 구성되고,
    상기 소자분리 구조물은 상기 얕은 트렌치 영역의 바닥 및 측벽을 차례로 덮는 트렌치 산화막 및 트렌치 라이너와, 상기 트렌치 산화막 및 트렌치 라이너가 덮인 상기 트렌치 영역 내부를 채우는 절연막 패턴을 포함하는 것을 특징으로 하는 반도체 소자.
  2. 제1 항에 있어서,
    상기 얕은 트렌치 영역은 상기 트렌치 영역의 가장자리에 존재하는 것을 특징으로 하는 반도체 소자.
  3. 제1 항에 있어서,
    상기 트렌치 영역은 하부 벽 및 상기 하부 벽으로부터 횡방향으로 확장된 상부벽을 포함하는 단차진 측벽을 갖는 것을 특징으로 하는 반도체 소자.
  4. 제1 항에 있어서,
    상기 트렌치 산화막은 열산화막인 것을 특징으로 하는 반도체 소자.
  5. 제1 항에 있어서,
    상기 트렌치 라이너는 실리콘질화막인 것을 특징으로 하는 반도체 소자.
  6. 제1 항에 있어서,
    상기 깊은 트렌치 영역에서 상기 절연막 패턴은 상기 깊은 트렌치 영역의 측벽과 접촉하는 것을 특징으로 하는 반도체 소자.
  7. 제1 항에 있어서,
    상기 소자분리 구조물 및 상기 매몰 절연층은 고립된 활성영역을 한정하는 것을 특징으로 하는 반도체 소자.
  8. 제1 항에 있어서,
    상기 소자분리 구조물은,
    상부 측벽이 하부 측벽으로부터 횡방향으로 확장되어 상부 폭이 하부 폭보다 넓은 구조를 갖는 것을 특징으로 하는 반도체 소자.
  9. 제1 항에 있어서,
    상기 깊은 트렌치 영역에서 상기 절연막 패턴의 하부면은 상기 매몰 절연층과 접하는 것을 특징으로 하는 반도체 소자.
  10. 제1 항에 있어서,
    상기 절연막 패턴은,
    상기 얕은 트렌치 영역에 채워진 측벽절연막 패턴과,
    상기 깊은 트렌치 영역에 채워진 매립절연막 패턴으로 구성된 것을 특징으로 하는 반도체 소자.
  11. 제10 항에 있어서,
    상기 측벽절연막 패턴의 바닥 및 일 측벽은 상기 트렌치 라이너와 접하는 것을 특징으로 하는 반도체 소자.
  12. 지지기판 상에 매몰 절연층 및 상부 실리콘층이 차례로 적층된 SOI기판에 반도체 소자를 제조함에 있어서,
    상기 상부 실리콘층 상에 버퍼산화막 및 하드마스크막을 차례로 형성하는 단계;
    상기 하드마스크막, 상기 버퍼산화막 및 소정 깊이의 상기 실리콘층을 차례로 패터닝하여 상기 상부 실리콘층에 트렌치 영역을 형성하는 단계;
    상기 트렌치 영역의 바닥 및 측벽을 열산화시키는 단계;
    상기 트렌치 영역의 바닥 및 측벽을 콘포말하게 덮는 트렌치 라이너막을 형성하는 단계;
    상기 트렌치 영역 바닥의 상기 트렌치 라이너막 및 상기 상부 실리콘층을 차례로 패터닝하여 상기 트렌치 영역을 가로지르는 단면으로 보여질 때, 상기 매몰 절연층이 노출된 깊은 트렌치 영역 및 상기 깊은 트렌치 영역 외곽에 얕은 트렌치 영역이 존재하는 변형된 트렌치 영역 형성하는 단계;
    상기 변형된 트렌치 영역 내부를 채우는 절연막 패턴을 형성하는 단계;및
    상기 상부 실리콘층 상에 잔존한 하드마스크막 및 버퍼산화막을 제거하는 단계를 포함하는 반도체 소자의 제조방법.
  13. 제12 항에 있어서,
    상기 절연막 패턴을 형성하는 단계는,
    상기 SOI기판 전면에 상기 변형된 트렌치 영역을 채우는 매립 절연막을 형성하는 단계;및
    상기 매립 절연막 평탄화하여 상기 상부 실리콘층 상부의 상기 하드마스크막을 노출시킴과 동시에 상기 변형된 트렌치 영역 내부를 채우는 절연막 패턴을 형성하는 단계를 포함하는 반도체 소자의 제조방법.
  14. 제13 항에 있어서,
    상기 매립 절연막은 고밀도플라즈마(HDP)CVD막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  15. 제13 항에 있어서,
    상기 매립 절연막은 화학적기계적 연마공정을 사용하여 평탄화하는 것을 특징으로 하는 반도체 소자의 제조방법.
  16. 제12 항에 있어서,
    상기 변형된 트렌치를 형성하는 단계는,
    상기 트렌치 라이너막이 형성된 결과물 전면에 스페이서 절연막을 콘포말하게 형성하는 단계;
    상기 스페이서 절연막을 이방성 식각하여 상기 트렌치 영역의 가장자리를 덮는 트렌치 측벽산화막을 형성하는 단계; 및
    상기 트렌치 측벽스페이서 및 상기 상부 실리콘층 상부의 상기 하드마스크막을 식각마스크로 사용하여 상기 트렌치 영역 바닥의 트렌치 라이너 및 상기 상부 실리콘층을 차례로 식각하여 상기 매몰 절연층을 노출시키는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  17. 제16 항에 있어서,
    상기 매몰 절연층이 노출된 결과물 전면에 상기 변형된 트렌치 영역의 내부를 채우는 절연막 매립 절연막을 형성하는 단계;및
    상기 매립 절연막을 평탄화하여 상기 상부 실리콘층 상부의 상기 하드마스크막을 노출시킴과 동시에 상기 변형된 트렌치 영역의 내부를 채운 절연막 패턴을 형성하는 단계를 포함하되, 상기 절연막 패턴은 상기 트렌치 영역의 가장자리를 채우는 측벽절연막 패턴 및 상기 매몰 절연막 패턴이 노출된 영역을 채운 매립 절연막 패턴으로 구성되는 것을 특징으로 하는 반도체 소자의 제조방법.
  18. 제16 항에 있어서,
    상기 스페이서 절연막은,
    상기 트렌치 영역을 가로지르는 단면으로 보여질 때, 상기 트렌치 영역의 최소 폭의 1/2 이하의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  19. 제16 항에 있어서,
    상기 절연막 패턴을 형성하는 단계는,
    상기 SOI기판 상에 상기 변형된 트렌치 영역 내부를 채운 매립 절연막을 형성하는 단계;및
    상기 매립 절연막 및 상기 트렌치 측벽스페이서의 상부를 평탄화하여 상기 상부 실리콘층 상부의 상기 연마저지막을 노출시킴과 동시에 상기 변형된 트렌치 영역 가장자리에 존재하는 얕은 트렌치 영역을 채운 측벽절연막 패턴 및 상기 변형된 트렌치 영역의 깊은 트렌치 영역을 채운 매립 절연막 패턴으로 구성된 절연막 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  20. 제19 항에 있어서,
    상기 매립 절연막은 고밀도플라즈마(HDP)CVD막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  21. 제19 항에 있어서,
    상기 매립절연막 및 상기 트렌치 측벽스페이서의 상부는 화학기계적 연마공정을 사용하여 평탄화하는 것을 특징으로 하는 반도체 소자의 제조방법.
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