JP4827363B2 - トレンチ素子分離構造を有する半導体素子の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体素子及びその製造方法に関するものであり、さらに具体的には、ＳＯＩ基板に形成されたトレンチ素子分離構造を有する半導体素子及びその製造方法に関するものである。
【０００２】
【従来の技術】
一般的に、半導体素子が高集積化されることによって、寄生キャパシタンスによるＲＣ遅延時間と接合漏洩電流（ｊｕｎｃｔｉｏｎ ｊｅａｋａｇｅ ｃｕｒｒｅｎｔ）による電力消耗が大きく作用し、半導体装置の高速動作と低電力の特性に致命的な影響を与える。
【０００３】
最近、寄生キャパシタンスと漏洩電流を極小化させることによって、高速、低電力の特性の半導体装置を実現できるＳＯＩ技術に対する必要性が高くなってきている。ＳＯＩ基板は順次に積層された支持基板、埋没絶縁層及びシリコン層で構成される。
【０００４】
ＳＯＩ基板に形成されたトランジスタはソース／ドレイン電極が下部の埋没絶縁層と接するようになるので、接合の下部では接合キャパシタンスと漏洩電流がほとんど存在しない。したがって、単純にチャネル領域と接合部分のみで接合キャパシタンスと漏洩電流が発生するので、全体的に接合キャパシタンスと漏洩電流が顕著に減少される。また、隣り合った半導体素子は、間に埋没絶縁層及び素子分離膜が配され完全に絶縁されるので、ＣＭＯＳの場合は、ラッチアップ（ｌａｔｃｈ−ｕｐ）問題を改善でき、素子の高集積化に寄与できる。
【０００５】
しかし、埋没絶縁層の上部に存在するシリコン層が１μｍ以下の厚さを有するので、ＳＯＩ基板に通常の浅いトレンチ素子分離技術を適用する場合に、シリコン層に掛けられるストレスによって欠陥が発生する可能性がある。
【０００６】
図１乃至図４は従来技術によるＳＯＩ基板にトレンチ素子分離構造を形成する方法を説明するための工程断面図である。
【０００７】
図１及び図２を参照すると、支持基板１００、埋没絶縁層１０２及び上部シリコン層で構成されたＳＯＩ基板１０６上にバッファ酸化膜及びハードマスク膜を順次に形成する。一般的に、ハードマスク膜はシリコン窒化膜で形成する。次に、ハードマスク膜上にハードマスク膜の所定の領域を露出させるフォトレジストパターン１１２を形成する。
【０００８】
フォトレジストパターン１１２をエッチングマスクとして用いてハードマスク膜、バッファ酸化膜及び上部シリコン層を順次にパターニングしてトレンチ領域１１４を形成する。続けて、フォトレジストパターン１１２を除去する。その結果、埋没絶縁層１０２上に順次に積層された上部シリコンパターン１０４、バッファ酸化膜パターン及びハードマスクパターン１１０が形成される。上部シリコンパターン１０４は半導体素子の活性領域に該当する。
【０００９】
図３を参照すると、トレンチ領域１１４を形成するために、上部シリコン層をエッチングする間に受けた損傷により、上部シリコンパターン１０４の側壁に欠陥が発生する。したがって、フォトレジストパターン１１２が除去された結果物を酸素雰囲気で熱処理し、上部シリコンパターン１０４の側壁に存在する欠陥を直す（キュアする）。熱処理工程を実施した結果、上部シリコンパターン１０４の側壁が酸化されてトレンチ酸化膜１１６が形成される。次に、トレンチ酸化膜１１６が形成された結果物の全面に一致するようにトレンチライナー膜１１８を形成する。
【００１０】
図４を参照すると、トレンチライナー膜１１８が形成された結果物の全面に、トレンチ領域１１４を満たす素子分離膜を形成する。次に、素子分離膜を化学機械的研磨工程を用いて研磨してトレンチ領域１１４の内部を満たす絶縁膜パターン１２６を形成する。続けて、ハードマスクパターン１１０の側壁及び上部に存在するトレンチライナー膜１１８、ハードマスクパターン１１０及びバッファ酸化膜パターン１０８を順次にエッチングして活性領域を露出させると同時に、絶縁膜パターン１２６を囲む窒化膜ライナー１１８ａを形成する。トレンチ酸化膜１１６、窒化膜ライナー１１８ａ及び絶縁膜パターン１２６は素子分離構造を構成する。
【００１１】
上述のような従来技術によると、トレンチ領域１１４を形成する間、上部シリコンパターン１０４の側壁に発生した欠陥を直すために熱処理工程を実施する時に、上部シリコンパターン１０４と埋没絶縁層１０２との間の界面に沿って酸素原子が拡散されて上部シリコンパターン１０４の底面のエッジも酸化される。シリコン層が酸化されれば、最初のかさの約２倍程度に膨張したシリコン酸化膜が形成される。
【００１２】
上部シリコンパターン１０４の底面のエッジが酸化されることによって、上部シリコンパターン１０４に、張力による変形力（Ｔｅｎｓｉｌｅ ｓｔｒｅｓｓ）が掛けられ、上部シリコンパターン１０４に変形力による欠陥が発生する。単一シリコン基板に形成されたトランジスタとは異なり、ＳＯＩ基板に形成されたトランジスタのソース／ドレインは下部の埋没絶縁層と接する。
【００１３】
ＳＯＩ半導体素子の場合に、図４に示したように、活性領域のエッジの上部に存在する欠陥Ｄが素子の誤動作及び漏洩電流の増加に大きく影響を及ぼす。したがって、活性領域のエッジの上部に発生する欠陥を減らす方法が要求される。
【００１４】
【発明が解決しようとする課題】
本発明の課題は、ＳＯＩ基板に半導体素子を製造することにおいて、シリコン層に変形力が掛けられることを防止し、活性領域に発生する欠陥を顕著に低減することができるトレンチ素子分離構造及びその製造方法を提供することにある。
【００１５】
本発明の他の課題は、漏洩電流及び素子の誤動作を減少させることができるトレンチ素子分離構造及びその製造方法を提供することにある。
【００１７】
この半導体素子の製造方法は、支持基板上に埋没絶縁層及び上部シリコン層が順次に積層されたＳＯＩ基板上にバッファ酸化膜及びハードマスク膜を順次に形成する段階を含む。前記ハードマスク膜、前記バッファ酸化膜及び所定の深さの前記シリコン層を順次にパターニングして前記上部シリコン層にトレンチ領域を形成し、前記トレンチ領域の底及び側壁を熱酸化させる。次に、前記トレンチ領域の底及び側壁を一致するように覆うトレンチライナーを形成する。続けて、前記トレンチライナー膜が形成された結果物の全面と一致するように、スペーサ絶縁膜を形成する段階と、前記スペーサ絶縁膜を異方性エッチングして前記トレンチ領域のエッジを覆うトレンチ側壁スペーサを形成する段階と、前記トレンチ底の前記トレンチライナー及び前記上部シリコン層を順次にエッチングして変形されたトレンチ領域を形成する。前記変形されたトレンチ領域は前記埋没絶縁層が露出される深いトレンチ領域及び前記深いトレンチ領域の外に存在する浅いトレンチ領域を含む。前記露出した埋没絶縁層と接触するように埋め立て絶縁膜を形成する、前記変形されたトレンチ領域の内部を満たす絶縁膜パターンを形成し、前記上部シリコン層上に残存するハードマスク膜及びバッファ酸化膜を除去する。前記絶縁膜パターン及び前記埋没絶縁層は孤立された活性領域を限定する。前記変形されたトレンチ領域を形成する段階では、前記トレンチ側壁スペーサ及び前記上部シリコン層の上部の前記ハードマスク膜をエッチングマスクとして用いて前記トレンチ領域の底のトレンチライナー及び前記上部シリコン層を順次にエッチングして前記埋没絶縁層を露出させる。
【００１８】
前記絶縁膜パターン及び浅いトレンチ領域の側壁及び底に覆われた前記トレンチライナーは活性領域を限定する素子分離膜に該当する。
【００１９】
【発明の実施の形態】
以下、添付した図を参照して、本発明の望ましい実施形態を詳細に説明する。しかし、本発明はここで説明する実施形態に限定されず、他の形態で具体化することもできる。むしろ、ここで紹介される実施形態は開示された内容を明確で完全なものとし、そして当業者に本発明の思想を十分に伝達するために提供されるものである。
【００２０】
図面において、層及び領域の厚さは明確性のための誇張されたものである。また、層が他の層、または基板“上”にあると言及される場合に、それは他の層、または基板の上に直接形成されるもの、またはそれらの間に第３の層が介されることができるものである。明細書の全体にわたって同一の参照番号で表示された部分は、同一の構成要素を示す。
【００２１】
図５は本発明の望ましい実施形態によるＳＯＩ基板に形成される半導体装置を説明するための断面図である。
【００２２】
図５を参照すると、ＳＯＩ基板は支持基板２００上に順次に積層された埋没絶縁層２０２及び上部シリコン層２０４で構成される。上部シリコン層２０４の所定の領域に上部シリコン層２０４を貫通して埋没絶縁層２０２と接する素子分離構造物２２８が配置される。素子分離構造物２２８は上部シリコン層２０４を貫通したトレンチ領域２１４の内部を満たす。
【００２３】
トレンチ領域２１４は埋没絶縁膜まで上部シリコン層２０４が貫通された深いトレンチ領域２１４ｄと、深いトレンチ領域２１４ｄの外郭に存在する浅いトレンチ領域２１４ｓを有する。すなわち、浅いトレンチ領域２１４ｓはトレンチ領域２１４のエッジに該当し、その下部にシリコン層が存在し、深いトレンチ領域２１４ｄはトレンチ領域２１４の中心部に該当し、埋没絶縁層２０２まで上部シリコン層２０４が貫通されている。
【００２４】
すなわち、トレンチ領域２１４は、下部から上部に向けて横方向に拡張していく階段状に形成され、その結果、上部の幅が下部の幅より広い。
【００２５】
素子分離構造物２２８はトレンチ酸化膜２１６、トレンチライナー２１８及び絶縁膜パターン２２６を含む。トレンチ酸化膜２１６及びトレンチライナー２１８は浅いトレンチ領域２１４ｓの底及び側壁の全部を順次に一致するように覆う。トレンチ酸化膜２１６は浅いトレンチ領域２１４ｓの底及び側壁に存在するシリコンが酸化された熱酸化膜である。
【００２６】
したがって、トレンチライナー２１８はトレンチ酸化膜２１６が形成された浅いトレンチ領域２１４ｓの底及び側壁を一致するように覆う。絶縁膜パターン２２６は側壁絶縁膜パターン２２０ｐと埋め立て絶縁膜パターン２２４ｐで構成される。
【００２７】
側壁絶縁膜パターン２２０ｐはトレンチ領域２１４のエッジ、すなわち、浅いトレンチ領域２１４ｓを満たし、埋め立て絶縁膜パターン２２４ｐは側壁絶縁膜パターン２２０ｐで囲まれた深いトレンチ領域２１４ｄを満たす。すなわち、トレンチ領域２１４の中心は埋め立て絶縁膜パターン２２４ｐで満たされる。そして、埋め立て絶縁膜パターン２２４ｐの上部の側壁と接する側壁絶縁膜パターン２２０ｐがトレンチ領域２１４のエッジ（浅いトレンチ領域）に満たされる。
【００２８】
埋め立て絶縁膜パターン２２４ｐの下部の側壁は上部シリコン層２０４と接し、埋め立て絶縁膜パターン２２４ｐの底は埋没された埋没絶縁膜パターン２０２と接する。側壁絶縁膜パターン２２０ｐの底及び一側壁はトレンチライナー２１８と接する。
【００２９】
本発明によると、上部シリコン層２０４は埋没絶縁層２０２及び素子分離構造物２２８により、その底及び側壁を囲まれた島の形態の構造を有する。島の形態の構造を有する上部シリコン層２０４は活性領域に該当する。
【００３０】
上述の従来技術と異なり、本発明によると、トレンチ酸化膜２１６はトレンチ領域２１４の上部、すなわち、浅いトレンチ領域２１４ｓの側壁及び底に形成され、トレンチ領域２１４の下部の埋没絶縁層２０２と上部シリコン層２０４との間の界面には熱酸化膜が存在しない。したがって、上部シリコン層２０４の曲がり現像による欠陥が存在しないので、半導体素子の誤動作及び漏洩電流を顕著に減少させることができる。
【００３１】
図６乃至図１２は本発明の望ましい実施形態によるＳＯＩ基板上にトレンチ素子分離構造を形成する方法を説明するための工程断面図である。
【００３２】
図６を参照すると、支持基板２００の上部に埋没絶縁層２０２及び上部シリコン層２０４が順次に積層されたＳＯＩ基板２０６上にバッファ酸化膜２０８及びハードマスク膜２１０を順次に形成する。バッファ酸化膜２０８はＣＶＤ酸化膜または熱酸化膜で形成することができ、ハードマスク膜２１０はシリコン膜に対するエッチング選択比を有する絶縁膜として、例えば、シリコン窒化膜で形成することが望ましい。ハードマスク膜２１０上にハードマスク膜２１０の所定の領域を露出させるフォトレジストパターン２１２を形成する。後続工程において、素子分離構造物は露出された領域の下部の半導体基板に形成される。
【００３３】
図７を参照すると、フォトレジストパターン２１２をエッチングマスクとして用いてハードマスク膜２１０、バッファ酸化膜２０８及び所定の厚さの上部シリコン層２０４をエッチングして上部シリコン層２０４にトレンチ領域２１４を形成すると同時に、上部シリコン層２０４上に順次に積層されたバッファ酸化膜パターン２０８ｐ及びハードマスクパターン２１０ｐを形成する。
【００３４】
次に、フォトレジストパターン２１２を除去してハードマスクパターン２１０ｐの上部面を露出させる。これと異なる方法として、上部シリコン層２０４はハードマスクパターン２１０ｐ及びバッファ酸化膜パターン２０８ｐを形成した後に、フォトレジストパターン２１２を除去し、ハードマスクパターン２１０ｐをエッチングマスクとして用いてエッチングすることもできる。
【００３５】
トレンチ領域２１４はまた上部シリコン層２０４を貫通せず、トレンチ領域２１４の底は上部シリコン層２０４に存在する。トレンチ領域２１４の底及び埋没絶縁層２０２との間に１００Å乃至１０００Å程度の上部シリコン層を残存させることが望ましい。
【００３６】
図８を参照すると、トレンチ領域２１４が形成された結果物に熱処理工程を適用し、トレンチ領域２１４を形成するため、上部シリコン層２０４をエッチングする間に発生した上部シリコン層２０４の欠陥を直す。熱処理工程は酸素雰囲気で実施することが望ましい。
【００３７】
その結果、トレンチ領域２１４の側壁及び底にトレンチ酸化膜２１６が形成される。トレンチ領域２１４の底及び側壁５０Å乃至５００Åの厚さを有するトレンチ酸化膜２１６を形成することが望ましい。
【００３８】
トレンチ酸化膜２１６はトレンチ領域２１４の側壁及び底に存在するシリコンが酸化された熱酸化膜である。トレンチ酸化膜２１６が形成された結果物の全面にトレンチライナー膜２１８を一致するように形成する。トレンチライナー膜２１８は２０Å乃至２００Åの厚さを有するシリコン窒化膜で形成することが望ましい。
【００３９】
上述のように、従来技術によると、図３に示したように、トレンチ酸化膜（図３の１１６）は上部シリコン層（図３の１０４）を完全に貫通したトレンチ領域１１４の側壁に形成される。したがって、上部シリコン層と埋没絶縁層（図３の１０２）との間の界面に酸素原子が拡散され、界面を酸化させてかさの膨張による張力が上部シリコン層に掛けられ、これによって、上部シリコン層が曲がって変形力による欠陥が上部シリコン層に発生する。これはトレンチ領域を形成するために、上部シリコン層をエッチングする間に発生した欠陥（エッチングによる欠陥：ｅｔｃｈｉｎｇ ｉｎｄｕｃｅｄ ｄｅｆｅｃｔ）を直すために、また他の欠陥を上部シリコン層に誘発させる結果をもたらす。
【００４０】
しかし、図８に示したように、本発明によると、トレンチ領域２１４が上部シリコン層２０４を貫通しない状態で、トレンチ酸化膜２１６が形成されるので、上部シリコン層２０４がトレンチ酸化膜２１６を形成する間は曲がらない。したがって、変形力による欠陥（ｓｔｒｅｓｓ ｉｎｄｕｃｅｄ ｄｅｆｅｃｔ）を上部シリコン層２０４に発生させず、エッチングによる欠陥を直すことができる。
【００４１】
図９を参照すると、トレンチライナー膜２１８が形成された半導体基板の全面にスペーサ絶縁膜を一致するように形成する。スペーサ絶縁膜はシリコン酸化膜で形成することが望ましい。スペーサ絶縁膜はトレンチ領域２１４の最小の幅の１／２以下の厚さで形成することが望ましい。次に、スペーサ絶縁膜を異方性エッチングしてトレンチ領域２１４のエッジを覆うトレンチスペーサ２２０を形成する。トレンチスペーサ２２０はトレンチ領域２１４の側壁、バッファ酸化膜パターン２０８ｐの側壁及びハードマスクパターン２１０ｐの側壁の全部を覆う。
【００４２】
図１０を参照すると、トレンチスペーサ２２０をエッチングマスクとして用いてトレンチ領域２１４の底及びハードマスクパターン２１０ｐの上部に存在するトレンチライナー膜２１８をエッチングする。続けて、トレンチスペーサ２２０及びハードマスクパターン２１０ｐをエッチングマスクとして用いてトレンチ領域２１４の底に存在するトレンチ酸化膜２１６及び上部シリコン層２０４をエッチングして埋没絶縁層２０２を露出させる。
【００４３】
その結果、トレンチ領域２１４のエッジは浅いトレンチ領域２１４ｓに該当し、浅いトレンチ領域２１４ｓの間に埋没絶縁層２０２が露出された領域は深いトレンチ領域２１４ｄに該当する。浅いトレンチ領域２１４ｓの底及び側壁にはトレンチ酸化膜及びトレンチライナー膜が存在するが、深いトレンチ領域２１４ｄの側壁にはトレンチ酸化膜２１６及びトレンチライナー膜２１８が存在しない。また、トレンチスペーサ２２０は浅いトレンチ領域２１４ｓを覆う。
【００４４】
図１１を参照すると、深いトレンチ領域２１４ｄが形成された結果物の全面にトレンチ領域２１４を満たす埋め立て絶縁膜２２４を形成する。埋め立て絶縁膜２２４はステップカバレッジ（ｓｔｅｐ ｃｏｖｅｒａｇｅ）が優れた絶縁膜として、Ｏ3−ＴＥＯＳ酸化膜、ＰＥＯＸ膜またはＨＤＰＣＶＤ酸化膜で形成することができる。埋め立て絶縁膜２２４はＨＤＰＣＶＤ酸化膜で形成することが望ましい。
【００４５】
図１２を参照すると、化学機械的研磨工程を用いて埋め立て絶縁膜２２４及びトレンチスペーサ２２０の上部を研磨し、ハードマスクパターン２１０ｐを露出させると同時に、トレンチ領域２１４を満たす絶縁膜パターン２２６を形成する。絶縁膜パターン２２６は深いトレンチ領域２１４ｄを満たす埋め立て絶縁膜パターン２２４ｐ及びトレンチ領域２１４のエッジ、すなわち、浅いトレンチ領域２１４ｓを満たす側壁絶縁膜パターン２２０ｐで構成される。セリウムを研磨材として用いるＣｅｒｉａ ＣＭＰを用いる場合に、ハードマスク膜２１０は５００Å乃至１０００Å程度で薄く形成することができる。これはＣｅｒｉａ ＣＭＰがシリコン窒化膜に対する酸化膜の研磨率が速いので、ハードマスクパターン２１０ｐが過エッチングされることを防止できる。
【００４６】
結果的に、ＳＯＩ基板２０６に上部シリコン層２０４を貫通して埋没絶縁層２０２と接触する素子分離構造物２２８が形成される。トレンチ酸化膜２１６、トレンチライナー２１８及び絶縁膜パターン２２６は素子分離構造物２２８を構成する。素子分離構造物２２８は深いトレンチ領域２１４ｓ及び深いトレンチ領域２１４ｄの外郭に存在する浅いトレンチ領域２１４ｓで構成されたトレンチ領域２１４の内部を満たし、深いトレンチ領域２１４ｄの底で埋没絶縁膜パターン２０２と接触する。したがって、上部シリコン層２０４は素子分離構造物２２８及び埋没絶縁層２０２によって上部及び下部が囲まれて孤立される。孤立された上部シリコン層２０４は半導体素子の活性領域に該当する。
【００４７】
以後、通常の半導体素子の製造方法を用いてトランジスタ及び集積回路を形成する。
【００４８】
上述のように、本発明によると、上部シリコン層を完全に貫通するトレンチ領域を形成せず、トレンチ領域の下部に上部シリコン層を約１００Å乃至１０００Å程度残存させることによって、上部シリコン層が曲がることを防止できる。
【００４９】
【発明の効果】
上述のように、本発明によると、トランジスタが配置される活性領域に低い欠陥密度を有する半導体素子を製造できる。したがって、半導体素子の漏洩電流及び素子の誤動作を顕著に減少させることができる。
【図面の簡単な説明】
【図１】 従来のトレンチ素子分離構造を形成する方法を説明するための工程断面図である。
【図２】 従来のトレンチ素子分離構造を形成する方法を説明するための工程断面図である。
【図３】 従来のトレンチ素子分離構造を形成する方法を説明するための工程断面図である。
【図４】 従来のトレンチ素子分離構造を形成する方法を説明するための工程断面図である。
【図５】 本発明の望ましい実施形態による半導体素子を説明するための断面図である。
【図６】 本発明の望ましい実施形態による半導体素子の製造方法を説明するための工程断面図。
【図７】 本発明の望ましい実施形態による半導体素子の製造方法を説明するための工程断面図。
【図８】 本発明の望ましい実施形態による半導体素子の製造方法を説明するための工程断面図。
【図９】 本発明の望ましい実施形態による半導体素子の製造方法を説明するための工程断面図。
【図１０】 本発明の望ましい実施形態による半導体素子の製造方法を説明するための工程断面図。
【図１１】 本発明の望ましい実施形態による半導体素子の製造方法を説明するための工程断面図。
【図１２】 本発明の望ましい実施形態による半導体素子の製造方法を説明するための工程断面図。
【符号の説明】
１００，２００ 支持基板
１０２，２０２ 埋没絶縁層
１０４ シリコンパターン
１０６ ＳＯＩ基板
１０８，２０８ｐ バッファ酸化膜パターン
１１０，２１０ｐ ハードマスクパターン
１１２，２１２ フォトレジストパターン
１１４，２１４、２１４ｄ、２１４ｓ トレンチ領域
１１６，２１６ トレンチ酸化膜
１１８ トレンチライナー膜
１１８ａ 窒化膜ライナー
１２６，２２６ 絶縁膜パターン
２０２ 埋没絶縁層
２０４ シリコン層
２０６ ＳＯＩ基板
２０８ バッファ酸化膜
２１８ トレンチライナー
２１０ ハードマスク膜
２２０ トレンチスペーサ
２２０ｐ 側壁絶縁膜パターン
２２４ 埋め立て絶縁膜
２２４ｐ 埋め立て絶縁膜パターン
２２８ 素子分離構造物
【発明の属する技術分野】
本発明は半導体素子及びその製造方法に関するものであり、さらに具体的には、ＳＯＩ基板に形成されたトレンチ素子分離構造を有する半導体素子及びその製造方法に関するものである。
【０００２】
【従来の技術】
一般的に、半導体素子が高集積化されることによって、寄生キャパシタンスによるＲＣ遅延時間と接合漏洩電流（ｊｕｎｃｔｉｏｎ ｊｅａｋａｇｅ ｃｕｒｒｅｎｔ）による電力消耗が大きく作用し、半導体装置の高速動作と低電力の特性に致命的な影響を与える。
【０００３】
最近、寄生キャパシタンスと漏洩電流を極小化させることによって、高速、低電力の特性の半導体装置を実現できるＳＯＩ技術に対する必要性が高くなってきている。ＳＯＩ基板は順次に積層された支持基板、埋没絶縁層及びシリコン層で構成される。
【０００４】
ＳＯＩ基板に形成されたトランジスタはソース／ドレイン電極が下部の埋没絶縁層と接するようになるので、接合の下部では接合キャパシタンスと漏洩電流がほとんど存在しない。したがって、単純にチャネル領域と接合部分のみで接合キャパシタンスと漏洩電流が発生するので、全体的に接合キャパシタンスと漏洩電流が顕著に減少される。また、隣り合った半導体素子は、間に埋没絶縁層及び素子分離膜が配され完全に絶縁されるので、ＣＭＯＳの場合は、ラッチアップ（ｌａｔｃｈ−ｕｐ）問題を改善でき、素子の高集積化に寄与できる。
【０００５】
しかし、埋没絶縁層の上部に存在するシリコン層が１μｍ以下の厚さを有するので、ＳＯＩ基板に通常の浅いトレンチ素子分離技術を適用する場合に、シリコン層に掛けられるストレスによって欠陥が発生する可能性がある。
【０００６】
図１乃至図４は従来技術によるＳＯＩ基板にトレンチ素子分離構造を形成する方法を説明するための工程断面図である。
【０００７】
図１及び図２を参照すると、支持基板１００、埋没絶縁層１０２及び上部シリコン層で構成されたＳＯＩ基板１０６上にバッファ酸化膜及びハードマスク膜を順次に形成する。一般的に、ハードマスク膜はシリコン窒化膜で形成する。次に、ハードマスク膜上にハードマスク膜の所定の領域を露出させるフォトレジストパターン１１２を形成する。
【０００８】
フォトレジストパターン１１２をエッチングマスクとして用いてハードマスク膜、バッファ酸化膜及び上部シリコン層を順次にパターニングしてトレンチ領域１１４を形成する。続けて、フォトレジストパターン１１２を除去する。その結果、埋没絶縁層１０２上に順次に積層された上部シリコンパターン１０４、バッファ酸化膜パターン及びハードマスクパターン１１０が形成される。上部シリコンパターン１０４は半導体素子の活性領域に該当する。
【０００９】
図３を参照すると、トレンチ領域１１４を形成するために、上部シリコン層をエッチングする間に受けた損傷により、上部シリコンパターン１０４の側壁に欠陥が発生する。したがって、フォトレジストパターン１１２が除去された結果物を酸素雰囲気で熱処理し、上部シリコンパターン１０４の側壁に存在する欠陥を直す（キュアする）。熱処理工程を実施した結果、上部シリコンパターン１０４の側壁が酸化されてトレンチ酸化膜１１６が形成される。次に、トレンチ酸化膜１１６が形成された結果物の全面に一致するようにトレンチライナー膜１１８を形成する。
【００１０】
図４を参照すると、トレンチライナー膜１１８が形成された結果物の全面に、トレンチ領域１１４を満たす素子分離膜を形成する。次に、素子分離膜を化学機械的研磨工程を用いて研磨してトレンチ領域１１４の内部を満たす絶縁膜パターン１２６を形成する。続けて、ハードマスクパターン１１０の側壁及び上部に存在するトレンチライナー膜１１８、ハードマスクパターン１１０及びバッファ酸化膜パターン１０８を順次にエッチングして活性領域を露出させると同時に、絶縁膜パターン１２６を囲む窒化膜ライナー１１８ａを形成する。トレンチ酸化膜１１６、窒化膜ライナー１１８ａ及び絶縁膜パターン１２６は素子分離構造を構成する。
【００１１】
上述のような従来技術によると、トレンチ領域１１４を形成する間、上部シリコンパターン１０４の側壁に発生した欠陥を直すために熱処理工程を実施する時に、上部シリコンパターン１０４と埋没絶縁層１０２との間の界面に沿って酸素原子が拡散されて上部シリコンパターン１０４の底面のエッジも酸化される。シリコン層が酸化されれば、最初のかさの約２倍程度に膨張したシリコン酸化膜が形成される。
【００１２】
上部シリコンパターン１０４の底面のエッジが酸化されることによって、上部シリコンパターン１０４に、張力による変形力（Ｔｅｎｓｉｌｅ ｓｔｒｅｓｓ）が掛けられ、上部シリコンパターン１０４に変形力による欠陥が発生する。単一シリコン基板に形成されたトランジスタとは異なり、ＳＯＩ基板に形成されたトランジスタのソース／ドレインは下部の埋没絶縁層と接する。
【００１３】
ＳＯＩ半導体素子の場合に、図４に示したように、活性領域のエッジの上部に存在する欠陥Ｄが素子の誤動作及び漏洩電流の増加に大きく影響を及ぼす。したがって、活性領域のエッジの上部に発生する欠陥を減らす方法が要求される。
【００１４】
【発明が解決しようとする課題】
本発明の課題は、ＳＯＩ基板に半導体素子を製造することにおいて、シリコン層に変形力が掛けられることを防止し、活性領域に発生する欠陥を顕著に低減することができるトレンチ素子分離構造及びその製造方法を提供することにある。
【００１５】
本発明の他の課題は、漏洩電流及び素子の誤動作を減少させることができるトレンチ素子分離構造及びその製造方法を提供することにある。
【００１７】
この半導体素子の製造方法は、支持基板上に埋没絶縁層及び上部シリコン層が順次に積層されたＳＯＩ基板上にバッファ酸化膜及びハードマスク膜を順次に形成する段階を含む。前記ハードマスク膜、前記バッファ酸化膜及び所定の深さの前記シリコン層を順次にパターニングして前記上部シリコン層にトレンチ領域を形成し、前記トレンチ領域の底及び側壁を熱酸化させる。次に、前記トレンチ領域の底及び側壁を一致するように覆うトレンチライナーを形成する。続けて、前記トレンチライナー膜が形成された結果物の全面と一致するように、スペーサ絶縁膜を形成する段階と、前記スペーサ絶縁膜を異方性エッチングして前記トレンチ領域のエッジを覆うトレンチ側壁スペーサを形成する段階と、前記トレンチ底の前記トレンチライナー及び前記上部シリコン層を順次にエッチングして変形されたトレンチ領域を形成する。前記変形されたトレンチ領域は前記埋没絶縁層が露出される深いトレンチ領域及び前記深いトレンチ領域の外に存在する浅いトレンチ領域を含む。前記露出した埋没絶縁層と接触するように埋め立て絶縁膜を形成する、前記変形されたトレンチ領域の内部を満たす絶縁膜パターンを形成し、前記上部シリコン層上に残存するハードマスク膜及びバッファ酸化膜を除去する。前記絶縁膜パターン及び前記埋没絶縁層は孤立された活性領域を限定する。前記変形されたトレンチ領域を形成する段階では、前記トレンチ側壁スペーサ及び前記上部シリコン層の上部の前記ハードマスク膜をエッチングマスクとして用いて前記トレンチ領域の底のトレンチライナー及び前記上部シリコン層を順次にエッチングして前記埋没絶縁層を露出させる。
【００１８】
前記絶縁膜パターン及び浅いトレンチ領域の側壁及び底に覆われた前記トレンチライナーは活性領域を限定する素子分離膜に該当する。
【００１９】
【発明の実施の形態】
以下、添付した図を参照して、本発明の望ましい実施形態を詳細に説明する。しかし、本発明はここで説明する実施形態に限定されず、他の形態で具体化することもできる。むしろ、ここで紹介される実施形態は開示された内容を明確で完全なものとし、そして当業者に本発明の思想を十分に伝達するために提供されるものである。
【００２０】
図面において、層及び領域の厚さは明確性のための誇張されたものである。また、層が他の層、または基板“上”にあると言及される場合に、それは他の層、または基板の上に直接形成されるもの、またはそれらの間に第３の層が介されることができるものである。明細書の全体にわたって同一の参照番号で表示された部分は、同一の構成要素を示す。
【００２１】
図５は本発明の望ましい実施形態によるＳＯＩ基板に形成される半導体装置を説明するための断面図である。
【００２２】
図５を参照すると、ＳＯＩ基板は支持基板２００上に順次に積層された埋没絶縁層２０２及び上部シリコン層２０４で構成される。上部シリコン層２０４の所定の領域に上部シリコン層２０４を貫通して埋没絶縁層２０２と接する素子分離構造物２２８が配置される。素子分離構造物２２８は上部シリコン層２０４を貫通したトレンチ領域２１４の内部を満たす。
【００２３】
トレンチ領域２１４は埋没絶縁膜まで上部シリコン層２０４が貫通された深いトレンチ領域２１４ｄと、深いトレンチ領域２１４ｄの外郭に存在する浅いトレンチ領域２１４ｓを有する。すなわち、浅いトレンチ領域２１４ｓはトレンチ領域２１４のエッジに該当し、その下部にシリコン層が存在し、深いトレンチ領域２１４ｄはトレンチ領域２１４の中心部に該当し、埋没絶縁層２０２まで上部シリコン層２０４が貫通されている。
【００２４】
すなわち、トレンチ領域２１４は、下部から上部に向けて横方向に拡張していく階段状に形成され、その結果、上部の幅が下部の幅より広い。
【００２５】
素子分離構造物２２８はトレンチ酸化膜２１６、トレンチライナー２１８及び絶縁膜パターン２２６を含む。トレンチ酸化膜２１６及びトレンチライナー２１８は浅いトレンチ領域２１４ｓの底及び側壁の全部を順次に一致するように覆う。トレンチ酸化膜２１６は浅いトレンチ領域２１４ｓの底及び側壁に存在するシリコンが酸化された熱酸化膜である。
【００２６】
したがって、トレンチライナー２１８はトレンチ酸化膜２１６が形成された浅いトレンチ領域２１４ｓの底及び側壁を一致するように覆う。絶縁膜パターン２２６は側壁絶縁膜パターン２２０ｐと埋め立て絶縁膜パターン２２４ｐで構成される。
【００２７】
側壁絶縁膜パターン２２０ｐはトレンチ領域２１４のエッジ、すなわち、浅いトレンチ領域２１４ｓを満たし、埋め立て絶縁膜パターン２２４ｐは側壁絶縁膜パターン２２０ｐで囲まれた深いトレンチ領域２１４ｄを満たす。すなわち、トレンチ領域２１４の中心は埋め立て絶縁膜パターン２２４ｐで満たされる。そして、埋め立て絶縁膜パターン２２４ｐの上部の側壁と接する側壁絶縁膜パターン２２０ｐがトレンチ領域２１４のエッジ（浅いトレンチ領域）に満たされる。
【００２８】
埋め立て絶縁膜パターン２２４ｐの下部の側壁は上部シリコン層２０４と接し、埋め立て絶縁膜パターン２２４ｐの底は埋没された埋没絶縁膜パターン２０２と接する。側壁絶縁膜パターン２２０ｐの底及び一側壁はトレンチライナー２１８と接する。
【００２９】
本発明によると、上部シリコン層２０４は埋没絶縁層２０２及び素子分離構造物２２８により、その底及び側壁を囲まれた島の形態の構造を有する。島の形態の構造を有する上部シリコン層２０４は活性領域に該当する。
【００３０】
上述の従来技術と異なり、本発明によると、トレンチ酸化膜２１６はトレンチ領域２１４の上部、すなわち、浅いトレンチ領域２１４ｓの側壁及び底に形成され、トレンチ領域２１４の下部の埋没絶縁層２０２と上部シリコン層２０４との間の界面には熱酸化膜が存在しない。したがって、上部シリコン層２０４の曲がり現像による欠陥が存在しないので、半導体素子の誤動作及び漏洩電流を顕著に減少させることができる。
【００３１】
図６乃至図１２は本発明の望ましい実施形態によるＳＯＩ基板上にトレンチ素子分離構造を形成する方法を説明するための工程断面図である。
【００３２】
図６を参照すると、支持基板２００の上部に埋没絶縁層２０２及び上部シリコン層２０４が順次に積層されたＳＯＩ基板２０６上にバッファ酸化膜２０８及びハードマスク膜２１０を順次に形成する。バッファ酸化膜２０８はＣＶＤ酸化膜または熱酸化膜で形成することができ、ハードマスク膜２１０はシリコン膜に対するエッチング選択比を有する絶縁膜として、例えば、シリコン窒化膜で形成することが望ましい。ハードマスク膜２１０上にハードマスク膜２１０の所定の領域を露出させるフォトレジストパターン２１２を形成する。後続工程において、素子分離構造物は露出された領域の下部の半導体基板に形成される。
【００３３】
図７を参照すると、フォトレジストパターン２１２をエッチングマスクとして用いてハードマスク膜２１０、バッファ酸化膜２０８及び所定の厚さの上部シリコン層２０４をエッチングして上部シリコン層２０４にトレンチ領域２１４を形成すると同時に、上部シリコン層２０４上に順次に積層されたバッファ酸化膜パターン２０８ｐ及びハードマスクパターン２１０ｐを形成する。
【００３４】
次に、フォトレジストパターン２１２を除去してハードマスクパターン２１０ｐの上部面を露出させる。これと異なる方法として、上部シリコン層２０４はハードマスクパターン２１０ｐ及びバッファ酸化膜パターン２０８ｐを形成した後に、フォトレジストパターン２１２を除去し、ハードマスクパターン２１０ｐをエッチングマスクとして用いてエッチングすることもできる。
【００３５】
トレンチ領域２１４はまた上部シリコン層２０４を貫通せず、トレンチ領域２１４の底は上部シリコン層２０４に存在する。トレンチ領域２１４の底及び埋没絶縁層２０２との間に１００Å乃至１０００Å程度の上部シリコン層を残存させることが望ましい。
【００３６】
図８を参照すると、トレンチ領域２１４が形成された結果物に熱処理工程を適用し、トレンチ領域２１４を形成するため、上部シリコン層２０４をエッチングする間に発生した上部シリコン層２０４の欠陥を直す。熱処理工程は酸素雰囲気で実施することが望ましい。
【００３７】
その結果、トレンチ領域２１４の側壁及び底にトレンチ酸化膜２１６が形成される。トレンチ領域２１４の底及び側壁５０Å乃至５００Åの厚さを有するトレンチ酸化膜２１６を形成することが望ましい。
【００３８】
トレンチ酸化膜２１６はトレンチ領域２１４の側壁及び底に存在するシリコンが酸化された熱酸化膜である。トレンチ酸化膜２１６が形成された結果物の全面にトレンチライナー膜２１８を一致するように形成する。トレンチライナー膜２１８は２０Å乃至２００Åの厚さを有するシリコン窒化膜で形成することが望ましい。
【００３９】
上述のように、従来技術によると、図３に示したように、トレンチ酸化膜（図３の１１６）は上部シリコン層（図３の１０４）を完全に貫通したトレンチ領域１１４の側壁に形成される。したがって、上部シリコン層と埋没絶縁層（図３の１０２）との間の界面に酸素原子が拡散され、界面を酸化させてかさの膨張による張力が上部シリコン層に掛けられ、これによって、上部シリコン層が曲がって変形力による欠陥が上部シリコン層に発生する。これはトレンチ領域を形成するために、上部シリコン層をエッチングする間に発生した欠陥（エッチングによる欠陥：ｅｔｃｈｉｎｇ ｉｎｄｕｃｅｄ ｄｅｆｅｃｔ）を直すために、また他の欠陥を上部シリコン層に誘発させる結果をもたらす。
【００４０】
しかし、図８に示したように、本発明によると、トレンチ領域２１４が上部シリコン層２０４を貫通しない状態で、トレンチ酸化膜２１６が形成されるので、上部シリコン層２０４がトレンチ酸化膜２１６を形成する間は曲がらない。したがって、変形力による欠陥（ｓｔｒｅｓｓ ｉｎｄｕｃｅｄ ｄｅｆｅｃｔ）を上部シリコン層２０４に発生させず、エッチングによる欠陥を直すことができる。
【００４１】
図９を参照すると、トレンチライナー膜２１８が形成された半導体基板の全面にスペーサ絶縁膜を一致するように形成する。スペーサ絶縁膜はシリコン酸化膜で形成することが望ましい。スペーサ絶縁膜はトレンチ領域２１４の最小の幅の１／２以下の厚さで形成することが望ましい。次に、スペーサ絶縁膜を異方性エッチングしてトレンチ領域２１４のエッジを覆うトレンチスペーサ２２０を形成する。トレンチスペーサ２２０はトレンチ領域２１４の側壁、バッファ酸化膜パターン２０８ｐの側壁及びハードマスクパターン２１０ｐの側壁の全部を覆う。
【００４２】
図１０を参照すると、トレンチスペーサ２２０をエッチングマスクとして用いてトレンチ領域２１４の底及びハードマスクパターン２１０ｐの上部に存在するトレンチライナー膜２１８をエッチングする。続けて、トレンチスペーサ２２０及びハードマスクパターン２１０ｐをエッチングマスクとして用いてトレンチ領域２１４の底に存在するトレンチ酸化膜２１６及び上部シリコン層２０４をエッチングして埋没絶縁層２０２を露出させる。
【００４３】
その結果、トレンチ領域２１４のエッジは浅いトレンチ領域２１４ｓに該当し、浅いトレンチ領域２１４ｓの間に埋没絶縁層２０２が露出された領域は深いトレンチ領域２１４ｄに該当する。浅いトレンチ領域２１４ｓの底及び側壁にはトレンチ酸化膜及びトレンチライナー膜が存在するが、深いトレンチ領域２１４ｄの側壁にはトレンチ酸化膜２１６及びトレンチライナー膜２１８が存在しない。また、トレンチスペーサ２２０は浅いトレンチ領域２１４ｓを覆う。
【００４４】
図１１を参照すると、深いトレンチ領域２１４ｄが形成された結果物の全面にトレンチ領域２１４を満たす埋め立て絶縁膜２２４を形成する。埋め立て絶縁膜２２４はステップカバレッジ（ｓｔｅｐ ｃｏｖｅｒａｇｅ）が優れた絶縁膜として、Ｏ3−ＴＥＯＳ酸化膜、ＰＥＯＸ膜またはＨＤＰＣＶＤ酸化膜で形成することができる。埋め立て絶縁膜２２４はＨＤＰＣＶＤ酸化膜で形成することが望ましい。
【００４５】
図１２を参照すると、化学機械的研磨工程を用いて埋め立て絶縁膜２２４及びトレンチスペーサ２２０の上部を研磨し、ハードマスクパターン２１０ｐを露出させると同時に、トレンチ領域２１４を満たす絶縁膜パターン２２６を形成する。絶縁膜パターン２２６は深いトレンチ領域２１４ｄを満たす埋め立て絶縁膜パターン２２４ｐ及びトレンチ領域２１４のエッジ、すなわち、浅いトレンチ領域２１４ｓを満たす側壁絶縁膜パターン２２０ｐで構成される。セリウムを研磨材として用いるＣｅｒｉａ ＣＭＰを用いる場合に、ハードマスク膜２１０は５００Å乃至１０００Å程度で薄く形成することができる。これはＣｅｒｉａ ＣＭＰがシリコン窒化膜に対する酸化膜の研磨率が速いので、ハードマスクパターン２１０ｐが過エッチングされることを防止できる。
【００４６】
結果的に、ＳＯＩ基板２０６に上部シリコン層２０４を貫通して埋没絶縁層２０２と接触する素子分離構造物２２８が形成される。トレンチ酸化膜２１６、トレンチライナー２１８及び絶縁膜パターン２２６は素子分離構造物２２８を構成する。素子分離構造物２２８は深いトレンチ領域２１４ｓ及び深いトレンチ領域２１４ｄの外郭に存在する浅いトレンチ領域２１４ｓで構成されたトレンチ領域２１４の内部を満たし、深いトレンチ領域２１４ｄの底で埋没絶縁膜パターン２０２と接触する。したがって、上部シリコン層２０４は素子分離構造物２２８及び埋没絶縁層２０２によって上部及び下部が囲まれて孤立される。孤立された上部シリコン層２０４は半導体素子の活性領域に該当する。
【００４７】
以後、通常の半導体素子の製造方法を用いてトランジスタ及び集積回路を形成する。
【００４８】
上述のように、本発明によると、上部シリコン層を完全に貫通するトレンチ領域を形成せず、トレンチ領域の下部に上部シリコン層を約１００Å乃至１０００Å程度残存させることによって、上部シリコン層が曲がることを防止できる。
【００４９】
【発明の効果】
上述のように、本発明によると、トランジスタが配置される活性領域に低い欠陥密度を有する半導体素子を製造できる。したがって、半導体素子の漏洩電流及び素子の誤動作を顕著に減少させることができる。
【図面の簡単な説明】
【図１】 従来のトレンチ素子分離構造を形成する方法を説明するための工程断面図である。
【図２】 従来のトレンチ素子分離構造を形成する方法を説明するための工程断面図である。
【図３】 従来のトレンチ素子分離構造を形成する方法を説明するための工程断面図である。
【図４】 従来のトレンチ素子分離構造を形成する方法を説明するための工程断面図である。
【図５】 本発明の望ましい実施形態による半導体素子を説明するための断面図である。
【図６】 本発明の望ましい実施形態による半導体素子の製造方法を説明するための工程断面図。
【図７】 本発明の望ましい実施形態による半導体素子の製造方法を説明するための工程断面図。
【図８】 本発明の望ましい実施形態による半導体素子の製造方法を説明するための工程断面図。
【図９】 本発明の望ましい実施形態による半導体素子の製造方法を説明するための工程断面図。
【図１０】 本発明の望ましい実施形態による半導体素子の製造方法を説明するための工程断面図。
【図１１】 本発明の望ましい実施形態による半導体素子の製造方法を説明するための工程断面図。
【図１２】 本発明の望ましい実施形態による半導体素子の製造方法を説明するための工程断面図。
【符号の説明】
１００，２００ 支持基板
１０２，２０２ 埋没絶縁層
１０４ シリコンパターン
１０６ ＳＯＩ基板
１０８，２０８ｐ バッファ酸化膜パターン
１１０，２１０ｐ ハードマスクパターン
１１２，２１２ フォトレジストパターン
１１４，２１４、２１４ｄ、２１４ｓ トレンチ領域
１１６，２１６ トレンチ酸化膜
１１８ トレンチライナー膜
１１８ａ 窒化膜ライナー
１２６，２２６ 絶縁膜パターン
２０２ 埋没絶縁層
２０４ シリコン層
２０６ ＳＯＩ基板
２０８ バッファ酸化膜
２１８ トレンチライナー
２１０ ハードマスク膜
２２０ トレンチスペーサ
２２０ｐ 側壁絶縁膜パターン
２２４ 埋め立て絶縁膜
２２４ｐ 埋め立て絶縁膜パターン
２２８ 素子分離構造物
Claims (7)
- 支持基板上に埋没絶縁層及び上部シリコン層が順次に積層されたＳＯＩ基板に半導体素子を製造することにおいて、
前記上部シリコン層上にバッファ酸化膜及びハードマスク膜を順次に形成する段階と、
前記ハードマスク膜、前記バッファ酸化膜及び所定の深さの前記シリコン層を順次にパターニングして前記上部シリコン層に下部を残すようにトレンチ領域を形成する段階と、
前記トレンチ領域の底及び側壁を熱酸化させる段階と、
前記トレンチ領域の底及び側壁を一致するように覆うトレンチライナー膜を形成する段階と、
前記トレンチライナー膜が形成された結果物の全面と一致するように、スペーサ絶縁膜を形成する段階と、
前記スペーサ絶縁膜を異方性エッチングして前記トレンチ領域のエッジを覆うトレンチ側壁スペーサを形成する段階と、
前記トレンチ領域の底の前記トレンチライナー膜及び前記上部シリコン層を順次にエッチングして前記埋没絶縁層が露出される深いトレンチ領域を形成することで前記深いトレンチ領域の外廓に浅いトレンチ領域が形成される、変形されたトレンチ領域を形成する段階と、
前記露出した埋没絶縁層と接触するように埋め立て絶縁膜を形成する、前記変形されたトレンチ領域の内部を満たす絶縁膜パターンを形成する段階と、
前記上部シリコン層上に残存するハードマスク膜及びバッファ酸化膜を除去する段階とを含み、
前記絶縁膜パターン及び前記埋没絶縁層は孤立された活性領域を限定し、
前記変形されたトレンチ領域を形成する段階は、
前記トレンチ側壁スペーサ及び前記上部シリコン層の上部の前記ハードマスク膜をエッチングマスクとして用いて前記トレンチ領域の底のトレンチライナー及び前記上部シリコン層を順次にエッチングして前記埋没絶縁層を露出させる段階と、
を含むことを特徴とする半導体素子の製造方法。 - 前記絶縁膜パターンを形成する段階は、
前記埋め立て絶縁膜を平坦化して前記上部シリコン層の上部の前記ハードマスク膜を露出させると同時に、前記変形されたトレンチ領域の内部を満たす絶縁膜パターンを形成する段階を含むことを特徴とする請求項１に記載の半導体素子の製造方法。 - 前記埋め立て絶縁膜は高密度プラズマＣＶＤ膜で形成することを特徴とする請求項１または２に記載の半導体素子の製造方法。
- 前記埋め立て絶縁膜は化学機械的研磨工程を用いて平坦化することを特徴とする請求項１〜３のいずれか一項に記載の半導体素子の製造方法。
- 前記絶縁膜パターンを形成する段階は、前記埋没絶縁層が露出された結果物の全面に前記変形されたトレンチ領域の内部を満たす埋め立て絶縁膜を形成する段階と、
前記埋め立て絶縁膜を平坦化して前記上部シリコン層の上部の前記ハードマスク膜を露出させると同時に前記変形されたトレンチ領域の内部を満たした前記絶縁膜パターンを形成する段階と、
を含み、
前記絶縁膜パターンは、前記トレンチ領域のエッジを満たす側壁絶縁膜パターン及び前記埋没絶縁層が露出された領域を満たした埋め立て絶縁膜パターンで構成されることを特徴とする請求項１〜４のいずれか一項に記載の半導体素子の製造方法。 - 前記スペーサ絶縁膜は、前記トレンチ領域の最小の幅の１／２以下の厚さで形成することを特徴とする請求項１〜５のいずれか一項に記載の半導体素子の製造方法。
- 前記絶縁膜パターンを形成する段階は、前記ＳＯＩ基板上に前記変形されたトレンチ領域の内部を満たした埋め立て絶縁膜を形成する段階と、
前記埋め立て絶縁膜及び前記トレンチ側壁スペーサの上部を平坦化して前記上部シリコン層の上部の研磨阻止膜としての前記ハードマスク膜を露出させると同時に前記変形されたトレンチ領域のエッジに存在する浅いトレンチ領域を満たした前記側壁絶縁膜パターン及び前記変形されたトレンチ領域の深いトレンチ領域を満たした埋め立て絶縁膜パターンで構成された絶縁膜パターンを形成する段階と、
を含むことを特徴とする請求項５または６に記載の半導体素子の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2001-068820 | 2001-11-06 | ||
| KR10-2001-0068820A KR100402392B1 (ko) | 2001-11-06 | 2001-11-06 | 트렌치 소자분리 구조를 갖는 반도체 소자 및 그 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003188251A JP2003188251A (ja) | 2003-07-04 |
| JP4827363B2 true JP4827363B2 (ja) | 2011-11-30 |
Family
ID=19715740
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002317537A Expired - Fee Related JP4827363B2 (ja) | 2001-11-06 | 2002-10-31 | トレンチ素子分離構造を有する半導体素子の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US6740933B2 (ja) |
| JP (1) | JP4827363B2 (ja) |
| KR (1) | KR100402392B1 (ja) |
Families Citing this family (29)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7155481B2 (en) * | 2000-01-31 | 2006-12-26 | Commvault Systems, Inc. | Email attachment management in a computer system |
| US7003641B2 (en) | 2000-01-31 | 2006-02-21 | Commvault Systems, Inc. | Logical view with granular access to exchange data managed by a modular data and storage management system |
| US6658436B2 (en) * | 2000-01-31 | 2003-12-02 | Commvault Systems, Inc. | Logical view and access to data managed by a modular data and storage management system |
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-
2001
- 2001-11-06 KR KR10-2001-0068820A patent/KR100402392B1/ko active IP Right Grant
-
2002
- 2002-09-13 US US10/243,019 patent/US6740933B2/en not_active Expired - Lifetime
- 2002-10-31 JP JP2002317537A patent/JP4827363B2/ja not_active Expired - Fee Related
-
2004
- 2004-01-12 US US10/755,596 patent/US6797579B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US20040142534A1 (en) | 2004-07-22 |
| KR20030037571A (ko) | 2003-05-14 |
| JP2003188251A (ja) | 2003-07-04 |
| US20030087497A1 (en) | 2003-05-08 |
| KR100402392B1 (ko) | 2003-10-17 |
| US6797579B2 (en) | 2004-09-28 |
| US6740933B2 (en) | 2004-05-25 |
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| A977 | Report on retrieval |
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| A131 | Notification of reasons for refusal |
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| A521 | Request for written amendment filed |
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| A131 | Notification of reasons for refusal |
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|
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|
| A131 | Notification of reasons for refusal |
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| A521 | Request for written amendment filed |
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| A131 | Notification of reasons for refusal |
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|
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
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| A61 | First payment of annual fees (during grant procedure) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| R150 | Certificate of patent or registration of utility model |
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| R250 | Receipt of annual fees |
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