JP2006344622A - 半導体装置および半導体装置の製造方法 - Google Patents

Abstract

【課題】 工程数の増大を抑制しつつ、ＳＯＩ構造とバルク構造とを同一基板上に形成するとともに、素子分離を安定して行う。
【解決手段】 支持体層３６、パッド酸化膜３５、第２半導体層３４および第１半導体層３３をパターニングすることにより、ＳＯＩ形成領域Ｒ２１とバルク領域Ｒ２２を分離する溝３７を形成し、溝３７を介してエッチングガスまたはエッチング液を第１半導体層３３に接触させることにより、ＳＯＩ形成領域Ｒ２１の半導体基板３１と第２半導体層３４との間に空洞部４０を形成し、導体基板３１および第２半導体層３４の熱酸化を行うことにより、半導体基板３１と第２半導体層３４との間の空洞部４０に埋め込み絶縁層４１を形成する。
【選択図】 図１３

Description

本発明は半導体装置および半導体装置の製造方法に関し、特に、ＳＯＩ構造とバルク構造とを同一基板上に混載する方法に適用して好適なものである。

ＳＯＩ基板上に形成された電界効果型トランジスタは、素子分離の容易性、ラッチアップフリー、ソース／ドレイン接合容量が小さいなどの点から、その有用性が注目されている。特に、完全空乏型ＳＯＩトランジスタは、低消費電力かつ高速動作が可能で、低電圧駆動が容易なため、ＳＯＩトランジスタを完全空乏モードで動作させるための研究が盛んに行われている。ここで、ＳＯＩ基板としては、例えば、特許文献１、２に開示されているように、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ ｂｙ Ｉｍｐｌａｎｔｅｄ Ｏｘｇｅｎ）基板や貼り合わせ基板などが用いられている。

また、非特許文献１には、バルク基板上にＳＯＩ層を形成することで、ＳＯＩトランジスタを低コストで形成できる方法が開示されている。この非特許文献１に開示された方法では、Ｓｉ基板上にＳｉ／ＳｉＧｅ層を成膜し、ＳｉとＳｉＧｅとの選択比の違いを利用してＳｉＧｅ層のみを選択的に除去することにより、Ｓｉ基板とＳｉ層との間に空洞部を形成する。そして、空洞部内に露出したＳｉの熱酸化を行うことにより、Ｓｉ基板とＳｉ層との間にＳｉＯ₂層を埋め込み、Ｓｉ基板とＳｉ層との間にＢＯＸ層を形成する。
特開２００２−２９９５９１号公報 特開２０００−１２４０９２号公報 Ｔ．Ｓａｋａｉ ｅｔ ａｌ．"Ｓｅｐａｒａｔｉｏｎ ｂｙ ＢｏｎｄｉｎｇＳ ｉ Ｉｓｌａｎｄｓ（ＳＢＳＩ） ｆｏｒ ＬＳＩ Ａｐｐｌｉｃａｔｉｏｎ"，Ｓｅ ｃｏｎｄ Ｉｎｔｅｒｎａｔｉｏｎａｌ ＧｉＧｅ Ｔｅｃｈｎｏｌｏｇｙ ａｎｄ Ｄｅｖｉｃｅ Ｍｅｅｔｉｎｇ，Ｍｅｅｔｉｎｇ Ａｂｓｔｒａｃｔ，ｐｐ．２３０− ２３１，Ｍａｙ（２００４）

しかしながら、ＳＩＭＯＸ基板を製造するには、シリコンウェハに高濃度の酸素をイオン注入することが必要となる。また、貼り合わせ基板を製造するには、２枚のシリコンウェハを貼り合わせた後、シリコンウェハの表面を研磨する必要がある。このため、ＳＯＩトランジスタでは、バルク半導体に形成された電界効果型トランジスタに比べてコストアップを招くという問題があった。

また、イオン注入や研磨では、ＳＯＩ層の膜厚のばらつきが大きく、完全空乏型ＳＯＩトランジスタを作製するためにＳＯＩ層を薄膜化すると、電界効果型トランジスタの特性を安定化させることが困難であるという問題があった。
また、非特許文献１に開示された方法では、ＳｉＧｅ層を除去した時にＳｉ層をＳｉ基板上で支持するための支持体を形成したり、Ｓｉ層下のＳｉＧｅ層にエッチング液を接触させるための溝を形成したりする工程が必要になる上、同一基板上に形成されたＳＯＩ構造とバルク構造との間の素子分離を安定して行えるようにするには、半導体基板にＬＯＣＯＳもしくはＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）構造を形成する必要があり、工程数の増大を招くという問題があった。

そこで、本発明の目的は、工程数の増大を抑制しつつ、ＳＯＩ構造とバルク構造とを同一基板上に形成するとともに、素子分離を安定して行うことが可能な半導体装置および半導体装置の製造方法を提供することである。

上述した課題を解決するために、本発明の一態様に係る半導体装置によれば、半導体基板上にエピタキシャル成長にて形成された半導体層と、前記半導体基板と前記半導体層との間に埋め込まれた埋め込み絶縁層と、前記半導体層上に形成されたゲート電極と、前記半導体層に形成され、前記ゲート電極の一方の側に配置されたソース層と、前記半導体層に形成され、前記ゲート電極の他方の側に配置されたドレイン層と、前記半導体基板に形成され、前記半導体層を分離する溝と、前記溝内に埋め込まれた絶縁体とを備えることを特徴とする。

これにより、埋め込み絶縁層を介して半導体層を半導体基板上に配置することが可能となるとともに、半導体層の周囲の段差の解消を図りつつ、素子分離絶縁膜を厚膜化することができる。このため、ＳＯＩ基板を用いることなく、半導体層上にＳＯＩトランジスタを形成することが可能となり、ＳＯＩトランジスタの低価格化を実現することが可能となるとともに、ゲート電極の段切れの発生を防止しつつ、ゲート電極の絶縁不良による半導体基板やソース／ドレイン層へのリーク電流の発生を防止することができる。

また、本発明の一態様に係る半導体装置によれば、半導体基板上の第１の領域にエピタキシャル成長にて形成された第１半導体層と、前記半導体基板と前記第１半導体層との間に埋め込まれた埋め込み絶縁層と、前記第１半導体層上に配置された第１ゲート電極と、前記第１半導体層に形成され、前記第１ゲート電極の一方の側に配置された第１ソース層と、前記第１半導体層に形成され、前記第１ゲート電極の他方の側に配置された第１ドレイン層と、前記半導体基板上の第２の領域にエピタキシャル成長にて形成された第２半導体層と、前記第２半導体層上に配置された第２ゲート電極と、前記第２半導体層に形成され、前記第２ゲート電極の一方の側に配置された第２ソース層と、前記第２半導体層に形成され、前記第２ゲート電極の他方の側に配置された第２ドレイン層と、前記半導体基板に形成され、前記第１の領域と前記第２の領域とを分離する溝と、前記溝内に埋め込まれた絶縁体とを備えることを特徴とする。

これにより、埋め込み絶縁層を介して半導体層を半導体基板上に配置することが可能となるとともに、ＳＯＩ構造とバルク構造とを同一半導体基板上に形成した場合においても、ＳＯＩ構造とバルク構造との段差の解消を図りつつ、素子分離を安定して行うことが可能となる。このため、優れた特性を持つ様々の機能を有する素子を同一チップ上に構成することが可能となるとともに、ＳＯＩ構造とバルク構造とを同一半導体基板に混載した場合においても、コスト増を抑制することが可能となる。

また、本発明の一態様に係る半導体装置によれば、半導体基板上の第１の領域にエピタキシャル成長にて形成された第１半導体層と、前記半導体基板と前記第１半導体層との間に埋め込まれた埋め込み絶縁層と、前記第１半導体層上に配置された第１ゲート電極と、前記第１半導体層に形成され、前記第１ゲート電極の一方の側に配置された第１ソース層と、前記第１半導体層に形成され、前記第１ゲート電極の他方の側に配置された第１ドレイン層と、前記半導体基板上の第２の領域に配置された第２ゲート電極と、前記半導体基板に形成され、前記第２ゲート電極の一方の側に配置された第２ソース層と、前記半導体基板に形成され、前記第２ゲート電極の他方の側に配置された第２ドレイン層と、前記第１の領域と前記第２の領域との間の前記半導体基板に形成された溝と、前記溝内に埋め込まれた絶縁体とを備えることを特徴とする。

これにより、埋め込み絶縁層を介して半導体層を半導体基板上に配置することが可能となるとともに、ＳＯＩ構造とバルク構造とを同一半導体基板上に形成した場合においても、素子分離を安定して行うことが可能となり、優れた特性を持つ様々の機能を有する素子を同一チップ上に構成することが可能となる。
また、本発明の一態様に係る半導体装置の製造方法によれば、半導体基板の少なくとも表面の一部に第１半導体層を形成する工程と、前記第１半導体層よりもエッチングレートが小さな第２半導体層を前記第１半導体層上に形成する工程と、前記第２半導体層を前記半導体基板上で支持する支持体を形成する工程と、前記支持体、前記第２半導体層および前記第１半導体層をパターニングすることにより、前記第１半導体層の側壁を露出させるとともに、前記半導体基板の表面を露出させる露出部を形成する工程と、前記露出部を介して前記半導体基板をエッチングすることにより、前記半導体基板に溝を形成する工程と、前記露出部を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記第２半導体層下に形成する工程と、前記露出部を介して前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程と、前記半導体基板に形成された溝内に絶縁体を埋め込む工程と、前記第２半導体層上にゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極を挟み込むように配置されたソース層およびドレイン層を前記第２半導体層に形成する工程とを備えることを特徴とする。

これにより、第１半導体層上に第２半導体層が積層された場合においても、露出部を介してエッチングガスまたはエッチング液を第１半導体層に接触させることが可能となり、第２半導体層を残したまま、第１および第２半導体層間の選択比の違いを利用して第１半導体層を除去することが可能となるとともに、第２半導体層下の空洞部内に埋め込まれた埋め込み絶縁層を形成することができる。また、露出部を介して半導体基板に溝を形成することにより、工程増を抑制しつつ、素子分離絶縁膜を厚膜化することが可能となるとともに、素子分離領域に露出部を配置することが可能となり、素子分離領域とは別に露出部を配置する領域を確保する必要がなくなる。このため、第２半導体層の面積を拡大することを可能としつつ、第２半導体層を埋め込み絶縁層上に配置することが可能となり、第２半導体層の品質を損なうことなく、第２半導体層と半導体基板との間の絶縁を図ることが可能となる。この結果、ＳＯＩ基板を用いることなく、第２半導体層上にＳＯＩトランジスタを形成することが可能となり、ＳＯＩトランジスタの低価格化を実現することが可能となるとともに、ＳＯＩトランジスタのサイズおよびレイアウトに対する制約を緩和しつつ、ＳＯＩトランジスタの集積度を向上させることができる。

また、本発明の一態様に係る半導体装置の製造方法によれば、半導体基板の少なくとも表面の一部に第１半導体層を形成する工程と、前記第１半導体層よりもエッチングレートが小さな第２半導体層を前記第１半導体層上に形成する工程と、前記第２半導体層および前記第１半導体層をパターニングすることにより、前記半導体基板の表面を露出させる開口部を形成する工程と、前記開口部を介して前記半導体基板をエッチングすることにより、前記半導体基板に溝を形成する工程と、前記半導体基板に形成された溝内に絶縁体を埋め込むことにより、前記第２半導体層を前記半導体基板上で支持する支持体を形成する工程と、前記第１半導体層を前記第２半導体層から露出させる露出部を形成する工程と、前記露出部を介して前記第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記第２半導体層下に形成する工程と、前記露出部を介して前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程と、前記第２半導体層上にゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極を挟み込むように配置されたソース層およびドレイン層を前記第２半導体層に形成する工程とを備えることを特徴とする。

これにより、半導体基板の表面を露出させる開口部を介して半導体基板に溝を形成することが可能となり、工程増を抑制しつつ、素子分離絶縁膜を厚膜化することが可能となるとともに、素子分離領域に支持体を配置することが可能となり、素子分離領域とは別に支持体を配置する領域を確保する必要がなくなる。このため、第２半導体層の面積を拡大することを可能としつつ、第２半導体層を埋め込み絶縁層上に配置することが可能となり、第２半導体層の品質を損なうことなく、第２半導体層と半導体基板との間の絶縁を図ることが可能となる。この結果、ＳＯＩ基板を用いることなく、第２半導体層上にＳＯＩトランジスタを形成することが可能となり、ＳＯＩトランジスタの低価格化を実現することが可能となるとともに、ＳＯＩトランジスタのサイズおよびレイアウトに対する制約を緩和しつつ、ＳＯＩトランジスタの集積度を向上させることができる。

また、本発明の一態様に係る半導体装置の製造方法によれば、第１半導体層を半導体基板の表面の一部に形成する工程と、前記第１半導体層よりもエッチングレートが小さな第２半導体層を前記半導体基板上および前記第１半導体層上に成膜する工程と、前記第２半導体層を前記半導体基板上で支持する支持体を形成する工程と、前記第１半導体層の一部を前記第２半導体層から露出させる露出部を形成する工程と、前記露出部を介して第１半導体層を選択的にエッチングすることにより、前記第半導体層が除去された空洞部を前記半導体基板と前記第２半導体層との間に形成する工程と、前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程と、前記埋め込み絶縁層上の第２半導体層に第１トランジスタを形成する工程と、前記半導体基板上に成膜された第２半導体層に第２トランジスタを形成する工程とを備えることを特徴とする。

これにより、埋め込み絶縁層を介して第２半導体層を半導体基板上に配置することが可能となるとともに、第２半導体層が成膜された半導体基板上にバルク構造を形成することが可能となる。このため、ＳＯＩ構造とバルク構造との段差の解消を図りつつ、ＳＯＩ構造とバルク構造とを同一半導体基板上に形成することが可能となり、優れた特性を持つ様々の機能を有する素子を同一チップ上に構成することが可能となる。

また、本発明の一態様に係る半導体装置の製造方法によれば、半導体基板の表面の一部に第１半導体層を形成する工程と、前記第１半導体層よりもエッチングレートが小さな第２半導体層を前記第１半導体層上に形成する工程と、前記第２半導体層を覆うように配置され、前記第２半導体層を前記半導体基板上で支持する支持体層を形成する工程と、前記支持体層、前記第２半導体層および前記第１半導体層をパターニングすることにより、前記第１半導体層の側壁を露出させる溝を形成する工程と、前記溝を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記第２半導体層下に形成する工程と、前記溝を介して前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程と、前記溝内に埋め込まれた酸化膜を前記半導体基板上の全面に堆積する工程と、前記支持体層をストッパとして前記酸化膜を薄膜化することにより、前記酸化膜を平坦化する工程と、前記支持体層を除去し、前記埋め込み絶縁層上の第２半導体層および前記半導体基板の表面の一部を露出させる工程と、前記埋め込み絶縁層上の第２半導体層に第１トランジスタを形成する工程と、前記半導体基板上に第２トランジスタを形成する工程とを備えることを特徴とする。

これにより、酸化膜を薄膜化する際に支持体層をストッパとして利用することが可能となり、半導体基板と第２半導体層との間に埋め込み絶縁層を埋め込んだ後に、第２半導体層の表面を安定して露出させることが可能となるとともに、素子分離絶縁膜を厚膜化することが可能となる。また、第１半導体層の側壁を露出させる溝を素子分離領域に配置することが可能となり、素子分離領域とは別に溝を配置する領域を確保する必要がなくなる。このため、第２半導体層の面積を拡大することを可能としつつ、埋め込み絶縁層を介して第２半導体層を半導体基板上に配置することが可能となるとともに、素子分離を安定して行うことを可能としつつ、ＳＯＩ構造とバルク構造とを同一半導体基板上に搭載することができる。この結果、コスト増を抑制しつつ、優れた特性を持つ様々の機能を有する素子を同一チップ上に構成することが可能となるとともに、ＳＯＩ構造とバルク構造とを同一半導体基板に混載した場合においても、ゲート電極の絶縁不良による半導体基板やソース／ドレイン層へのリーク電流の発生を防止することができる。

また、本発明の一態様に係る半導体装置の製造方法によれば、半導体基板の表面の一部に第１半導体層を形成する工程と、前記第１半導体層よりもエッチングレートが小さな第２半導体層を前記第１半導体層上に形成する工程と、前記第２半導体層が形成された前記半導体基板上の全面に酸化防止膜を形成する工程と、前記酸化防止膜、前記第２半導体層および前記第１半導体層をパターニングすることにより、前記半導体基板を露出させる溝を形成する工程と、前記溝内に埋め込まれた酸化膜を前記半導体基板上の全面に堆積する工程と、前記酸化防止膜をストッパとして前記酸化膜を薄膜化することにより、前記第２半導体層を前記半導体基板上で支持する支持体を形成する工程と、前記支持体が形成された後に、前記第１半導体層を前記第２半導体層から露出させる露出部を形成する工程と、前記露出部を介して前記第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記第２半導体層下に形成する工程と、前記露出部を介して前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程と、前記酸化防止膜を除去し、前記埋め込み絶縁層上の第２半導体層および前記半導体基板の表面の一部を露出させる工程と、前記埋め込み絶縁層上の第２半導体層に第１トランジスタを形成する工程と、前記半導体基板上に第２トランジスタを形成する工程とを備えることを特徴とする。

これにより、酸化膜を薄膜化する際に酸化防止膜をストッパとして利用することが可能となり、半導体基板と第２半導体層との間に埋め込み絶縁層を埋め込んだ後に、第２半導体層の表面を安定して露出させることが可能となるとともに、素子分離絶縁膜を厚膜化することが可能となる。また、第２半導体層を半導体基板上で支持する支持体を素子分離領域に配置することが可能となり、素子分離領域とは別に支持体を配置する領域を確保する必要がなくなる。このため、第２半導体層の面積を拡大することを可能としつつ、埋め込み絶縁層を介して第２半導体層を半導体基板上に配置することが可能となるとともに、素子分離を安定して行うことを可能としつつ、ＳＯＩ構造とバルク構造とを同一半導体基板上に搭載することができる。この結果、コスト増を抑制しつつ、優れた特性を持つ様々の機能を有する素子を同一チップ上に構成することが可能となるとともに、ＳＯＩ構造とバルク構造とを同一半導体基板に混載した場合においても、ゲート電極の絶縁不良による半導体基板やソース／ドレイン層へのリーク電流の発生を防止することができる。

また、本発明の一態様に係る半導体装置の製造方法によれば、前記第２半導体層は、前記第１半導体層上だけでなく前記半導体基板上にも形成されることを特徴とする。
これにより、埋め込み絶縁層を介して第２半導体層を半導体基板上に配置することが可能となるとともに、第２半導体層が成膜された半導体基板上にバルク構造を形成することが可能となり、ＳＯＩ構造とバルク構造との段差の解消を図りつつ、ＳＯＩ構造とバルク構造とを同一半導体基板上に形成することが可能となる。

また、本発明の一態様に係る半導体装置の製造方法によれば、前記第２半導体層および第１半導体層に形成された溝を介して前記半導体基板をエッチングすることにより、前記半導体基板にトレンチを形成する工程をさらに備えることを特徴とする。
これにより、工程増を抑制しつつ、素子分離絶縁膜を厚膜化することが可能となり、ＳＯＩ構造とバルク構造とを同一半導体基板に混載した場合においても、段差の解消を図りつつ、ゲート電極の絶縁不良による半導体基板やソース／ドレイン層へのリーク電流の発生を防止することができる。

以下、本発明の実施形態に係る半導体装置およびその製造方法について図面を参照しながら説明する。
図１（ａ）〜図１０（ａ）は、本発明の第１実施形態に係る半導体装置の製造方法を示す斜視図、図１（ｂ）〜図１０（ｂ）は、図１（ａ）〜図１０（ａ）のＡ１−Ａ１´〜Ａ１０−Ａ１０´線でそれぞれ切断した断面図、図１（ｃ）〜図１０（ｃ）は、図１（ａ）〜図１０（ａ）のＢ１−Ｂ１´〜Ｂ１０−Ｂ１０´線でそれぞれ切断した断面図である。

図１において、半導体基板１１には、ＳＯＩ形成領域Ｒ１１およびバルク領域Ｒ１２が設けられている。そして、半導体基板１１の熱酸化を行うことにより、半導体基板１１の表面に酸化膜１２を形成する。なお、半導体基板１１の材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮまたはＺｎＳｅなどを用いることができる。そして、フォトリソグラフィー技術およびエッチング技術を用いて酸化膜１２をパターニングすることにより、ＳＯＩ形成領域Ｒ１１の酸化膜１２を除去し、ＳＯＩ形成領域Ｒ１１の半導体基板１１の表面を露出させる。そして、酸化膜１２をマスクとして選択エピタキシャル成長を行うことにより、第１半導体層１３を半導体基板１１上のＳＯＩ形成領域Ｒ１１に選択的に形成する。ここで、単結晶半導体層を半導体基板１１上に成膜させる時に、アモルファス半導体層が酸化膜１２上に成膜するが、アモルファス半導体層を塩素ガスなどに晒すことにより、半導体基板１１上に成膜された単結晶半導体層を残したまま、アモルファス半導体層を分解除去することができる。このため、選択エピタキシャル成長を行うことにより、酸化膜１２上に半導体層が成膜されないようにして、半導体基板１１上に第１半導体層１３を選択的に形成することができる。

次に、図２に示すように、バルク領域Ｒ１２の半導体基板１１上の酸化膜１２を除去する。そして、エピタキシャル成長を行うことにより、ＳＯＩ形成領域Ｒ１１の第１半導体層１３上およびバルク領域Ｒ１２の半導体基板１１上に第２半導体層１４を形成する。なお、第１半導体層１３は、半導体基板１１および第２半導体層１４よりもエッチングレートが大きな材質を用いることができ、第１半導体層１３および第２半導体層１４の材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮまたはＺｎＳｅなどの中から選択された組み合わせを用いることができる。特に、半導体基板１１がＳｉの場合、第１半導体層１３としてＳｉＧｅ、第２半導体層１４としてＳｉを用いることが好ましい。これにより、第１半導体層１３と第２半導体層１４との間の格子整合をとることを可能としつつ、第１半導体層１３と第２半導体層１４との間のエッチング時の選択比を確保することができる。なお、第１半導体層１３としては、単結晶半導体層の他、多結晶半導体層、アモルファス半導体層または多孔質半導体層を用いるようにしてもよい。また、第１半導体層１３の代わりに、単結晶半導体層をエピタキシャル成長にて成膜可能なγ−酸化アルミニウムなどの金属酸化膜を用いるようにしてもよい。また、第１半導体層１３および第２半導体層１４の膜厚は、例えば、１〜１００ｎｍ程度とすることができる。

次に、図３に示すように、第２半導体層１４の熱酸化により第２半導体層１４の表面にパッド酸化膜１５を形成する。そして、ＣＶＤなどの方法により、パッド酸化膜１５上の全面に酸化防止膜１６を形成する。なお、酸化防止膜１６としては、例えば、シリコン窒化膜を用いることができる。
次に、図４に示すように、フォトリソグラフィー技術およびエッチング技術を用いて酸化防止膜１６、パッド酸化膜１５、第２半導体層１４および第１半導体層１３をパターニングすることにより、ＳＯＩ形成領域Ｒ１１とバルク領域Ｒ１２を分離する溝１７を形成する。ここで、ＳＯＩ形成領域Ｒ１１とバルク領域Ｒ１２を分離する溝１７を形成する場合、半導体基板１１をオーバーエッチングすることにより、半導体基板１１にトレンチを形成することができる。ここで、トレンチは、良好な素子分離特性を得るために、深さは数百nm程度、トレンチ側壁をテーパー形状にして、底部両端を丸めた形状にすることが好ましい。

次に、図５に示すように、ＣＶＤなどの方法により、溝１７内に埋め込まれた酸化膜を半導体基板１１上の全面に堆積する。そして、酸化防止膜１６をストッパとして酸化膜のＣＭＰを行うことにより、ＳＯＩ形成領域Ｒ１１とバルク領域Ｒ１２とを素子分離するとともに、第２半導体層１４を半導体基板１１上で支持する支持体１８を形成する。
ここで、第２半導体層１４を半導体基板１１上で支持する支持体１８を溝１７内に埋め込むことにより、素子分離領域とは別に支持体１８を配置する領域を確保する必要がなくなり、第２半導体層１４の面積を拡大することが可能となる。また、ＳＯＩ形成領域Ｒ１１とバルク領域Ｒ１２を分離する溝１７を形成する時に半導体基板１１をオーバーエッチングすることにより、工程増を抑制しつつ、素子分離絶縁膜を厚膜化することが可能となり、ゲート電極を支持体１８上に延伸させた場合においても、ゲート電極の絶縁不良による半導体基板１１やソース／ドレイン層へのリーク電流の発生を防止することができる。

次に、図６に示すように、フォトリソグラフィー技術およびエッチング技術を用いて酸化防止膜１６、パッド酸化膜１５、第２半導体層１４および第１半導体層１３をパターニングすることにより、第１半導体層１３および第２半導体層１４の端部の一部を露出させる露出面１９を形成する。なお、第１半導体層１３および第２半導体層１４の端部の一部を露出させる露出面１９を形成する場合、第１半導体層１３の表面でエッチングを止めるようにしてもよいし、第１半導体層１３をオーバーエッチングして第１半導体層１３に凹部を形成するようにしてもよい。あるいは、第１半導体層１３を貫通させて半導体基板１１の表面を露出させるようにしてもよい。

次に、図７に示すように、露出面１９を介してエッチングガスまたはエッチング液を第１半導体層１３に接触させることにより、第１半導体層１３をエッチング除去し、ＳＯＩ形成領域Ｒ１１の半導体基板１１と第２半導体層１４との間に空洞部２０を形成する。
ここで、支持体１８にて第２半導体層１４を支持することにより、第１半導体層１３が除去された場合においても、第２半導体層１４が半導体基板１１上に落下することを防止することが可能となるとともに、第１半導体層１３および第２半導体層１４の端部の一部を露出させる露出面１９を形成することにより、第１半導体層１３上に第２半導体層１４が積層された場合においても、第２半導体層１４下の第１半導体層１３にエッチングガスまたはエッチング液を接触させることが可能となる。

このため、第２半導体層１４の欠陥の発生を低減させつつ、第２半導体層１４を絶縁体上に配置することが可能となり、第２半導体層１４の品質を損なうことなく、第２半導体層１４と半導体基板１１との間の絶縁を図ることが可能となる。このため、製造工程の増大を抑制しつつ、ＳＯＩ構造とバルク構造とを同一半導体基板１１上に形成することが可能となり、コスト増を抑制しつつ、優れた特性を持つ様々の機能を有する素子を同一チップ上に構成することが可能となる。

なお、半導体基板１１および第２半導体層１４がＳｉ、第１半導体層１３がＳｉＧｅの場合、第１半導体層１３のエッチング液としてフッ硝酸（フッ酸、硝酸、水の混合液）を用いることが好ましい。これにより、ＳｉとＳｉＧｅの選択比として１：１００〜１０００程度を得ることができ、半導体基板１１および第２半導体層１４のオーバーエッチングを抑制しつつ、第１半導体層１３を除去することが可能となる。また、第１半導体層１３のエッチング液としてフッ硝酸過水、アンモニア過水、あるいはフッ酢酸過水などを用いても良い。

また、第１半導体層１３をエッチング除去する前に、陽極酸化などの方法により第１半導体層１３を多孔質化するようにしてもよいし、第１半導体層１３にイオン注入を行うことにより、第１半導体層１３をアモルファス化するようにしてもよい。これにより、第１半導体層１３のエッチングレートを増大させることが可能となり、第１半導体層１３のエッチング面積を拡大することができる。

次に、図８に示すように、半導体基板１１および第２半導体層１４の熱酸化を行うことにより、半導体基板１１と第２半導体層１４との間の空洞部２０に埋め込み絶縁層２１を形成する。
なお、半導体基板１１および第２半導体層１４の熱酸化にて埋め込み絶縁層２１を形成する場合、埋め込み性を向上させるために、反応律速となる低温のウェット酸化を用いることが好ましい。その際、第２半導体層１４の側壁も熱酸化される。また、空洞部２０に埋め込み絶縁層２１を形成した後、１１００℃以上の高温アニールを行うようにしてもよい。これにより、埋め込み絶縁層２１をリフローさせることが可能となり、埋め込み絶縁層２１のストレスを緩和させることが可能となるとともに、第２半導体層１４との境界における界面準位を減らすことができる。また、埋め込み絶縁層２１は空洞部２０を全て埋めるように形成しても良いし、空洞部２０が一部残るように形成しても良い。

また、図８の方法では、半導体基板１１および第２半導体層１４の熱酸化を行うことにより、半導体基板１１と第２半導体層１４との間の空洞部２０に埋め込み絶縁層２１を形成する方法について説明したが、ＣＶＤ法にて半導体基板１１と第２半導体層１４との間の空洞部２０に絶縁膜を成膜させることにより、半導体基板１１と第２半導体層１４との間の空洞部２０を埋め込み絶縁層２１で埋め込むようにしてもよい。これにより、第２半導体層１４の膜減りを防止しつつ、半導体基板１１と第２半導体層１４との間の空洞部２０を酸化膜以外の材料で埋め込むことが可能となる。このため、第２半導体層１４の裏面側に配置される埋め込み絶縁層２１の厚膜化を図ることが可能となるとともに、誘電率を低下させることが可能となり、第２半導体層１４の裏面側の寄生容量を低減させることができる。

なお、埋め込み絶縁層２１の材質としては、例えば、シリコン酸化膜の他、ＦＳＧ（フッ化シリケードグラス）膜やシリコン窒化膜などを用いるようにしてもよい。また、埋め込み絶縁層２１として、ＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）膜の他、ＰＳＧ膜、ＢＰＳＧ膜、ＰＡＥ（ｐｏｌｙ ａｒｙｌｅｎｅｅｔｈｅｒ）系膜、ＨＳＱ（ｈｙｄｒｏｇｅｎ ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）系膜、ＭＳＱ（ｍｅｔｈｙｌ ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）系膜、ＰＣＢ系膜、ＣＦ系膜、ＳｉＯＣ系膜、ＳｉＯＦ系膜などの有機ｌｏｗｋ膜、或いはこれらのポーラス膜を用いるようにしてもよい。また、この後、さらに段差を平坦化したい場合には、ＣＶＤなどの方法により、半導体基板上の全面に酸化膜を堆積して段差内に酸化膜を埋め込み、酸化防止膜１６をストッパとして酸化膜のＣＭＰを行ってもよい。

次に、図９に示すように、第２半導体層１４上の酸化防止膜１６およびパッド酸化膜１５を除去することにより、ＳＯＩ形成領域Ｒ１１およびバルク領域Ｒ１２の第２半導体層１４の表面を露出させる。
次に、図１０に示すように、ＳＯＩ形成領域Ｒ１１およびバルク領域Ｒ１２における第２半導体層１４の表面の熱酸化を行うことにより、ＳＯＩ形成領域Ｒ１１およびバルク領域Ｒ１２の第２半導体層１４の表面にゲート絶縁膜２２ａ、２２ｂをそれぞれ形成する。そして、ゲート絶縁膜２２ａ、２２ｂがそれぞれ形成されたＳＯＩ形成領域Ｒ１１およびバルク領域Ｒ１２の第２半導体層１４上に、ＣＶＤなどの方法により多結晶シリコン層を形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて多結晶シリコン層をパターニングすることにより、ゲート絶縁膜２２ａ、２２ｂをそれぞれ介して配置されたゲート電極２３ａ、２３ｂを、ＳＯＩ形成領域Ｒ１１およびバルク領域Ｒ１２の第２半導体層１４上に形成する。そして、ゲート電極２３ａ、２３ｂをマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を第２半導体層１４内にイオン注入することにより、ゲート電極２３ａ、２３ｂの側方にそれぞれ配置されたソース／ドレイン層を第２半導体層１４に形成する。

これにより、ＳＯＩ基板を用いることなく、半導体基板１１にバルク構造を形成しつつ、半導体基板１１の一部の領域にＳＯＩ構造を形成することが可能となるとともに、半導体基板１１上で第２半導体層１４を支持する支持体１８としてＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）構造を用いることができる。このため、コスト増を抑制しつつ、ＳＯＩ構造とバルク構造とを同一半導体基板１１上に形成することが可能となるとともに、ＳＯＩトランジスタの集積度を向上させることが可能となり、チップサイズの増大を抑制しつつ、優れた特性を持つ様々の機能を有する素子を同一チップ上に構成することが可能となる。

なお、上述した実施形態では、埋め込み絶縁層２１を介してＳＯＩ形成領域Ｒ１１の半導体基板１１上に第２半導体層１４を１層分だけ積層する方法について説明したが、絶縁層をそれぞれ介して複数の半導体層をＳＯＩ形成領域Ｒ１１の半導体基板１１上に積層するようにしてもよい。また、上述した実施形態では、ゲート電極２３ａ、２３ｂを支持体１８と交差しないように配置する方法について示したが、ゲート電極２３ａ、２３ｂを支持体１８と交差するように配置してもよい。

図１１（ａ）〜図１８（ａ）は、本発明の第２実施形態に係る半導体装置の製造方法を示す斜視図、図１１（ｂ）〜図１８（ｂ）は、図１１（ａ）〜図１８（ａ）のＡ１１−Ａ１１´〜Ａ１８−Ａ１８´線でそれぞれ切断した断面図、図１１（ｃ）〜図１８（ｃ）は、図１１（ａ）〜図１８（ａ）のＢ１１−Ｂ１１´〜Ｂ１８−Ｂ１８´線でそれぞれ切断した断面図である。

図１１において、半導体基板３１には、ＳＯＩ形成領域Ｒ２１およびバルク領域Ｒ２２が設けられている。そして、半導体基板３１の熱酸化を行うことにより、半導体基板３１の表面に酸化膜３２を形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて酸化膜３２をパターニングすることにより、ＳＯＩ形成領域Ｒ２１の酸化膜３２の一部を除去し、ＳＯＩ形成領域Ｒ２１の半導体基板３１の一部の表面を露出させる。そして、酸化膜３２をマスクとして選択エピタキシャル成長を行うことにより、第１半導体層３３および第２半導体層３４を半導体基板３１上のＳＯＩ形成領域Ｒ２１の一部に選択的に順次形成する。なお、酸化膜３２の膜厚は、第１半導体層３３の膜厚よりも厚くすることが好ましい。これにより、第１半導体層３３上に第２半導体層３４を成膜させた場合においても、第２半導体層３４が第１半導体層３３の側壁に形成されることを防止することができる。

次に、図１２に示すように、半導体基板３１上の酸化膜３２を除去する。そして、半導体基板３１および第２半導体層３４の熱酸化により半導体基板３１および第２半導体層３４の表面にパッド酸化膜３５を形成する。そして、ＣＶＤなどの方法により、第２半導体層３４の側壁が半導体基板３１上で覆われるようにして、パッド酸化膜３５上の全面に支持体層３６を形成する。なお、支持体層３６としては、例えば、シリコン窒化膜を用いることができる。

次に、図１３に示すように、フォトリソグラフィー技術およびエッチング技術を用いて支持体層３６、パッド酸化膜３５、第２半導体層３４および第１半導体層３３をパターニングすることにより、ＳＯＩ形成領域Ｒ２１とバルク領域Ｒ２２を分離する溝３７を形成し、第１半導体層３３および第２半導体層３４の端部の一部を露出させる。なお、ＳＯＩ形成領域Ｒ２１とバルク領域Ｒ２２を分離する溝３７を形成する場合、半導体基板３１をオーバーエッチングすることにより、半導体基板３１にトレンチを形成することができる。ここで、トレンチは、良好な素子分離特性を得るために、深さは数百nm程度、トレンチ側壁をテーパー形状にして、底部両端を丸めた形状にすることが好ましい。

ここで、ＳＯＩ形成領域Ｒ２１とバルク領域Ｒ２２を分離する溝３７を介して第１半導体層３３の端部を露出させることにより、第１半導体層３３の端部を露出させる領域を素子分離領域とは別に確保する必要がなくなり、第２半導体層３４の面積を拡大することが可能となる。また、ＳＯＩ形成領域Ｒ２１とバルク領域Ｒ２２を分離する溝３７を形成する時に半導体基板３１をオーバーエッチングすることにより、工程増を抑制しつつ、溝３７に埋め込まれる酸化膜４２を厚膜化することが可能となり、図１８のゲート電極４４ａ、４４ｂを酸化膜４２上に延伸させた場合においても、ゲート電極４４ａ、４４ｂの絶縁不良による半導体基板３１やソース／ドレイン層へのリーク電流の発生を防止することができる。

次に、図１４に示すように、溝３７を介してエッチングガスまたはエッチング液を第１半導体層３３に接触させることにより、第１半導体層３３をエッチング除去し、ＳＯＩ形成領域Ｒ２１の半導体基板３１と第２半導体層３４との間に空洞部４０を形成する。
ここで、第２半導体層３４の側壁が半導体基板３１上で覆われるようにして第２半導体層３４上に支持体層３６を形成することにより、支持体層３６にて第２半導体層３４を半導体基板３１で支持することができ、第１半導体層３３が除去された場合においても、第２半導体層３４が半導体基板３１上に落下することを防止することが可能となる。また、第１半導体層３３および第２半導体層３４の端部の一部を露出させる溝３７を形成することにより、第１半導体層３３上に第２半導体層３４が積層された場合においても、第２半導体層３４下の第１半導体層３３にエッチングガスまたはエッチング液を接触させることが可能となり、半導体基板３１と第２半導体層３４との間に空洞部４０を形成することができる。

次に、図１５に示すように、半導体基板３１および第２半導体層３４の熱酸化を行うことにより、半導体基板３１と第２半導体層３４との間の空洞部４０に埋め込み絶縁層４１を形成する。
次に、図１６に示すように、ＣＶＤなどの方法により、半導体基板３１上の全面に酸化膜４２を堆積する。そして、支持体層３６をストッパとして酸化膜４２のＣＭＰを行うことにより、酸化膜４２を溝３７内に埋め込むとともに、ＳＯＩ形成領域Ｒ２１とバルク領域Ｒ２２とを素子分離する。ここで、酸化膜４２のＣＭＰを行う際に支持体層３６をストッパとして用いることにより、第２半導体層３４が酸化膜４２にて覆われた場合においても、酸化膜４２を溝３７内に埋め込むことを可能としつつ、第２半導体層３４の表面を安定して露出させることが可能となる。

次に、図１７に示すように、第２半導体層３４上の支持体層３６およびパッド酸化膜３５を除去することにより、ＳＯＩ形成領域Ｒ２１の第２半導体層３４の表面およびバルク領域Ｒ２２の半導体基板３１の表面を露出させる。
次に、図１８に示すように、ＳＯＩ形成領域Ｒ２１における第２半導体層３４の表面およびバルク領域Ｒ２２の半導体基板３１の表面の熱酸化を行うことにより、ＳＯＩ形成領域Ｒ２１の第２半導体層３４の表面およびバルク領域Ｒ２２の半導体基板３１の表面にゲート絶縁膜４３ａ、４３ｂをそれぞれ形成する。そして、ゲート絶縁膜４３ａ、４３ｂがそれぞれ形成されたＳＯＩ形成領域Ｒ２１の第２半導体層３４上およびバルク領域Ｒ２２の半導体基板３１上に、ＣＶＤなどの方法により多結晶シリコン層を形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて多結晶シリコン層をパターニングすることにより、ゲート絶縁膜４３ａ、４３ｂをそれぞれ介して配置されたゲート電極４４ａ、４４ｂを、ＳＯＩ形成領域Ｒ２１の第２半導体層３４上およびバルク領域Ｒ２２の半導体基板３１上に形成する。そして、ゲート電極４４ａ、４４ｂをマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を第２半導体層３４内にイオン注入することにより、ゲート電極４４ａ、４４ｂの側方にそれぞれ配置されたソース／ドレイン層を第２半導体層３４に形成する。

本発明の第１実施形態に係る半導体装置の製造方法を示す図。 本発明の第１実施形態に係る半導体装置の製造方法を示す図。 本発明の第１実施形態に係る半導体装置の製造方法を示す図。 本発明の第１実施形態に係る半導体装置の製造方法を示す図。 本発明の第１実施形態に係る半導体装置の製造方法を示す図。 本発明の第１実施形態に係る半導体装置の製造方法を示す図。 本発明の第１実施形態に係る半導体装置の製造方法を示す図。 本発明の第１実施形態に係る半導体装置の製造方法を示す図。 本発明の第１実施形態に係る半導体装置の製造方法を示す図。 本発明の第１実施形態に係る半導体装置の製造方法を示す図。 本発明の第２実施形態に係る半導体装置の製造方法を示す図。 本発明の第２実施形態に係る半導体装置の製造方法を示す図。 本発明の第２実施形態に係る半導体装置の製造方法を示す図。 本発明の第２実施形態に係る半導体装置の製造方法を示す図。 本発明の第２実施形態に係る半導体装置の製造方法を示す図。 本発明の第２実施形態に係る半導体装置の製造方法を示す図。 本発明の第２実施形態に係る半導体装置の製造方法を示す図。 本発明の第２実施形態に係る半導体装置の製造方法を示す図。

符号の説明

Ｒ１１、Ｒ２１ ＳＯＩ形成領域、Ｒ１２、Ｒ２２ バルク領域、１１、３１ 半導体基板、１２、３２ 酸化膜、１３、３３ 第１半導体層、１４、３４ 第２半導体層、１５、３５ パッド酸化膜、１６ 酸化防止膜、１７、３７ 溝、１８ 支持体、４２ 酸化膜、１９ 露出面、２０、４０ 空洞部、１３、４１ 埋め込み絶縁層、２２ａ、２２ｂ、４３ａ、４３ｂ ゲート絶縁膜、２３ａ、２３ｂ、４４ａ、４４ｂ ゲート電極、３６ 支持体層

Claims (10)

1. 半導体基板上にエピタキシャル成長にて形成された半導体層と、
   前記半導体基板と前記半導体層との間に埋め込まれた埋め込み絶縁層と、
   前記半導体層上に形成されたゲート電極と、
   前記半導体層に形成され、前記ゲート電極の一方の側に配置されたソース層と、
   前記半導体層に形成され、前記ゲート電極の他方の側に配置されたドレイン層と、
   前記半導体基板に形成され、前記半導体層を分離する溝と、
   前記溝内に埋め込まれた絶縁体とを備えることを特徴とする半導体装置。
2. 半導体基板上の第１の領域にエピタキシャル成長にて形成された第１半導体層と、
   前記半導体基板と前記第１半導体層との間に埋め込まれた埋め込み絶縁層と、
   前記第１半導体層上に配置された第１ゲート電極と、
   前記第１半導体層に形成され、前記第１ゲート電極の一方の側に配置された第１ソース層と、
   前記第１半導体層に形成され、前記第１ゲート電極の他方の側に配置された第１ドレイン層と、
   前記半導体基板上の第２の領域にエピタキシャル成長にて形成された第２半導体層と、
   前記第２半導体層上に配置された第２ゲート電極と、
   前記第２半導体層に形成され、前記第２ゲート電極の一方の側に配置された第２ソース層と、
   前記第２半導体層に形成され、前記第２ゲート電極の他方の側に配置された第２ドレイン層と、
   前記半導体基板に形成され、前記第１の領域と前記第２の領域とを分離する溝と、
   前記溝内に埋め込まれた絶縁体とを備えることを特徴とする半導体装置。
3. 半導体基板上の第１の領域にエピタキシャル成長にて形成された第１半導体層と、
   前記半導体基板と前記第１半導体層との間に埋め込まれた埋め込み絶縁層と、
   前記第１半導体層上に配置された第１ゲート電極と、
   前記第１半導体層に形成され、前記第１ゲート電極の一方の側に配置された第１ソース層と、
   前記第１半導体層に形成され、前記第１ゲート電極の他方の側に配置された第１ドレイン層と、
   前記半導体基板上の第２の領域に配置された第２ゲート電極と、
   前記半導体基板に形成され、前記第２ゲート電極の一方の側に配置された第２ソース層と、
   前記半導体基板に形成され、前記第２ゲート電極の他方の側に配置された第２ドレイン層と、
   前記第１の領域と前記第２の領域との間の前記半導体基板に形成された溝と、
   前記溝内に埋め込まれた絶縁体とを備えることを特徴とする半導体装置。
4. 半導体基板の少なくとも表面の一部に第１半導体層を形成する工程と、
   前記第１半導体層よりもエッチングレートが小さな第２半導体層を前記第１半導体層上に形成する工程と、
   前記第２半導体層を前記半導体基板上で支持する支持体を形成する工程と、
   前記支持体、前記第２半導体層および前記第１半導体層をパターニングすることにより、前記第１半導体層の側壁を露出させるとともに、前記半導体基板の表面を露出させる露出部を形成する工程と、
   前記露出部を介して前記半導体基板をエッチングすることにより、前記半導体基板に溝を形成する工程と、
   前記露出部を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記第２半導体層下に形成する工程と、
   前記露出部を介して前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程と、
   前記半導体基板に形成された溝内に絶縁体を埋め込む工程と、
   前記第２半導体層上にゲート絶縁膜を介してゲート電極を形成する工程と、
   前記ゲート電極を挟み込むように配置されたソース層およびドレイン層を前記第２半導体層に形成する工程とを備えることを特徴とする半導体装置の製造方法。
5. 半導体基板の少なくとも表面の一部に第１半導体層を形成する工程と、
   前記第１半導体層よりもエッチングレートが小さな第２半導体層を前記第１半導体層上に形成する工程と、
   前記第２半導体層および前記第１半導体層をパターニングすることにより、前記半導体基板の表面を露出させる開口部を形成する工程と、
   前記開口部を介して前記半導体基板をエッチングすることにより、前記半導体基板に溝を形成する工程と、
   前記半導体基板に形成された溝内に絶縁体を埋め込むことにより、前記第２半導体層を前記半導体基板上で支持する支持体を形成する工程と、
   前記第１半導体層を前記第２半導体層から露出させる露出部を形成する工程と、
   前記露出部を介して前記第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記第２半導体層下に形成する工程と、
   前記露出部を介して前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程と、
   前記第２半導体層上にゲート絶縁膜を介してゲート電極を形成する工程と、
   前記ゲート電極を挟み込むように配置されたソース層およびドレイン層を前記第２半導体層に形成する工程とを備えることを特徴とする半導体装置の製造方法。
6. 第１半導体層を半導体基板の表面の一部に形成する工程と、
   前記第１半導体層よりもエッチングレートが小さな第２半導体層を前記半導体基板上および前記第１半導体層上に成膜する工程と、
   前記第２半導体層を前記半導体基板上で支持する支持体を形成する工程と、
   前記第１半導体層の一部を前記第２半導体層から露出させる露出部を形成する工程と、
   前記露出部を介して第１半導体層を選択的にエッチングすることにより、前記第半導体層が除去された空洞部を前記半導体基板と前記第２半導体層との間に形成する工程と、
   前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程と、
   前記埋め込み絶縁層上の第２半導体層に第１トランジスタを形成する工程と、
   前記半導体基板上に成膜された第２半導体層に第２トランジスタを形成する工程とを備えることを特徴とする半導体装置の製造方法。
7. 半導体基板の表面の一部に第１半導体層を形成する工程と、
   前記第１半導体層よりもエッチングレートが小さな第２半導体層を前記第１半導体層上に形成する工程と、
   前記第２半導体層を覆うように配置され、前記第２半導体層を前記半導体基板上で支持する支持体層を形成する工程と、
   前記支持体層、前記第２半導体層および前記第１半導体層をパターニングすることにより、前記第１半導体層の側壁を露出させる溝を形成する工程と、
   前記溝を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記第２半導体層下に形成する工程と、
   前記溝を介して前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程と、
   前記溝内に埋め込まれた酸化膜を前記半導体基板上の全面に堆積する工程と、
   前記支持体層をストッパとして前記酸化膜を薄膜化することにより、前記酸化膜を平坦化する工程と、
   前記支持体層を除去し、前記埋め込み絶縁層上の第２半導体層および前記半導体基板の表面の一部を露出させる工程と、
   前記埋め込み絶縁層上の第２半導体層に第１トランジスタを形成する工程と、
   前記半導体基板上に第２トランジスタを形成する工程とを備えることを特徴とする半導体装置の製造方法。
8. 半導体基板の表面の一部に第１半導体層を形成する工程と、
   前記第１半導体層よりもエッチングレートが小さな第２半導体層を前記第１半導体層上に形成する工程と、
   前記第２半導体層が形成された前記半導体基板上の全面に酸化防止膜を形成する工程と、
   前記酸化防止膜、前記第２半導体層および前記第１半導体層をパターニングすることにより、前記半導体基板を露出させる溝を形成する工程と、
   前記溝内に埋め込まれた酸化膜を前記半導体基板上の全面に堆積する工程と、
   前記酸化防止膜をストッパとして前記酸化膜を薄膜化することにより、前記第２半導体層を前記半導体基板上で支持する支持体を形成する工程と、
   前記支持体が形成された後に、前記第１半導体層を前記第２半導体層から露出させる露出部を形成する工程と、
   前記露出部を介して前記第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記第２半導体層下に形成する工程と、
   前記露出部を介して前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程と、
   前記酸化防止膜を除去し、前記埋め込み絶縁層上の第２半導体層および前記半導体基板の表面の一部を露出させる工程と、
   前記埋め込み絶縁層上の第２半導体層に第１トランジスタを形成する工程と、
   前記半導体基板上に第２トランジスタを形成する工程とを備えることを特徴とする半導体装置の製造方法。
9. 前記第２半導体層は、前記第１半導体層上だけでなく前記半導体基板上にも形成されることを特徴とする請求項７または８記載の半導体装置の製造方法。
10. 前記第２半導体層および第１半導体層に形成された溝を介して前記半導体基板をエッチングすることにより、前記半導体基板にトレンチを形成する工程をさらに備えることを特徴とする請求項７から９のいずれか１項記載の半導体装置の製造方法。

Images