JP4806939B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明は半導体装置および半導体装置の製造方法に関し、特に、SOI(Silicon On Insulator)基板上に形成された電界効果型トランジスタに適用して好適なものである。
SOI基板上に形成された電界効果型トランジスタは、素子分離の容易性、ラッチアップフリー、ソース/ドレイン接合容量が小さいなどの点から、その有用性が注目されている。特に、完全空乏型SOIトランジスタは、低消費電力かつ高速動作が可能で、低電圧駆動が容易なため、SOIトランジスタを完全空乏モードで動作させるための研究が盛んに行われている。ここで、SOI基板としては、例えば、特許文献1、2に開示されているように、SIMOX(Separation by Implanted Oxgen)基板や貼り合わせ基板などが用いられている。
また、非特許文献1には、バルク基板上にSOI層を形成することで、SOIトランジスタを低コストで形成できる方法が開示されている。この非特許文献1に開示された方法では、Si基板上にSi/SiGe層を成膜し、SiとSiGeとの選択比の違いを利用してSiGe層のみを選択的に除去することにより、Si基板とSi層との間に空洞部を形成する。そして、空洞部内に露出したSiの熱酸化を行うことにより、Si基板とSi層との間にSiO2層を埋め込み、Si基板とSi層との間にBOX層を形成する。
特開2002−299591号公報 特開2000−124092号公報 T.Sakai et al.,Second International GiGe Technology and Device Meeting,Meeting Abstract,pp.230−231,May(2004)
しかしながら、SIMOX基板を製造するには、シリコンウェハに高濃度の酸素のイオン注入が必要となる。また、貼り合わせ基板を製造するには、2枚のシリコンウェハを貼り合わせた後、シリコンウェハの表面を研磨する必要がある。このため、SOIトランジスタでは、バルク半導体に形成された電界効果型トランジスタに比べてコストアップを招くという問題があった。
また、イオン注入や研磨では、SOI層の膜厚のばらつきが大きく、完全空乏型SOIトランジスタを作製するためにSOI層を薄膜化すると、電界効果型トランジスタの特性を安定化させることが困難であるという問題があった。
また、非特許文献1に開示された方法では、SiGe層を除去した時にSi層をSi基板上で支持するための領域や、Si層下のSiGe層にエッチング液を接触させるための領域をSi層の周囲に確保する必要がある。このため、アクティブ領域として利用できない無駄な部分の面積が大きくなり、トランジスタの集積化に支障をきたすという問題があった。
そこで、本発明の目的は、SOI基板を用いることなく、絶縁体上に形成される半導体層の面積を拡大することが可能な半導体装置および半導体装置の製造方法を提供することである。
また、本発明の一態様に係る半導体装置の製造方法によれば、半導体基板の表面の一部
に第1半導体層を形成する工程と、前記第1半導体層よりもエッチングレートが小さな第
2半導体層を前記第1半導体層上に形成する工程と、前記第2半導体層が覆われるように
して前記半導体基板上に支持体を形成する工程と、前記支持体および第2半導体層を貫通
して前記第1半導体層の一部を露出させる開口部を形成する工程と、前記開口部を介して
第1半導体層を選択的にエッチングすることにより、前記第1半導体層が除去された空洞
部を前記第2半導体層下に形成する工程と、前記開口部を介して前記空洞部内に埋め込ま
れた埋め込み絶縁層を形成する工程と、前記第2半導体層上の前記支持体を除去することにより、前記第2半導体層の表面を露出させる工程と、前記第2半導体層上にゲート絶縁膜を介してゲート電極を形成する工程と、前記開口部がソース層またはドレイン層のいずれか少なくとも一方に配置されるようにして、前記ゲート電極を挟み込むように配置されたソース層およびドレイン層を前記第2半導体層に形成する工程と、前記開口部の少なくとも一部が含まれるようにして前記半導体層にコンタクトホールを形成する工程と、前記コンタクトホールを介して前記ソース層またはドレイン層のいずれか少なくとも一方に接続された配線部を形成する工程を備えることを特徴とする。
これにより、第2半導体層下に配置された第1半導体層を除去するための開口部を素子領域の周囲に形成する必要がなくなるとともに、ソース層またはドレイン層とコンタクトをとるために第2半導体層上で空けておかなければならない領域を削減することができる。このため、SOI基板を用いることなく、第2半導体層上にSOIトランジスタを形成することが可能となるとともに、SOIトランジスタの集積度を向上させることができ、SOIトランジスタの低価格化を実現することが可能となる。
また、本発明の一態様に係る半導体装置の製造方法によれば、半導体基板に素子分離絶
縁膜を選択的に形成する工程と、前記素子分離絶縁膜で分離された前記半導体基板上に第
1半導体層を選択エピタキシャル成長にて形成する工程と、前記第1半導体層よりもエッ
チングレートが小さな第2半導体層を前記第1半導体層上に選択エピタキシャル成長にて
形成する工程と、前記第2半導体層が覆われるようにして前記半導体基板上に絶縁膜を形
成する工程と、前記絶縁膜および第2半導体層を貫通して前記第1半導体層の一部を露出
させる開口部を形成する工程と、前記開口部を介して第1半導体層を選択的にエッチング
することにより、前記第1半導体層が除去された空洞部を前記第2半導体層下に形成する
工程と、前記開口部を介して前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程
と、前記第2半導体層上の前記絶縁膜を除去することにより、前記第2半導体層の表面を露出させる工程と、
前記第2半導体層上にゲート絶縁膜を介してゲート電極を形成する工程と、前記開口
部がソース層またはドレイン層のいずれか少なくとも一方に配置されるようにして、前記
ゲート電極を挟み込むように配置されたソース層およびドレイン層を前記第2半導体層に
形成する工程と、前記開口部の少なくとも一部が含まれるようにして前記半導体層にコン
タクトホールを形成する工程と、前記コンタクトホールを介して前記ソース層またはドレ
イン層のいずれか少なくとも一方に接続された配線部を形成する工程とを備えることを特
徴とする。
これにより、素子分離絶縁膜を利用して、第1および第2半導体層を半導体基板上に選択的にエピタキシャル成長させることが可能となるとともに、素子分離絶縁膜に開口部を形成することなく、第2半導体層下の第1半導体層を除去することが可能となる。このため、工程数の削減を図りつつ、第2半導体層上にSOIトランジスタを形成することを可能となるとともに、SOIトランジスタの集積度を向上させることができ、SOIトランジスタの低価格化を実現することが可能となる。
また、本発明の一態様に係る半導体装置の製造方法によれば、半導体基板上に第1半導体層を形成する工程と、前記第1半導体層よりもエッチングレートが小さな第2半導体層を前記第1半導体層上に形成する工程と、前記第1半導体層および前記第2半導体層を貫通して前記半導体基板を露出させる開口部を形成する工程と、前記開口部が埋め込まれるようにして前記第2半導体層上に支持体を形成する工程と、前記支持体をパターニングすることにより前記第2半導体層の表面の一部を露出させる工程と、前記パターニングされた前記支持体をマスクとして前記第2半導体層および前記第1半導体層をエッチングすることにより、前記第1半導体層および前記第2半導体層の側面を露出させる工程と、前記第1半導体層の側面を介して前記第1半導体層を選択的にエッチングすることにより、前記第1半導体層が除去された空洞部を前記第2半導体層下に形成する工程と、前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程と、前記第2半導体層上の前記支持体を除去することにより、前記第2半導体層の表面を露出させる工程と、前記第2半導体層上にゲート絶縁膜を介してゲート電極を形成する工程と、前記開口部がソース層またはドレイン層のいずれか少なくとも一方に配置されるようにして、前記ゲート電極を挟み込むように配置されたソース層およびドレイン層を前記第2半導体層に形成する工程と、前記開口部の少なくとも一部が含まれるようにして前記半導体層にコンタクトホールを形成する工程と、前記コンタクトホールを介して前記ソース層またはドレイン層のいずれか少なくとも一方に接続された配線部を形成する工程とを備えることを特徴とする。
これにより、第1半導体層が除去された時に半導体基板上で第2半導体層を支持する支持体をソース層またはドレイン層に形成することが可能となり、第2半導体層を支持するための支持体を素子領域の周囲に形成する必要がなくなるとともに、ソース層またはドレイン層とコンタクトをとるために第2半導体層上で空けておかなければならない領域を削減することができる。このため、SOI基板を用いることなく、第2半導体層上にSOIトランジスタを形成することが可能となるとともに、SOIトランジスタの集積度を向上させることができ、SOIトランジスタの低価格化を実現することが可能となる。
また、本発明の一態様に係る半導体装置の製造方法によれば、前記開口部内に埋め込まれた支持体の少なくとも一部を除去する工程をさらに備え、前記配線部は前記開口部内に埋め込まれるようにして前記ソース層またはドレイン層のいずれか少なくとも一方に接続されていることを特徴とする。
これにより、ソース層またはドレイン層とコンタクトをとるための領域を半導体層に別途確保することなく、ソース層またはドレイン層とのコンタクト面積を増大させることができ、コンタクト不良を抑制しつつ、SOIトランジスタの集積度を向上させることができる。
また、本発明の一態様に係る半導体装置の製造方法によれば、半導体基板上に第1半導体層を形成する工程と、前記第1半導体層よりもエッチングレートが小さな第2半導体層を前記第1半導体層上に形成する工程と、前記第1半導体層および前記第2半導体層を貫通して前記半導体基板を露出させる第1開口部を形成する工程と、前記第1開口部が埋め込まれるようにして前記第2半導体層上に支持体を形成する工程と、前記支持体および第2半導体層を貫通して前記第1半導体層の一部を露出させる第2開口部を形成する工程と、前記第2開口部を介して前記第1半導体層を選択的にエッチングすることにより、前記第1半導体層が除去された空洞部を前記第2半導体層下に形成する工程と、前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程と、前記第2半導体層上の前記支持体を除去することにより、前記第2半導体層の表面を露出させる工程と、前記第2半導体層上にゲート絶縁膜を介してゲート電極を形成する工程と、前記第1開口部および前記第2開口部がソース層またはドレイン層のいずれか少なくとも一方に配置されるようにして、前記ゲート電極を挟み込むように配置されたソース層およびドレイン層を前記第2半導体層に形成する工程と、前記第1開口部および前記第2開口部の少なくとも一部が含まれるようにして前記半導体層にコンタクトホールを形成する工程と、前記コンタクトホールを介して前記ソース層またはドレイン層のいずれか少なくとも一方に接続された配線部を形成する工程とを備えることを特徴とする。
これにより、第2半導体層下に配置された第1半導体層を除去するための第2開口部をソース層またはドレイン層に形成することが可能となるだけでなく、第1半導体層が除去された時に半導体基板上で第2半導体層を支持する支持体をソース層またはドレイン層に形成することが可能となる。このため、第2半導体層を支持するための支持体を素子領域の周囲に形成する必要がなくなる上に、第2半導体層下に配置された第1半導体層を除去するための第2開口部を素子領域の周囲に形成する必要がなくなるとともに、ソース層またはドレイン層とコンタクトをとるために第2半導体層上で空けておかなければならない領域を削減することができる。このため、SOI基板を用いることなく、第2半導体層上にSOIトランジスタを形成することが可能となるとともに、SOIトランジスタの集積度を向上させることができ、SOIトランジスタの低価格化を実現することが可能となる。
以下、本発明の実施形態に係る半導体装置およびその製造方法について図面を参照しながら説明する。
図1(a)〜図8(a)は、本発明の第1実施形態に係る半導体装置の製造方法を示す斜視図、図1(b)〜図8(b)は、図1(a)〜図8(a)のA1−A1´〜A8−A8´線でそれぞれ切断した断面図、図1(c)〜図8(c)は、図1(a)〜図8(a)のB1−B1´〜B8−B8´線でそれぞれ切断した断面図である。
図1において、例えば、LOCOS(Local Oxidation of Silicon)法により、半導体基板1の素子分離領域R2に素子分離絶縁膜6を形成し、素子分離絶縁膜6で素子分離された素子領域R1を半導体基板1に形成する。なお、半導体基板1の素子分離領域R2に素子分離絶縁膜6を形成する方法としては、LOCOS法の他、STI(Shallow Trench Isolation)などの方法を用いるようにしてもよい。
次に、図2に示すように、素子分離絶縁膜6をマスクとして選択エピタキシャル成長を行うことにより、第1半導体層2および第2半導体層3を半導体基板1上に順次選択的に形成する。
なお、第1半導体層2は、半導体基板1および第2半導体層3よりもエッチングレートが大きな材質を用いることができ、半導体基板1、第1半導体層2および第2半導体層3の材質としては、例えば、Si、Ge、SiGe、SiC、SiSn、PbS、GaAs、InP、GaP、GaNまたはZnSeなどの中から選択された組み合わせを用いることができる。特に、半導体基板1がSiの場合、第1半導体層2としてSiGe、第2半導体層3してSiを用いることが好ましい。これにより、第1半導体層2と第2半導体層3との間の格子整合をとることを可能としつつ、第1半導体層2と第2半導体層3との間の選択比を確保することができる。また、第1半導体層2としては、単結晶半導体層の他、多結晶半導体層、アモルファス半導体層または多孔質半導体層を用いるようにしてもよい。また、第1半導体層2の代わり、単結晶半導体層をエピタキシャル成長にて成膜可能なγ−酸化アルミニウムなどの金属酸化膜を用いるようにしてもよい。また、第1半導体層2および第2半導体層3の膜厚は、例えば、10〜200nm程度とすることができる。
ここで、素子分離絶縁膜6上には、第1半導体層2および第2半導体層3はエピタキシャル成長しないので、素子分離絶縁膜6を形成してから第1半導体層2および第2半導体層3のエピタキシャル成長を行うことにより、第1半導体層2および第2半導体層3を半導体基板1の素子領域R1に選択的に形成することができる。このため、第1半導体層2および第2半導体層3を半導体基板1の素子領域R1に選択的に形成するためのマスクを素子分離絶縁膜6で兼用することが可能となり、第1半導体層2および第2半導体層3を半導体基板1の素子領域R1に選択的に形成するためのマスクを素子分離絶縁膜6と別個に形成する必要がなくなることから、工程数の削減することができる。
次に、図3に示すように、CVDなどの方法により、第2半導体層3を覆うように配置された支持体5を第2半導体層3上に形成する。なお、支持体5としては、例えば、シリコン酸化膜またはシリコン窒化膜を用いることができる。
そして、フォトリソグラフィー技術およびエッチング技術を用いて支持体5、第2半導体層3および第1半導体層2をパターニングすることにより、第1半導体層2の少なくとも一部を露出させる開口部7を支持体5、第2半導体層3および第1半導体層2に形成する。
ここで、開口部7は素子領域R1に配置することが好ましい。これにより、開口部7を素子分離領域R2に配置する必要がなくなり、素子領域R1を拡大することを可能として、素子領域R1に形成されるSOIトランジスタの集積度を向上させることが可能となる。
なお、第1半導体層2の少なくとも一部を露出させる開口部7を形成する場合、第1半導体層2の表面でエッチングを止めるようにしてもよいし、第1半導体層2をオーバーエッチングして第1半導体層2に凹部を形成するようにしてもよい。あるいは、開口部7内の第1半導体層2を貫通させて半導体基板1の表面を露出させるようにしてもよい。ここで、第1半導体層2のエッチングを途中で止めることにより、開口部7内の半導体基板1の表面が露出されることを防止することができる。このため、第1半導体層2をエッチング除去する際に、開口部7内の半導体基板1がエッチング液またはエッチングガスに晒される時間を減らすことが可能となり、開口部7内の半導体基板1のオーバーエッチングを抑制することができる。
また、上述した実施形態では、第2半導体層3上に支持体5を直接形成する方法について説明したが、第2半導体層3の表面にエッチングダメージが入る恐れのある場合、第2半導体層3上に下地酸化膜を形成してから支持体5を形成するようにしてもよい。
次に、図4に示すように、開口部7を介してエッチングガスまたはエッチング液を第1半導体層2に接触させることにより、第1半導体層2をエッチング除去し、半導体基板1と第2半導体層3との間に空洞部9を形成する。
ここで、第1半導体層2の一部を露出させる開口部7を支持体5、第2半導体層3および第1半導体層2に形成することにより、第1半導体層2上に第2半導体層3を積層した場合においても、第2半導体層3下の第1半導体層2にエッチングガスまたはエッチング液を接触させることが可能となり、半導体基板1と第2半導体層3との間に空洞部9を形成することができる。また、第2半導体層3が支持体5で覆われたままにすることにより、第1半導体層2が除去された場合においても、第2半導体層3を支持体5にて半導体基板1上で支持することが可能となり、第2半導体層3が陥没することを防止することができる。
なお、半導体基板1および第2半導体層3がSi、第1半導体層2がSiGeの場合、第1半導体層2のエッチング液としてフッ硝酸を用いることが好ましい。これにより、SiとSiGeの選択比として1:100〜1000程度を得ることができ、半導体基板1および第2半導体層3のオーバーエッチングを抑制しつつ、第1半導体層2を除去することが可能となる。また、第1半導体層2のエッチング液としてフッ硝酸過水、アンモニア過水、あるいはフッ酢酸過水を用いても良い。
また、第1半導体層2をエッチング除去する前に、陽極酸化などの方法により第1半導体層2を多孔質化するようにしてもよいし、第1半導体層2にイオン注入を行うことにより、第1半導体層2をアモルファス化するようにしてもよい。これにより、第1半導体層2のエッチングレートを増大させることが可能となり、第1半導体層2のエッチング面積を拡大することができる。
次に、図5に示すように、開口部7を介して空洞部9内の半導体基板1および第2半導体層3の熱酸化を行うことにより、半導体基板1と第2半導体層3との間の空洞部9に埋め込み絶縁膜10を形成する。なお、埋め込み絶縁膜10を形成した後、高温アニールを行うようにしてもよい。また、埋め込み絶縁膜10は空洞部9を全て埋めるように形成しても良いし、空洞部9が一部残るように形成しても良い。
また、図5の方法では、半導体基板1および第2半導体層3の熱酸化を行うことにより、半導体基板1と第2半導体層3との間の空洞部9に埋め込み絶縁膜10を形成する方法について説明したが、化学気相成長法にて半導体基板1と第2半導体層3との間の空洞部9に絶縁膜を成膜させることにより、半導体基板1と第2半導体層3との間の空洞部9を絶縁膜で埋め込むようにしてもよい。これにより、第2半導体層3の膜減りを防止しつつ、半導体基板1と第2半導体層3との間の空洞部9を酸化膜以外の材料で埋め込むことが可能となる。このため、第2半導体層3の裏面側に配置される絶縁体の厚膜化を図ることが可能となるとともに、誘電率を低下させることが可能となり、第2半導体層3の裏面側の寄生容量を低減させることができる。
なお、埋め込み絶縁膜10の材質としては、例えば、シリコン酸化膜の他、FSG(フッ化シリケートグラス)膜やシリコン窒化膜などを用いるようにしてもよい。また、埋め込み絶縁膜10として、SOG(Spin On Glass)膜の他、PSG膜、BPSG膜、PAE(poly aryleneether)系膜、HSQ(hydrogen silsesquioxane)系膜、MSQ(methyl silsesquioxane)系膜、PCB系膜、CF系膜、SiOC系膜、SiOF系膜などの有機lowk膜、或いはこれらのポーラス膜を用いるようにしてもよい。
次に、図6に示すように、CVDなどの方法により、開口部7が埋め込まれるようにして支持体5上に絶縁膜を形成する。そして、CMP(化学的機械的研磨)などの方法により支持体5上の絶縁膜を平坦化した後、第2半導体層3上の絶縁膜および支持体5を除去することにより、第2半導体層3の表面を露出させるとともに、開口部7内に埋め込み絶縁膜13を形成する。ここで、開口部7内に埋め込み絶縁膜13を形成することにより、ソース/ドレイン層25a、25bに開口部7を配置した場合においても、ソース/ドレイン層25a、25bを平坦化することができ、SOIトランジスタの集積度を向上させることができる。
次に、図7に示すように、第2半導体層3の表面の熱酸化を行うことにより、第2半導体層3の表面にゲート絶縁膜21を形成する。そして、ゲート絶縁膜21が形成された第2半導体層3上に、CVDなどの方法により多結晶シリコン層を形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて多結晶シリコン層をパターニングすることにより、第2半導体層3上にゲート電極22を形成する。ここで、ゲート電極22は、第2半導体層3に形成された開口部7を避けるように配置することが好ましい。
次に、ゲート電極22をマスクとして、As、P、Bなどの不純物を第2半導体層3内にイオン注入することにより、ゲート電極22の両側にそれぞれ配置された低濃度不純物導入層からなるLDD層23a、23bを第2半導体層3に形成する。そして、LDD層23a、23bが形成された第2半導体層3上に、CVDなどの方法により絶縁層を形成し、RIEなどの異方性エッチングを用いて絶縁層をエッチバックすることにより、ゲート電極22の側壁にサイドウォール24a、24bを形成する。そして、ゲート電極22およびサイドウォール24a、24bをマスクとして、As、P、Bなどの不純物を第2半導体層3内にイオン注入することにより、開口部7がソース/ドレイン層25a、25bに配置されるようにして、ゲート電極22を挟み込むように配置された高濃度不純物導入層からなるソース/ドレイン層25a、25bを第2半導体層3に形成する。
次に、図8に示すように、フォトリソグラフィー技術およびエッチング技術を用いて、ソース/ドレイン層25a、25bの表面に露出している埋め込み絶縁膜10、13および第2半導体層3をパターニングすることにより、開口部7内の埋め込み絶縁膜13およびその周囲の埋め込み絶縁膜10および第2半導体層3の一部を除去し、開口部7の周囲のソース/ドレイン層25a、25bの側壁を露出させるコンタクトホール26を形成する。そして、コンタクトホール26を介してソース/ドレイン層25a、25bにそれぞれ接続された配線層27a、27bを形成する。
ここで、ソース/ドレイン層25a、25bに開口部7を配置することで、第1半導体層2の一部を露出させる開口部7を素子領域の周囲に形成することなく、第1半導体層7を除去することが可能となるとともに、その開口部7を介してソース/ドレイン層25a、25bとのコンタクトをとることで、ソース/ドレイン層25a、25bとコンタクトをとるために第2半導体層3上で空けておかなければならない領域を削減することができる。
このため、第2半導体層3の欠陥の発生を低減させつつ、第2半導体層3を埋め込み絶縁膜10上に配置することが可能となり、第2半導体層3の品質を損なうことなく、第2半導体層3と半導体基板1との間の絶縁を図ることが可能となるとともに、アクティブ領域として利用できない無駄な部分を削減することができる。この結果、SOI基板を用いることなく、第2半導体層3上にSOIトランジスタを形成することが可能となるとともに、SOIトランジスタの集積度を向上させることができ、SOIトランジスタの低価格化を実現することが可能となる。
なお、配線層27a、27bとしては、TiN/Al−Cu/Ti/TiN構造の他、TiN/Al/Ti/TiN構造、TiN/Ti/Al−Cu/Ti/TiN構造、TiN/Ti/Al/Ti/TiN構造、Ti/TiN/Al−Cu/Ti/TiN構造、Ti/TiN/Al/Ti/TiN構造、Ti/TiN/Ti/Al−Cu/Ti/TiN構造またはTi/TiN/Ti/Al/Ti/TiN構造などを用いるようにしてもよい。これにより、ソース/ドレイン層25a、25bとの接触抵抗を低減させることが可能となるとともに、配線層27a、27bによるソース/ドレイン層25a、25bへのダメージを抑制することができる。
図9(a)〜図17(a)は、本発明の第2実施形態に係る半導体装置の製造方法を示す斜視図、図9(b)〜図17(b)は、図9(a)〜図17(a)のA11−A11´〜A19−A19´線でそれぞれ切断した断面図、図9(c)〜図17(c)は、図9(a)〜図17(a)のB11−B11´〜B19−B19´線でそれぞれ切断した断面図である。
図9において、エピタキシャル成長を行うことにより、第1半導体層32および第2半導体層33を半導体基板31上に順次選択的に形成する。なお、第1半導体層32は、半導体基板31および第2半導体層33よりもエッチングレートが大きな材質を用いることができ、半導体基板31および第2半導体層33がSiの場合、第1半導体層32としてSiGeを用いることが好ましい。
次に、図10に示すように、フォトリソグラフィー技術およびエッチング技術を用いて第1半導体層32および第2半導体層33をパターニングすることにより、第1半導体層32および第2半導体層33を貫通して半導体基板31を露出させる開口部34を形成する。ここで、開口部34は素子領域に配置することが好ましい。これにより、開口部34を素子分離領域に配置する必要がなくなり、素子領域を拡大することを可能として、素子領域に形成されるSOIトランジスタの集積度を向上させることができる。
次に、図11に示すように、CVDなどの方法により、開口部34内が埋め込まれるようにして、第2半導体層33上の全面に支持体35を形成する。なお、支持体35の材質としては、例えば、シリコン酸化膜またはシリコン窒化膜を用いることができる。
次に、図12に示すように、フォトリソグラフィー技術およびエッチング技術を用いて支持体35をパターニングすることにより、第2半導体層33の表面の一部を露出させる。そして、パターニングされた支持体35をマスクとして第2半導体層33および第1半導体層32をエッチングすることにより、半導体基板31の表面の一部を露出させるとともに、第1半導体層32および第2半導体層33の側面を露出させる。
次に、図13に示すように、第1半導体層32の側面を介してエッチングガスまたはエッチング液を第1半導体層32に接触させることにより、第1半導体層32をエッチング除去し、半導体基板31と第2半導体層33との間に空洞部39を形成する。ここで、開口部34内に支持体35を埋め込むことにより、第1半導体層32が除去された場合においても、第2半導体層33を支持体35にて半導体基板31上で支持することが可能となり、第2半導体層33が陥没することを防止することができる。また、第1半導体層32の側面が露出するように酸化防止膜35、第2半導体層33および第1半導体層32をパターニングすることにより、第1半導体層32上に第2半導体層33および酸化防止膜35を積層した場合においても、第2半導体層33下の第1半導体層32にエッチングガスまたはエッチング液を接触させることが可能となり、半導体基板31と第2半導体層33との間に空洞部39を形成することができる。
次に、図14に示すように、半導体基板31および第2半導体層33の熱酸化を行うことにより、半導体基板31と第2半導体層33との間の空洞部39に埋め込み絶縁膜40を形成する。
次に、図15に示すように、エッチバックまたはCMP(化学的機械的研磨)などの方法にて支持体35を薄膜化することにより、開口部34内が支持体35で埋め込まれるようにして第2半導体層33の表面を露出させる。ここで、開口部34内に支持体35を埋め込むことにより、ソース/ドレイン層55a、55bに開口部34を配置した場合においても、ソース/ドレイン層35a、35bを平坦化することができ、SOIトランジスタの集積度を向上させることができる。
次に、図16に示すように、第2半導体層33の表面の熱酸化を行うことにより、第2半導体層33の表面にゲート絶縁膜51を形成する。そして、ゲート絶縁膜51が形成された第2半導体層33上に、CVDなどの方法により多結晶シリコン層を形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて多結晶シリコン層をパターニングすることにより、第2半導体層33上にゲート電極52を形成する。ここで、ゲート電極52は、第2半導体層33に形成された開口部34を避けるように配置することが好ましい。
次に、ゲート電極52をマスクとして、As、P、Bなどの不純物を第2半導体層33内にイオン注入することにより、ゲート電極52の両側にそれぞれ配置された低濃度不純物導入層からなるLDD層53a、53bを第2半導体層33に形成する。そして、LDD層53a、53bが形成された第2半導体層33上に、CVDなどの方法により絶縁層を形成し、RIEなどの異方性エッチングを用いて絶縁層をエッチバックすることにより、ゲート電極52の側壁にサイドウォール54a、54bを形成する。そして、ゲート電極52およびサイドウォール54a、54bをマスクとして、As、P、Bなどの不純物を第2半導体層33内にイオン注入することにより、開口部34がソース/ドレイン層55a、55bに配置されるようにして、ゲート電極52を挟み込むように配置された高濃度不純物導入層からなるソース/ドレイン層55a、55bを第2半導体層33に形成する。そして、開口部34を避けるように配置されたソース/ドレインコンタクトをソース/ドレイン層55a、55bにそれぞれ形成する。
次に、図17に示すように、フォトリソグラフィー技術およびエッチング技術を用いて、開口部347内の埋め込み絶縁膜35および第2半導体層33をパターニングすることにより、開口部34内の埋め込み絶縁膜35およびその周囲の第2半導体層33の一部を除去し、開口部34の周囲のソース/ドレイン層55a、55bの側壁を露出させるコンタクトホール56を形成する。そして、コンタクトホール56を介してソース/ドレイン層55a、55bにそれぞれ接続された配線層57a、57bを形成する。
これにより、第1半導体層32が除去された時に半導体基板31上で第2半導体層33を支持する支持体35をソース/ドレイン層55a、55bに形成することが可能となり、第2半導体層33を支持するための支持体35を素子領域の周囲に形成する必要がなくなるとともに、ソース/ドレイン層55a、55bとコンタクトをとるために第2半導体層33上で空けておかなければならない領域を削減することができる。このため、SOI基板を用いることなく、第2半導体層33上にSOIトランジスタを形成することが可能となるとともに、SOIトランジスタの集積度を向上させることができ、SOIトランジスタの低価格化を実現することが可能となる。
図18(a)〜図26(a)は、本発明の第3実施形態に係る半導体装置の製造方法を示す斜視図、図18(b)〜図26(b)は、図18(a)〜図26(a)のA21−A21´〜A29−A29´線でそれぞれ切断した断面図、図18(c)〜図26(c)は、図18(a)〜図26(a)のB21−B21´〜B29−B29´線でそれぞれ切断した断面図である。
図18において、エピタキシャル成長を行うことにより、第1半導体層62および第2半導体層63を半導体基板61上に順次選択的に形成する。なお、第1半導体層62は、半導体基板61および第2半導体層63よりもエッチングレートが大きな材質を用いることができ、半導体基板61および第2半導体層63がSiの場合、第1半導体層62としてSiGeを用いることが好ましい。
次に、図19に示すように、フォトリソグラフィー技術およびエッチング技術を用いて第1半導体層62および第2半導体層63をパターニングすることにより、第1半導体層62および第2半導体層63を貫通して半導体基板61を露出させる開口部67aを形成する。ここで、開口部67aは素子領域に配置することが好ましい。これにより、開口部67aを素子分離領域に配置する必要がなくなり、素子領域を拡大することを可能として、素子領域に形成されるSOIトランジスタの集積度を向上させることができる。
次に、図20に示すように、CVDなどの方法により、開口部67a内が埋め込まれるようにして、第2半導体層63上の全面に支持体65を形成する。なお、支持体65の材質としては、例えば、シリコン酸化膜またはシリコン窒化膜を用いることができる。
次に、図21に示すように、フォトリソグラフィー技術およびエッチング技術を用いて支持体65、第2半導体層63および第1半導体層62をパターニングすることにより、第1半導体層62の少なくとも一部を露出させる開口部67bを支持体65、第2半導体層63および第1半導体層62に形成する。
ここで、開口部67bは素子領域に配置することが好ましい。これにより、開口部67bを素子分離領域に配置する必要がなくなり、素子領域を拡大することを可能として、素子領域に形成されるSOIトランジスタの集積度を向上させることが可能となる。
次に、図22に示すように、開口部67bを介してエッチングガスまたはエッチング液を第1半導体層62に接触させることにより、第1半導体層62をエッチング除去し、半導体基板61と第2半導体層63との間に空洞部69を形成する。ここで、開口部67a内に支持体65を埋め込むことにより、第1半導体層62が除去された場合においても、第2半導体層63を支持体65にて半導体基板61上で支持することが可能となり、第2半導体層63が陥没することを防止することができる。また、支持体65が埋め込まれた開口部67aとは別に開口部67bを形成することにより、第1半導体層62上に第2半導体層63および支持体65を積層した場合においても、第2半導体層63下の第1半導体層62にエッチングガスまたはエッチング液を接触させることが可能となり、半導体基板61と第2半導体層63との間に空洞部69を形成することができる。
次に、図23に示すように、半導体基板61および第2半導体層63の熱酸化を行うことにより、半導体基板61と第2半導体層63との間の空洞部69に埋め込み絶縁膜70を形成する。
次に、図24に示すように、CVDなどの方法により、開口部67bが埋め込まれるようにして支持体65上に絶縁膜を形成する。そして、CMP(化学的機械的研磨)などの方法により支持体65上の絶縁膜を平坦化した後、第2半導体層3上の支持体65を薄膜化することにより、開口部67a内が支持体65で埋め込まれるようにして第2半導体層63の表面を露出させるとともに、開口部67b内に埋め込み絶縁膜73を形成する。ここで、開口部67a内に支持体65を埋め込むとともに、開口部67b内に埋め込み絶縁膜73を形成することにより、ソース/ドレイン層85a、85bに開口部67a、67bを配置した場合においても、ソース/ドレイン層85a、85bを平坦化することができ、SOIトランジスタの集積度を向上させることができる。
次に、図25に示すように、第2半導体層63の表面の熱酸化を行うことにより、第2半導体層63の表面にゲート絶縁膜81を形成する。そして、ゲート絶縁膜81が形成された第2半導体層63上に、CVDなどの方法により多結晶シリコン層を形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて多結晶シリコン層をパターニングすることにより、第2半導体層63上にゲート電極82を形成する。ここで、ゲート電極82は、第2半導体層63に形成された開口部67a、67bを避けるように配置することが好ましい。
次に、ゲート電極82をマスクとして、As、P、Bなどの不純物を第2半導体層63内にイオン注入することにより、ゲート電極82の両側にそれぞれ配置された低濃度不純物導入層からなるLDD層83a、83bを第2半導体層63に形成する。そして、LDD層83a、83bが形成された第2半導体層63上に、CVDなどの方法により絶縁層を形成し、RIEなどの異方性エッチングを用いて絶縁層をエッチバックすることにより、ゲート電極82の側壁にサイドウォール84a、84bを形成する。そして、ゲート電極82およびサイドウォール84a、84bをマスクとして、As、P、Bなどの不純物を第2半導体層63内にイオン注入することにより、開口部67a、67bがソース/ドレイン層85a、85bに配置されるようにして、ゲート電極82を挟み込むように配置された高濃度不純物導入層からなるソース/ドレイン層85a、85bを第2半導体層63に形成する。そして、開口部67a、67bを避けるように配置されたソース/ドレインコンタクトをソース/ドレイン層85a、85bにそれぞれ形成する。
次に、図26に示すように、フォトリソグラフィー技術およびエッチング技術を用いて、ソース/ドレイン層25a、25bの表面に露出している支持体65、埋め込み絶縁膜70、73および第2半導体層63をパターニングすることにより、開口部67a、67bの周囲のソース/ドレイン層85a、85bの側壁を露出させるコンタクトホール86を形成する。そして、コンタクトホール86を介してソース/ドレイン層85a、85bにそれぞれ接続された配線層87a、87bを形成する。
これにより、第2半導体層63下に配置された第1半導体層62を除去するための開口部67bをソース/ドレイン層85a、85bに形成することが可能となるだけでなく、第1半導体層62が除去された時に半導体基板61上で第2半導体層63を支持する支持体65をソース/ドレイン層85a、85bに形成することが可能となる。このため、第2半導体層63を支持するための支持体65を素子領域の周囲に形成する必要がなくなる上に、第2半導体層63下に配置された第1半導体層62を除去するための開口部67bを素子領域の周囲に形成する必要がなくなるとともに、ソース/ドレイン層85a、85bとコンタクトをとるために第2半導体層63上で空けておかなければならない領域を削減することができる。このため、SOI基板を用いることなく、第2半導体層63上にSOIトランジスタを形成することが可能となるとともに、SOIトランジスタの集積度を向上させることができ、SOIトランジスタの低価格化を実現することが可能となる。
本発明の第1実施形態に係る半導体装置の製造方法を示す図。 本発明の第1実施形態に係る半導体装置の製造方法を示す図。 本発明の第1実施形態に係る半導体装置の製造方法を示す図。 本発明の第1実施形態に係る半導体装置の製造方法を示す図。 本発明の第1実施形態に係る半導体装置の製造方法を示す図。 本発明の第1実施形態に係る半導体装置の製造方法を示す図。 本発明の第1実施形態に係る半導体装置の製造方法を示す図。 本発明の第1実施形態に係る半導体装置の製造方法を示す図。 本発明の第2実施形態に係る半導体装置の製造方法を示す図。 本発明の第2実施形態に係る半導体装置の製造方法を示す図。 本発明の第2実施形態に係る半導体装置の製造方法を示す図。 本発明の第2実施形態に係る半導体装置の製造方法を示す図。 本発明の第2実施形態に係る半導体装置の製造方法を示す図。 本発明の第2実施形態に係る半導体装置の製造方法を示す図。 本発明の第2実施形態に係る半導体装置の製造方法を示す図。 本発明の第2実施形態に係る半導体装置の製造方法を示す図。 本発明の第2実施形態に係る半導体装置の製造方法を示す図。 本発明の第3実施形態に係る半導体装置の製造方法を示す図。 本発明の第3実施形態に係る半導体装置の製造方法を示す図。 本発明の第3実施形態に係る半導体装置の製造方法を示す図。 本発明の第3実施形態に係る半導体装置の製造方法を示す図。 本発明の第3実施形態に係る半導体装置の製造方法を示す図。 本発明の第3実施形態に係る半導体装置の製造方法を示す図。 本発明の第3実施形態に係る半導体装置の製造方法を示す図。 本発明の第3実施形態に係る半導体装置の製造方法を示す図。 本発明の第3実施形態に係る半導体装置の製造方法を示す図。
符号の説明
R1 素子領域、R2 素子分離領域、1、31、61 半導体基板、2、32、62 第1半導体層、3、33、63 第2半導体層、5、35、65 支持体、6 素子分離絶縁膜、7、34、67a、67b 開口部、9、39、69 空洞部、10、13、40、70、73 埋め込み絶縁膜、21、51、81 ゲート絶縁膜、22、52、82 ゲート電極、23a、23b、53a、53b、83a、83b LDD層、24a、24b、54a、54b、84a、84b サイドウォールスペーサ、25a、25b、55a、55b、85a、85b ソース/ドレイン層、26 コンタクトホール、27a、27b、57a、57b、87a、87b 配線層

Claims (4)

  1. 半導体基板の表面の一部に第1半導体層を形成する工程と、
    前記第1半導体層よりもエッチングレートが小さな第2半導体層を前記第1半導体層上
    に形成する工程と、
    前記第2半導体層が覆われるようにして前記半導体基板上に支持体を形成する工程と、
    前記支持体および第2半導体層を貫通して前記第1半導体層の一部を露出させる開口部
    を形成する工程と、
    前記開口部を介して第1半導体層を選択的にエッチングすることにより、前記第1半導
    体層が除去された空洞部を前記第2半導体層下に形成する工程と、
    前記開口部を介して前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程と、
    前記第2半導体層上の前記支持体を除去することにより、前記第2半導体層の表面を露出させる工程と、
    前記第2半導体層上にゲート絶縁膜を介してゲート電極を形成する工程と、
    前記開口部がソース層またはドレイン層のいずれか少なくとも一方に配置されるように
    して、前記ゲート電極を挟み込むように配置されたソース層およびドレイン層を前記第2
    半導体層に形成する工程と、
    前記開口部の少なくとも一部が含まれるようにして前記半導体層にコンタクトホールを
    形成する工程と、
    前記コンタクトホールを介して前記ソース層またはドレイン層のいずれか少なくとも一
    方に接続された配線部を形成する工程とを備えることを特徴とする半導体装置の製造方法
  2. 半導体基板に素子分離絶縁膜を選択的に形成する工程と、
    前記素子分離絶縁膜で分離された前記半導体基板上に第1半導体層を選択エピタキシャ
    ル成長にて形成する工程と、
    前記第1半導体層よりもエッチングレートが小さな第2半導体層を前記第1半導体層上
    に選択エピタキシャル成長にて形成する工程と、
    前記第2半導体層が覆われるようにして前記半導体基板上に絶縁膜を形成する工程と、
    前記絶縁膜および第2半導体層を貫通して前記第1半導体層の一部を露出させる開口部
    を形成する工程と、
    前記開口部を介して第1半導体層を選択的にエッチングすることにより、前記第1半導
    体層が除去された空洞部を前記第2半導体層下に形成する工程と、
    前記開口部を介して前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程と、
    前記第2半導体層上の前記絶縁膜を除去することにより、前記第2半導体層の表面を露出させる工程と、
    前記第2半導体層上にゲート絶縁膜を介してゲート電極を形成する工程と、
    前記開口部がソース層またはドレイン層のいずれか少なくとも一方に配置されるように
    して、前記ゲート電極を挟み込むように配置されたソース層およびドレイン層を前記第2
    半導体層に形成する工程と、
    前記開口部の少なくとも一部が含まれるようにして前記半導体層にコンタクトホールを
    形成する工程と、
    前記コンタクトホールを介して前記ソース層またはドレイン層のいずれか少なくとも一
    方に接続された配線部を形成する工程とを備えることを特徴とする半導体装置の製造方法
  3. 半導体基板上に第1半導体層を形成する工程と、
    前記第1半導体層よりもエッチングレートが小さな第2半導体層を前記第1半導体層上
    に形成する工程と、
    前記第1半導体層および前記第2半導体層を貫通して前記半導体基板を露出させる開口
    部を形成する工程と、
    前記開口部が埋め込まれるようにして前記第2半導体層上に支持体を形成する工程と、
    前記支持体をパターニングすることにより前記第2半導体層の表面の一部を露出させる
    工程と、
    前記パターニングされた前記支持体をマスクとして前記第2半導体層および前記第1半
    導体層をエッチングすることにより、前記第1半導体層および前記第2半導体層の側面を
    露出させる工程と、
    前記第1半導体層の側面を介して前記第1半導体層を選択的にエッチングすることによ
    り、前記第1半導体層が除去された空洞部を前記第2半導体層下に形成する工程と、
    前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程と、
    前記第2半導体層上の前記支持体を除去することにより、前記第2半導体層の表面を露
    出させる工程と、
    前記第2半導体層上にゲート絶縁膜を介してゲート電極を形成する工程と、
    前記開口部がソース層またはドレイン層のいずれか少なくとも一方に配置されるように
    して、前記ゲート電極を挟み込むように配置されたソース層およびドレイン層を前記第2
    半導体層に形成する工程と、
    前記開口部の少なくとも一部が含まれるようにして前記半導体層にコンタクトホールを
    形成する工程と、
    前記コンタクトホールを介して前記ソース層またはドレイン層のいずれか少なくとも一
    方に接続された配線部を形成する工程とを備えることを特徴とする半導体装置の製造方法
  4. 半導体基板上に第1半導体層を形成する工程と、
    前記第1半導体層よりもエッチングレートが小さな第2半導体層を前記第1半導体層上
    に形成する工程と、
    前記第1半導体層および前記第2半導体層を貫通して前記半導体基板を露出させる第1
    開口部を形成する工程と、
    前記第1開口部が埋め込まれるようにして前記第2半導体層上に支持体を形成する工程
    と、
    前記支持体および第2半導体層を貫通して前記第1半導体層の一部を露出させる第2開
    口部を形成する工程と、
    前記第2開口部を介して前記第1半導体層を選択的にエッチングすることにより、前記
    第1半導体層が除去された空洞部を前記第2半導体層下に形成する工程と、
    前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程と、
    前記第2半導体層上の前記支持体を除去することにより、前記第2半導体層の表面を露
    出させる工程と、
    前記第2半導体層上にゲート絶縁膜を介してゲート電極を形成する工程と、
    前記第1開口部および前記第2開口部がソース層またはドレイン層のいずれか少なくと
    も一方に配置されるようにして、前記ゲート電極を挟み込むように配置されたソース層お
    よびドレイン層を前記第2半導体層に形成する工程と、
    前記第1開口部および前記第2開口部の少なくとも一部が含まれるようにして前記半導
    体層にコンタクトホールを形成する工程と、
    前記コンタクトホールを介して前記ソース層またはドレイン層のいずれか少なくとも一
    方に接続された配線部を形成する工程とを備えることを特徴とする半導体装置の製造方法
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