JP2008028359A - 半導体装置の製造方法 - Google Patents
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Abstract
【課題】半導体基板にＳＯＩ構造を形成する際に、ＳＯＩ構造上部の半導体層（即ち、第２半導体層）の応力を緩和できるようにした半導体装置の製造方法を提供する。
【解決手段】素子分離層３が形成された単結晶のＳｉ基板１上に、エピタキシャル成長法によってＳｉＧｅ層１１とＳｉ層１３とを順次積層する。次に、Ｓｉ層１３とＳｉＧｅ層１１とを部分的にエッチングして、バーズビークから内側の素子分離層３上に支持体穴ｈ１を形成する。そして、支持体穴ｈ１を埋め込むようにして支持体２２を形成する。次に、支持体２２下から露出したＳｉ層１３とＳｉＧｅ層１１とを順次エッチングして溝を形成し、この溝を介してＳｉＧｅ層１１をフッ硝酸でエッチングする。これにより、Ｓｉ基板１とＳｉ層１３との間に空洞部を形成する。バーズビーク上に形成されたＳｉ層１３ｂはポリ又はアモルファス構造であるため、フッ硝酸で除去することができる。
【選択図】図５
【解決手段】素子分離層３が形成された単結晶のＳｉ基板１上に、エピタキシャル成長法によってＳｉＧｅ層１１とＳｉ層１３とを順次積層する。次に、Ｓｉ層１３とＳｉＧｅ層１１とを部分的にエッチングして、バーズビークから内側の素子分離層３上に支持体穴ｈ１を形成する。そして、支持体穴ｈ１を埋め込むようにして支持体２２を形成する。次に、支持体２２下から露出したＳｉ層１３とＳｉＧｅ層１１とを順次エッチングして溝を形成し、この溝を介してＳｉＧｅ層１１をフッ硝酸でエッチングする。これにより、Ｓｉ基板１とＳｉ層１３との間に空洞部を形成する。バーズビーク上に形成されたＳｉ層１３ｂはポリ又はアモルファス構造であるため、フッ硝酸で除去することができる。
【選択図】図５
Description
本発明は、半導体装置の製造方法に関し、特に、半導体基板にＳＯＩ（Ｓｉｌｉｃｏｎ
Ｏｎ Ｉｎｓｕｌａｔｏｒ）構造を形成する技術に関する。
Ｏｎ Ｉｎｓｕｌａｔｏｒ）構造を形成する技術に関する。
ＳＯＩ基板上に形成された電界効果型トランジスタは、素子分離の容易性、ラッチアップフリー、ソース／ドレイン接合容量が小さいなどの点から、その有用性が注目されている。バルクウエーハ上にＳＯＩ構造を形成する方法としては、例えば、基板上にシリコンゲルマニウム（ＳｉＧｅ）層、シリコン（Ｓｉ）層をエピ成長させ、そこにＳｉＧｅ層の底面以上の深さの第１溝を形成する。この第１溝を埋め込むようにして、支持体膜としてシリコン酸化（ＳｉＯ2）膜をＣＶＤで成膜する。そして、この支持体膜を素子領域の形にドライエッチして支持体を形成し、連続してＳｉ層／ＳｉＧｅ層もドライエッチする。この支持体下から露出したＳｉ層／ＳｉＧｅ層の連続ドライエッチにより、基板上に第２溝が形成される。
次に、この第２溝を介してＳｉＧｅ層をフッ硝酸でエッチングすると、支持体にＳｉ層がぶらさがった形でＳｉ層の下に空洞部が形成される。その後、例えば熱酸化により空洞部をＳｉＯ2膜で埋める（このＳｉＯ2膜のことを「ＢＯＸ」ともいう。）ことでＳＯＩ構造となる。このような方法はＳＢＳＩ法と呼ばれており、例えば特許文献１、非特許文献１にそれぞれ開示されている。
特開２００５−３５４０２４号公報
Ｔ．Ｓａｋａｉ ｅｔ ａｌ．"Ｓｅｐａｒａｔｉｏｎ ｂｙ ＢｏｎｄｉｎｇＳｉ Ｉｓｌａｎｄｓ（ＳＢＳＩ） ｆｏｒ ＬＳＩ Ａｐｐｌｉｃａｔｉｏｎ"，Ｓｅｃｏｎｄ Ｉｎｔｅｒｎａｔｉｏｎａｌ ＳｉＧｅ Ｔｅｃｈｎｏｌｏｇｙ ａｎｄ Ｄｅｖｉｃｅ Ｍｅｅｔｉｎｇ，Ｍｅｅｔｉｎｇ Ａｂｓｔｒａｃｔ，ｐｐ．２３０−２３１，Ｍａｙ（２００４）
ところで、ＳＢＳＩ法では、バルクウエーハに形成されるＳＯＩ構造の平面視での形状は、通常、矩形である。そして図９に示すように、従来のＳＢＳＩ法では、Ｓｉ層１１３の上面と、Ｓｉ層１１３の４つの側面のうちの向かい合う２面とが支持体（ＳｉＯ2膜）１２２と接触した状態で、Ｓｉ層１１３の下面にＢＯＸ（ＳｉＯ2膜）１３１が形成される。つまり、ＢＯＸを形成するための熱酸化（以下、「ＢＯＸ形成酸化」という。）時に、Ｓｉ層１１３の上面及び側面は支持体１２２と接触し、その下面はＢＯＸ１３１と接触した状態となる。
ここで、ＳｉとＳｉＯ2とは熱膨張係数が異なり、ＳｉＯ2は熱処理によって僅かに溶融して不可逆的に変形する。また、熱酸化によってＳｉがＳｉＯ2に組成が変わる際にその体積は約２倍に膨らむ。さらに、支持体１２２はＣＶＤで形成するのに対して、ＢＯＸ１３１は熱酸化で形成するため、同じＳｉＯ2膜でも支持体１２２とＢＯＸ１３１とではその性質が異なる。
このような理由から、ＢＯＸ形成酸化時にＳｉ層１１３には複数の方向から複雑に外力が加わり、その作用によってＳｉ層１１３には大きな応力が生じてしまうおそれがあった。Ｓｉ層１１３に生じる応力はトランジスタ特性（特に、移動度）に影響するが、この応力の大きさはウエーハ面内で不均一であることが多いため、ウエーハ面内でトランジスタ特性がばらつき易いという問題があった。
本発明の半導体装置の製造方法が奏する効果の一つによれば、ＳＯＩ構造を有する半導体装置において所期のトランジスタ特性を得ることが可能となる。
本発明の半導体装置の製造方法が奏する効果の一つによれば、ＳＯＩ構造を有する半導体装置において所期のトランジスタ特性を得ることが可能となる。
〔発明１〕 上記目的を達成するために、発明１の半導体装置の製造方法は、単結晶の半導体基板上にエピタキシャル成長阻止膜を部分的に形成する工程と、前記半導体基板上にエピタキシャル成長法によって第１半導体層と第２半導体層とを順次積層する工程と、前記第２半導体層と前記第１半導体層とを部分的にエッチングすることによって、前記エピタキシャル成長阻止膜の外周部から内側に入った領域の前記半導体基板上に前記第２半導体層と前記第１半導体層とを貫く第１溝を形成する工程と、前記第１溝が埋め込まれ且つ前記第２半導体層が覆われるようにして前記半導体基板上の全面に支持体膜を形成する工程と、前記支持体膜を部分的にエッチングすることによって、前記第１溝から前記エピタキシャル成長阻止膜の前記外周部を跨いで素子領域にかけて前記第２半導体層を覆う形状の支持体を形成する工程と、前記支持体下から露出した前記第２半導体層と前記第１半導体層とを順次エッチングして、前記第１半導体層の側面を露出させる第２溝を形成する工程と、前記第２半導体層よりも前記第１半導体層の方がエッチングされ易いエッチング条件で、前記第２溝を介して前記第１半導体層を選択的にエッチングすることによって、前記半導体基板と前記第２半導体層との間に空洞部を形成する工程と、前記空洞部内に絶縁層を形成する工程と、を含むことを特徴とするものである。
ここで、「エピタキシャル成長阻止膜」とは、例えばアモルファス（非晶質）構造を有する膜のことである。エピタキシャル成長法によって第１半導体層及び第２半導体層を形成した場合、これら第１半導体層及び第２半導体層のうちの半導体基板上に直接形成された部分は単結晶構造となるが、エピタキシャル成長阻止膜上に形成された部分はポリ（多結晶）構造、又はアモルファス構造となる。半導体基板が例えば単結晶のシリコン基板で、第１半導体層が例えばシリコンゲルマニウム（ＳｉＧｅ）で、第２半導体層が例えばシリコン（Ｓｉ）である場合、エピタキシャル成長阻止膜としては例えばシリコン酸化（ＳｉＯ2）膜を使用することが可能である。
また、「素子領域」とは、ＳＯＩ構造（即ち、絶縁層上に半導体層が存在する構造）を形成する領域のことである。ＳＯＩ構造上部の半導体層（即ち、第２半導体層）には例えばトランジスタ等の素子を形成する。
また、「素子領域」とは、ＳＯＩ構造（即ち、絶縁層上に半導体層が存在する構造）を形成する領域のことである。ＳＯＩ構造上部の半導体層（即ち、第２半導体層）には例えばトランジスタ等の素子を形成する。
発明１の半導体装置の製造方法によれば、第２半導体層のうちの支持体と接する部分（以下、「支持体隣接部」という。）をポリ又はアモルファス構造に形成することができる。従って、半導体基板と第２半導体層との間に空洞部を形成する際に、第１半導体層だけでなく、第２半導体層の支持体隣接部もエッチングすることができ、第２半導体層の側面と支持体との間に隙間を設けることができる。空洞部内に絶縁層を形成する際に、第２半導体層の側面は支持体から離れているので、第２半導体層の応力を緩和することができる。従って、所期のトランジスタ特性を得ることができる。
〔発明２〕 発明２の半導体装置の製造方法は、単結晶の半導体基板上にエピタキシャル成長法によって第１半導体層と第２半導体層とを順次積層する工程と、前記第２半導体層と前記第１半導体層とを部分的にエッチングすることによって、前記半導体基板上に前記第２半導体層と前記第１半導体層とを貫く第１溝を形成する工程と、前記第１溝が埋め込まれ且つ前記第２半導体層が覆われるようにして前記半導体基板上の全面に支持体膜を形成する工程と、前記支持体膜を部分的にエッチングすることによって、前記第１溝から素子領域にかけて前記第２半導体層を覆う形状の支持体を形成する工程と、前記支持体下か
ら露出した前記第２半導体層と前記第１半導体層とを順次エッチングして、前記第１半導体層の側面を露出させる第２溝を形成する工程と、前記第２半導体層よりも前記第１半導体層の方がエッチングされ易いエッチング条件で、前記第２溝を介して前記第１半導体層を選択的にエッチングすることによって、前記半導体基板と前記第２半導体層との間に空洞部を形成する工程と、前記空洞部内に絶縁層を形成する工程と、を含む半導体装置の製造方法であって、前記第１半導体層を形成する前に、前記第１溝を形成する領域と前記素子領域とに挟まれた領域の前記半導体基板上にエピタキシャル成長阻止膜を形成しておく工程をさらに含み、前記第１半導体層と前記第２半導体層とを形成する工程では、前記エピタキシャル成長阻止膜上にも前記第１半導体層と前記第２半導体層とを積層する、ことを特徴とするものである。
ら露出した前記第２半導体層と前記第１半導体層とを順次エッチングして、前記第１半導体層の側面を露出させる第２溝を形成する工程と、前記第２半導体層よりも前記第１半導体層の方がエッチングされ易いエッチング条件で、前記第２溝を介して前記第１半導体層を選択的にエッチングすることによって、前記半導体基板と前記第２半導体層との間に空洞部を形成する工程と、前記空洞部内に絶縁層を形成する工程と、を含む半導体装置の製造方法であって、前記第１半導体層を形成する前に、前記第１溝を形成する領域と前記素子領域とに挟まれた領域の前記半導体基板上にエピタキシャル成長阻止膜を形成しておく工程をさらに含み、前記第１半導体層と前記第２半導体層とを形成する工程では、前記エピタキシャル成長阻止膜上にも前記第１半導体層と前記第２半導体層とを積層する、ことを特徴とするものである。
発明２の半導体装置の製造方法によれば、第２半導体層のうちの支持体隣接部をポリ又はアモルファス構造に形成することができる。従って、半導体基板と第２半導体層との間に空洞部を形成する際に、第１半導体層だけでなく、第２半導体層の支持体隣接部もエッチングすることができ、第２半導体層の側面と支持体との間に隙間を設けることができる。空洞部内に絶縁層を形成する際に、第２半導体層の側面は支持体から離れているので、第２半導体層の応力を緩和することができる。従って、所期のトランジスタ特性を得ることができる。
〔発明３〕 発明３の半導体装置の製造方法は、発明１又は発明２の半導体装置の製造方法において、前記エピタキシャル成長阻止膜は素子分離層であることを特徴とするものである。ここで、「素子分離層」は、例えばＬＯＣＯＳ（ｌｏｃａｌ ｏｘｉｄａｔｉｏｎ ｏｆ ｓｉｌｉｃｏｎ）法によって形成する。
発明３の半導体装置の製造方法によれば、エピタキシャル成長阻止膜の形成工程と、素子分離工程とを同時に行うことができるので、製造工程の短縮に寄与することができる。
発明３の半導体装置の製造方法によれば、エピタキシャル成長阻止膜の形成工程と、素子分離工程とを同時に行うことができるので、製造工程の短縮に寄与することができる。
以下、図面を参照しながら本発明の実施の形態を説明する。
（１）第１実施形態
図１〜図７は、本発明の第１実施形態に係る半導体装置の製造方法を示す図であり、図１（Ａ）〜図６（Ａ）は平面図、図１（Ｂ）〜図６（Ｂ）は図１（Ａ）〜図６（Ａ）をＡ１−Ａ´１〜Ａ６−Ａ´６線でそれぞれ切断したときの断面図である。また、図７（Ａ）〜（Ｃ）は、図６（Ｂ）以降の工程を示す断面図である。
（１）第１実施形態
図１〜図７は、本発明の第１実施形態に係る半導体装置の製造方法を示す図であり、図１（Ａ）〜図６（Ａ）は平面図、図１（Ｂ）〜図６（Ｂ）は図１（Ａ）〜図６（Ａ）をＡ１−Ａ´１〜Ａ６−Ａ´６線でそれぞれ切断したときの断面図である。また、図７（Ａ）〜（Ｃ）は、図６（Ｂ）以降の工程を示す断面図である。
図１（Ａ）及び（Ｂ）に示すように、まず始めに、ＬＯＣＯＳ法を用いて、単結晶のシリコン（Ｓｉ）基板１に素子分離層３を形成する。次に、図２（Ａ）及び（Ｂ）において、Ｓｉ基板１上に図示しないシリコンバッファ（Ｓｉ−ｂｕｆｆｅｒ）層を形成し、その上にシリコンゲルマニウム（ＳｉＧｅ）層１１ａ及び１１ｂを形成し、その上にシリコン（Ｓｉ）層１３ａ及び１３ｂを形成する。これらＳｉ−ｂｕｆｆｅｒ層、ＳｉＧｅ層１１ａ及び１１ｂ、Ｓｉ層１３ａ及び１３ｂは、例えばエピタキシャル成長法で形成する。
ここで、エピタキシャル成長法では、下地部材の被成膜面の結晶構造が、下地部材上に成長させる膜の結晶構造に反映される。即ち、単結晶構造の上には単結晶構造の膜が形成され、ポリ構造又はアモルファス構造の上にはポリ構造又はアモルファス構造の膜が形成される。そのため、図２（Ｂ）に示すように、単結晶のＳｉ基板１上には単結晶のＳｉＧｅ層１１ａが形成され、アモルファス構造の素子分離層３上にはポリ構造又はアモルファス構造のＳｉＧｅ層１１ｂが形成される。また、単結晶のＳｉＧｅ層１１ａ上には単結晶のＳｉ層１３ａが形成され、ポリ構造又はアモルファス構造のＳｉＧｅ層１１ｂ上にはポリ構造又はアモルファス構造のＳｉ層１３ｂが形成される。
ＳｉＧｅ層１１ａ及び１１ｂと、Ｓｉ層１３ａ及び１３ｂの膜厚は、例えば１〜２００ｎｍ程度とする。なお、図２（Ａ）及び図３（Ａ）では、図示の都合から、単結晶のＳｉ層１３ａと、ポリ構造又はアモルファス構造のＳｉ層１３ｂとをまとめて、Ｓｉ層１３と表記している。
ＳｉＧｅ層１１ａ及び１１ｂと、Ｓｉ層１３ａ及び１３ｂの膜厚は、例えば１〜２００ｎｍ程度とする。なお、図２（Ａ）及び図３（Ａ）では、図示の都合から、単結晶のＳｉ層１３ａと、ポリ構造又はアモルファス構造のＳｉ層１３ｂとをまとめて、Ｓｉ層１３と表記している。
次に、図３（Ａ）及び（Ｂ）に示すように、フォトリソグラフィー技術及びエッチング技術を用いて、Ｓｉ層１３ｂ、ＳｉＧｅ層１１ｂ及びＳｉ−ｂｕｆｆｅｒ層（図示せず）を部分的にエッチングする。これにより、素子分離層３の外周部（即ち、バーズビーク）から内側に入った領域に、Ｓｉ層１３ｂ、ＳｉＧｅ層１１ｂ及びＳｉ−ｂｕｆｆｅｒ層を貫いて素子分離層３を底面とする支持体穴ｈ１を形成する。なお、支持体穴ｈ１を形成するエッチング工程では、素子分離層３の表面でエッチングを止めるようにしてもよいし、素子分離層３をオーバーエッチングしてバーズビーク以外の領域に凹部を形成するようにしてもよい。
次に、図４（Ａ）及び（Ｂ）に示すように、支持体穴ｈ１を埋め込むようにしてＳｉ基板１上の全面に支持体膜２１を形成する。支持体膜２１は例えばシリコン酸化（ＳｉＯ2）膜であり、その形成は例えばＣＶＤで行う。そして、図５（Ａ）及び（Ｂ）に示すように、フォトリソグラフィー技術及びエッチング技術を用いて支持体膜２１、Ｓｉ層１３ａ及び１３ｂ、ＳｉＧｅ層１１ａ及び１１ｂ、Ｓｉ−ｂｕｆｆｅｒ層（図示せず）を順次、エッチングして、支持体膜２１から支持体２２を形成すると共に、Ｓｉ基板１の表面を露出させる溝ｈ２を形成する。なお、溝ｈ２を形成するエッチング工程では、Ｓｉ基板１の表面でエッチングを止めるようにしてもよいし、Ｓｉ基板１をオーバーエッチングして凹部を形成するようにしてもよい。
次に、図６（Ａ）及び（Ｂ）において、溝ｈ２を介してフッ硝酸等のエッチング液をＳｉ層１３ａ及び１３ｂと、ＳｉＧｅ層１１ａ及び１１ｂのそれぞれの側面に接触させてＳｉＧｅ層１１ａ及び１１ｂを選択的にエッチングして除去し、Ｓｉ層１３ａとＳｉ基板１との間に空洞部２５を形成する。ここで、エッチング液として例えばフッ硝酸を使用した場合、Ｓｉ層と比べてＳｉＧｅ層のエッチングレートは大きいので、Ｓｉ層を残しつつＳｉＧｅ層だけをエッチングすることが可能である。また、単結晶のＳｉ層１３ａと比べて、ポリ又はアモルファス構造のＳｉ層１３ｂは原子間の結合力が弱くてエッチングレートが大きい。このため、この溝ｈ２を介したエッチング工程では、ＳｉＧｅ層１１ａ及び１１ｂだけでなく、バーズビーク上に形成されたポリ又はアモルファス構造のＳｉ層１３ｂも除去される。
その結果、図６（Ａ）及び（Ｂ）に示すように、単結晶のＳｉ層１３ａの側面と支持体２２との間には隙間２５ａが設けられ、Ｓｉ層１３ａはその上面を支持体２２によってのみ支えられることとなる。
次に、図７（Ａ）に示すように、Ｓｉ基板１を熱酸化して、空洞部の内壁にＳｉＯ2膜３１を形成する。ここで、Ｓｉ層１３ａの側面は支持体２２から離れているため、熱酸化の初期段階（即ち、隙間２５ａが十分に残っている段階）では、支持体２２からＳｉ層１３ａの側面への外力の付加を防止することができる。また、Ｓｉ層１３ａに生じる圧縮応力を隙間２５ａへ逃がすこともできる。
次に、図７（Ａ）に示すように、Ｓｉ基板１を熱酸化して、空洞部の内壁にＳｉＯ2膜３１を形成する。ここで、Ｓｉ層１３ａの側面は支持体２２から離れているため、熱酸化の初期段階（即ち、隙間２５ａが十分に残っている段階）では、支持体２２からＳｉ層１３ａの側面への外力の付加を防止することができる。また、Ｓｉ層１３ａに生じる圧縮応力を隙間２５ａへ逃がすこともできる。
次に、ＣＶＤなどの方法により、Ｓｉ基板１全面に絶縁膜を成膜して支持体穴や、フッ硝酸導入用の溝を埋め込む。絶縁膜は、例えばＳｉＯ2膜やシリコン窒化（Ｓｉ3Ｎ4）膜である。なお、空洞部がＳｉＯ2膜３１で完全に埋め込まれていない場合には、この絶縁膜の形成によって空洞部の埋め込みが補完される。
次に、図７（Ｂ）に示すように、Ｓｉ基板１の全面を覆う絶縁膜３３を例えばＣＭＰにより平坦化し、さらに、必要な場合は絶縁膜３３をウェットエッチングして、Ｓｉ層１３ａ上から絶縁膜３３を完全に取り除く。次に、Ｓｉ層１３ａの表面を熱酸化してゲート絶縁膜を形成する。さらに、ＣＶＤなどの方法により、ゲート絶縁膜が形成されたＳｉ層上に多結晶シリコン層を形成する。そして、フォトリソグラフィー技術及びエッチング技術を用いて多結晶シリコン層をパターニングする。
次に、図７（Ｂ）に示すように、Ｓｉ基板１の全面を覆う絶縁膜３３を例えばＣＭＰにより平坦化し、さらに、必要な場合は絶縁膜３３をウェットエッチングして、Ｓｉ層１３ａ上から絶縁膜３３を完全に取り除く。次に、Ｓｉ層１３ａの表面を熱酸化してゲート絶縁膜を形成する。さらに、ＣＶＤなどの方法により、ゲート絶縁膜が形成されたＳｉ層上に多結晶シリコン層を形成する。そして、フォトリソグラフィー技術及びエッチング技術を用いて多結晶シリコン層をパターニングする。
これにより、図７（Ｃ）に示すように、ゲート絶縁膜４１上にゲート電極４３を形成する。次に、ゲート電極４３をマスクとして、Ａｓ、Ｐ、Ｂなどの不純物をＳｉ層１３ａ内にイオン注入することにより、ゲート電極４３の両側のＳｉ層１３ａに低濃度不純物導入層からなるＬＤＤ層（図示せず）を形成する。そして、ＣＶＤなどの方法により、ＬＤＤ層が形成されたＳｉ層１３ａ上に例えばＳｉＯ2膜を形成し、ＲＩＥなどの異方性エッチングを用いてＳｉＯ2膜をエッチバックすることにより、ゲート電極４３の側壁にサイドウォール４５を形成する。さらに、ゲート電極４３及びサイドウォール４５をマスクとして、Ａｓ、Ｐ、Ｂなどの不純物をＳｉ層１３ａ内にイオン注入することにより、サイドウォール４５側方のＳｉ層１３ａに高濃度不純物導入層からなるソース層及びドレイン層（図示せず）を形成する。これにより、ＳＯＩ構造を有するトランジスタ（即ち、ＳＯＩトランジスタ）を完成させる。
このように、本発明の第１実施形態によれば、Ｓｉ層１３のうちの支持体隣接部（即ち、Ｓｉ層１３ｂ）をポリ又はアモルファス構造に形成することができる。従って、Ｓｉ基板１とＳｉ層１３との間に空洞部２５を形成する際に、ＳｉＧｅ層１１だけでなく、ポリ又はアモルファス構造のＳｉ層１３ｂもエッチングすることができ、Ｓｉ層１３ａの側面と支持体２２との間に隙間２５ａを設けることができる。空洞部２５内にＳｉＯ2膜３１を形成する際に、Ｓｉ層１３ａの側面は支持体２２から離れているので、Ｓｉ層１３ａの応力を緩和することができる。従って、所期のトランジスタ特性を得ることができる。
この第１実施形態では、Ｓｉ基板１が本発明の「半導体基板」に対応し、素子分離層３が本発明の「エピタキシャル成長阻止膜」に対応している。また、ＳｉＧｅ層１１ａ及び１１ｂが本発明の「第１半導体層」に対応し、Ｓｉ層１３ａ及び１３ｂが本発明の「第２半導体層」に対応している。さらに、支持体穴ｈ１が本発明の「第１溝」に対応し、溝ｈ２が本発明の「第２溝」に対応している。また、ＳｉＯ2膜３１が本発明の「絶縁層」に対応している。
（２）第２実施形態
上記の第１実施形態では、本発明の「エピタキシャル成長阻止膜」として、ＬＯＣＯＳ法で形成した素子分離層３を用いることについて説明した。このような構成であれば、エピタキシャル成長阻止膜の形成工程と、素子分離工程とを同時に行うことができるので、製造工程の短縮に寄与することができる。
上記の第１実施形態では、本発明の「エピタキシャル成長阻止膜」として、ＬＯＣＯＳ法で形成した素子分離層３を用いることについて説明した。このような構成であれば、エピタキシャル成長阻止膜の形成工程と、素子分離工程とを同時に行うことができるので、製造工程の短縮に寄与することができる。
しかしながら、本発明の「エピタキシャル成長阻止膜」は素子分離層３に限られることはなく、例えば、素子分離層３とは別にＳｉ基板１上に形成されるＳｉＯ2膜や、Ｓｉ3Ｎ4膜でも良い。両膜ともアモルファス構造であるため、その上にエピタキシャル成長法で形成される半導体層はポリ、又はアモルファス構造となる。第２実施形態では、この点について説明する。
図８（Ａ）〜（Ｄ）は本発明の第２実施形態に係る半導体装置の製造方法を示す断面図である。図８（Ａ）〜（Ｄ）において、第１実施形態で説明した図１〜図７と同一の構成及び機能を有する部分には同一の符号を付し、その詳細な説明は省略する。
図８（Ａ）に示すように、まず始めに、ＬＯＣＯＳ法によってＳｉ基板１に素子分離層３を形成する。次に、例えばＣＶＤ法によってＳｉ基板１の全面にＳｉＯ2膜４を形成する。なお、ＳｉＯ2膜４はエピタキシャル成長阻止膜の一例であり、ＳｉＯ2膜の代わりにＳｉ3Ｎ4膜を使用しても良い。
図８（Ａ）に示すように、まず始めに、ＬＯＣＯＳ法によってＳｉ基板１に素子分離層３を形成する。次に、例えばＣＶＤ法によってＳｉ基板１の全面にＳｉＯ2膜４を形成する。なお、ＳｉＯ2膜４はエピタキシャル成長阻止膜の一例であり、ＳｉＯ2膜の代わりにＳｉ3Ｎ4膜を使用しても良い。
次に、フォトリソグラフィー技術及びエッチング技術を用いてＳｉＯ2膜４を部分的にエッチングして、ＳｉＯ2膜４下からＳｉ基板１の表面を部分的に露出させる。このエッチング工程では、少なくとも、ＳＯＩ構造を形成する領域（即ち、ＳＯＩ形成領域）のＳｉ基板１上からＳｉＯ2膜４を取り除き、且つＳＯＩ形成領域と支持体穴ｈ１を形成する領域（即ち、支持体穴形成領域）とに挟まれた領域のＳｉ基板１上にはＳｉＯ2膜４を残す必要がある。
これ以降の工程は第１実施形態と同じである。即ち、図８（Ｂ）に示すように、Ｓｉ基板１上に図示しないＳｉ−ｂｕｆｆｅｒ層を形成し、その上にＳｉＧｅ層１１ａ及び１１ｂを形成し、その上にＳｉ層１３ａ及び１３ｂを形成する。これらＳｉ−ｂｕｆｆｅｒ層、ＳｉＧｅ層１１ａ及び１１ｂ、Ｓｉ層１３ａ及び１３ｂは、例えばエピタキシャル成長法で形成するため、単結晶のＳｉ基板１上には単結晶のＳｉＧｅ層１１ａが形成され、素子分離層３上及びＳｉＯ2膜４上にはポリ構造又はアモルファス構造のＳｉＧｅ層１１ｂが形成される。また、単結晶のＳｉＧｅ層１１ａ上には単結晶のＳｉ層１３ａが形成され、ポリ構造又はアモルファス構造のＳｉＧｅ層１１ｂ上にはポリ構造又はアモルファス構造のＳｉ層１３ｂが形成される。
次に、図８（Ｃ）に示すように、フォトリソグラフィー技術及びエッチング技術を用いて、Ｓｉ層１３ｂ、ＳｉＧｅ層１１ｂ及びＳｉ−ｂｕｆｆｅｒ層（図示せず）を部分的にエッチングする。これにより、ＳｉＯ2膜４の外周部から内側に入った領域に、Ｓｉ層１３ｂ、ＳｉＧｅ層１１ｂ及びＳｉ−ｂｕｆｆｅｒ層を貫いてＳｉＯ2膜４を底面とする支持体穴ｈ１を形成する。
次に、図８（Ｃ）において、支持体穴ｈ１を埋め込むようにしてＳｉ基板１上の全面に例えばＳｉＯ2膜等からなる支持体膜を形成する。そして、フォトリソグラフィー技術及びエッチング技術を用いて支持体膜、Ｓｉ層１３ａ及び１３ｂ、ＳｉＧｅ層１１ａ及び１１ｂ、Ｓｉ−ｂｕｆｆｅｒ層（図示せず）を部分的にエッチングして、図８（Ｄ）に示すように、支持体膜から支持体２２を形成すると共に、Ｓｉ基板１の表面を露出させる溝ｈ２（図５（Ａ）参照。）を形成する。
次に、溝ｈ２を介してフッ硝酸等のエッチング液をＳｉ層１３ａ及び１３ｂと、ＳｉＧｅ層１１ａ及び１１ｂのそれぞれの側面に接触させてＳｉＧｅ層１１ａ及び１１ｂを選択的にエッチングして除去し、Ｓｉ層１３ａとＳｉ基板１との間に空洞部を形成する。このエッチング工程では、ＳｉＧｅ層１１ａ及び１１ｂだけでなく、ＳｉＯ2膜４上に形成されたポリ又はアモルファス構造のＳｉ層１３ｂも除去される。
その結果、第１実施形態と同様に、単結晶のＳｉ層１３ａの側面と支持体２２との間には隙間２が設けられ、Ｓｉ層１３ａはその上面を支持体２２によってのみ支えられることとなる。次に、Ｓｉ基板１を熱酸化して、空洞部の内壁にＳｉＯ2膜３１を形成する。ここで、Ｓｉ層１３ａの側面は支持体２２から離れているため、熱酸化の初期段階（即ち、隙間２５ａが十分に残っている段階）では、支持体２２からＳｉ層１３ａの側面への外力の付加を防止することができる。また、Ｓｉ層１３ａに生じる圧縮応力を隙間２５ａへ逃がすこともできる。
このように、本発明の第２実施形態によれば、Ｓｉ層１３の側面のうちの支持体２２と接する部分（即ち、Ｓｉ層１３ｂ）をポリ又はアモルファス構造に形成することができる。従って、Ｓｉ基板１とＳｉ層１３との間に空洞部を形成する際に、ＳｉＧｅ層１１だけでなく、ポリ又はアモルファス構造のＳｉ層１３ｂもエッチングすることができ、Ｓｉ層１３ａの側面と支持体２２との間に隙間２５ａを設けることができる。空洞部２５内にＳｉＯ2膜３１を形成する際に、Ｓｉ層１３ａの側面は支持体２２から離れているので、Ｓｉ層１３ａの応力を緩和することができる。従って、所期のトランジスタ特性を得ることができる。
また、第１実施形態と比べて製造工程の工程数は増えてしまうが、ＳｉＯ2膜４はフォトリソグラフィー技術とエッチング技術とを用いて成形しているので、その加工精度はＬＯＣＯＳ法によって形成される素子分離層３よりも高い。従って、第１実施形態と比べて、半導体装置の微細化に有利である。
この第２実施形態では、ＳｉＯ2膜４が本発明の「エピタキシャル成長阻止膜」に対応している。また、それ以外の対応関係は第１実施形態と同じである。
この第２実施形態では、ＳｉＯ2膜４が本発明の「エピタキシャル成長阻止膜」に対応している。また、それ以外の対応関係は第１実施形態と同じである。
なお、上記の第１、第２実施形態では、「半導体基板」がバルクシリコンウエーハであり、「第１半導体層」がＳｉＧｅであり、「第２半導体層」がＳｉである場合について説明した。しかしながら、本発明の「半導体基板」、「第１半導体層」及び「第２半導体層」の材質はこれに限られることはなく、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮまたはＺｎＳｅなどの中から選択される組み合わせを用いることができる。
１ Ｓｉ基板、３ 素子分離層、４、３１ ＳｉＯ2膜、１１ ＳｉＧｅ層、１１ａ （単結晶構造の）ＳｉＧｅ層、１１ｂ （ポリ又はアモルファス構造の）ＳｉＧｅ層、１３ Ｓｉ層、１３ａ （単結晶構造の）Ｓｉ層、１３ｂ （ポリ又はアモルファス構造の）Ｓｉ層、２１ 支持体膜、２２ 支持体、２５ 空洞部、２５ａ 隙間、３３ 絶縁膜、４１ ゲート絶縁膜、４３ ゲート電極、４５ サイドウォール、ｈ１ 支持体穴、ｈ２ 溝
Claims (3)
- 単結晶の半導体基板上にエピタキシャル成長阻止膜を部分的に形成する工程と、
前記半導体基板上にエピタキシャル成長法によって第１半導体層と第２半導体層とを順次積層する工程と、
前記第２半導体層と前記第１半導体層と部分的にエッチングすることによって、前記エピタキシャル成長阻止膜の外周部から内側に入った領域の前記半導体基板上に前記第２半導体層と前記第１半導体層とを貫く第１溝を形成する工程と、
前記第１溝が埋め込まれ且つ前記第２半導体層が覆われるようにして前記半導体基板上の全面に支持体膜を形成する工程と、
前記支持体膜を部分的にエッチングすることによって、前記第１溝から前記エピタキシャル成長阻止膜の前記外周部を跨いで素子領域にかけて前記第２半導体層を覆う形状の支持体を形成する工程と、
前記支持体下から露出した前記第２半導体層と前記第１半導体層とを順次エッチングして、前記第１半導体層の側面を露出させる第２溝を形成する工程と、
前記第２半導体層よりも前記第１半導体層の方がエッチングされ易いエッチング条件で、前記第２溝を介して前記第１半導体層を選択的にエッチングすることによって、前記半導体基板と前記第２半導体層との間に空洞部を形成する工程と、
前記空洞部内に絶縁層を形成する工程と、を含むことを特徴とする半導体装置の製造方法。 - 単結晶の半導体基板上にエピタキシャル成長法によって第１半導体層と第２半導体層とを順次積層する工程と、
前記第２半導体層と前記第１半導体層とを部分的にエッチングすることによって、前記半導体基板上に前記第２半導体層と前記第１半導体層とを貫く第１溝を形成する工程と、
前記第１溝が埋め込まれ且つ前記第２半導体層が覆われるようにして前記半導体基板上の全面に支持体膜を形成する工程と、
前記支持体膜を部分的にエッチングすることによって、前記第１溝から素子領域にかけて前記第２半導体層を覆う形状の支持体を形成する工程と、
前記支持体下から露出した前記第２半導体層と前記第１半導体層とを順次エッチングして、前記第１半導体層の側面を露出させる第２溝を形成する工程と、
前記第２半導体層よりも前記第１半導体層の方がエッチングされ易いエッチング条件で、前記第２溝を介して前記第１半導体層を選択的にエッチングすることによって、前記半導体基板と前記第２半導体層との間に空洞部を形成する工程と、
前記空洞部内に絶縁層を形成する工程と、を含む半導体装置の製造方法であって、
前記第１半導体層を形成する前に、前記第１溝を形成する領域と前記素子領域とに挟まれた領域の前記半導体基板上にエピタキシャル成長阻止膜を形成しておく工程をさらに含み、
前記第１半導体層と前記第２半導体層とを形成する工程では、前記エピタキシャル成長阻止膜上にも前記第１半導体層と前記第２半導体層とを積層する、ことを特徴とする半導体装置の製造方法。 - 前記エピタキシャル成長阻止膜は素子分離層であることを特徴とする請求項１又は請求項２に記載の半導体装置の製造方法。
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