JP2008135711A - 半導体装置の製造方法、および半導体装置 - Google Patents
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Abstract
【課題】上下方向からそれぞれ成長する熱酸化膜同士の界面において隙間の残存を防止できるようにした半導体装置の製造方法、および半導体装置を提供する。
【解決手段】Ｓｉ基板１上にＳｉＧｅ層／Ｓｉ層１３／ＳｉＧｅ層を成膜し、支持体用の溝を形成する。次に、Ｓｉ基板１上の全面に支持体膜を成膜し、これをドライエッチングして支持体２２を形成する。続いて、支持体２２下から露出しているＳｉＧｅ層／Ｓｉ層１３／ＳｉＧｅ層をドライエッチングして、ＳｉＧｅ層の側面を露出させる溝ｈ２を形成する。この状態でＳｉＧｅ層をフッ硝酸溶液でエッチングすると、支持体２２にＳｉ層１３が支持された形でＳｉ層１３の上下に空洞部２５、２７がそれぞれ形成される。その後、Ｓｉ基板１を熱酸化して空洞部２５、２７内にそれぞれ熱酸化膜を形成する。
【選択図】図４
【解決手段】Ｓｉ基板１上にＳｉＧｅ層／Ｓｉ層１３／ＳｉＧｅ層を成膜し、支持体用の溝を形成する。次に、Ｓｉ基板１上の全面に支持体膜を成膜し、これをドライエッチングして支持体２２を形成する。続いて、支持体２２下から露出しているＳｉＧｅ層／Ｓｉ層１３／ＳｉＧｅ層をドライエッチングして、ＳｉＧｅ層の側面を露出させる溝ｈ２を形成する。この状態でＳｉＧｅ層をフッ硝酸溶液でエッチングすると、支持体２２にＳｉ層１３が支持された形でＳｉ層１３の上下に空洞部２５、２７がそれぞれ形成される。その後、Ｓｉ基板１を熱酸化して空洞部２５、２７内にそれぞれ熱酸化膜を形成する。
【選択図】図４
Description
本発明は、半導体装置の製造方法および半導体装置に関し、特に、上下方向からそれぞれ成長する熱酸化膜同士の界面において隙間の残存を防止できるようにした技術に関する。
ＳＯＩ基板上に形成された電界効果型トランジスタは、素子分離の容易性、ラッチアップフリー、ソース／ドレイン接合容量が小さいなどの点から、その有用性が注目されている。特に、完全空乏型ＳＯＩトランジスタは、低消費電力かつ高速動作が可能で、低電圧駆動が容易なため、ＳＯＩトランジスタを完全空乏モードで動作させるための研究が盛んに行われている。ＳＯＩ基板としては、例えば、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ ｂｙ Ｉｍｐｌａｎｔｅｄ Ｏｘｙｇｅｎ）基板や貼り合わせ基板などが用いられているが、いずれもその製造法が特殊であり、通常のＣＭＯＳプロセスでは作ることができない。
このため、普通のバルクシリコンウェハから、通常のＣＭＯＳプロセスでＳＯＩ構造を作る方法であるＳＢＳＩ（Ｓｅｐａｒａｔｉｏｎ ｂｙ Ｂｏｎｄｉｎｇ Ｓｉｌｉｃｏｎ Ｉｓｌａｎｄ）法が知られている（例えば、非特許文献１参照。）。以下、ＳＢＳＩ法について図を参照しながら説明する。
図８〜図１０は、従来例に係る半導体装置の製造方法を示す図であり、図８（Ａ）〜図１０（Ａ）は平面図、図８（Ｂ）〜図１０（Ｂ）は図８（Ａ）〜図１０（Ａ）をＸ８−Ｘ´８〜Ｘ１０−Ｘ´１０線でそれぞれ切断したときの断面図である。
図８〜図１０は、従来例に係る半導体装置の製造方法を示す図であり、図８（Ａ）〜図１０（Ａ）は平面図、図８（Ｂ）〜図１０（Ｂ）は図８（Ａ）〜図１０（Ａ）をＸ８−Ｘ´８〜Ｘ１０−Ｘ´１０線でそれぞれ切断したときの断面図である。
図８（Ａ）および（Ｂ）に示すように、まず始めに、シリコン（Ｓｉ）基板１０１上にシリコンゲルマニウム（ＳｉＧｅ）層１１１とＳｉ層１１３とを順次成膜し、そこに支持体用の溝ｈ´１を形成する。Ｓｉ層１１３とＳｉＧｅ層１１１はエピタキシャル成長法で形成し、支持体用の溝ｈ´１はドライエッチングで形成する。次に、Ｓｉ基板１０１上の全面に支持体膜を成膜した後、支持体膜をドライエッチングして、図９（Ａ）および（Ｂ）に示すような支持体１２２を形成し、さらに、支持体１２２下から露出しているＳｉ層１１３／ＳｉＧｅ層１１１もドライエッチングする。この状態で、ＳｉＧｅ層１１１を図９（Ａ）の矢印の方向からフッ硝酸溶液でエッチングすると、支持体１２２にＳｉ層１１３がぶらさがった形でＳｉ層１１３の下に空洞部１２５が形成される。
次に、図１０（Ａ）および（Ｂ）に示すように、Ｓｉ基板１０１を熱酸化して空洞部１２５内にＳｉＯ2膜１３１を形成する（ＢＯＸ酸化工程）。このようにして、ＳｉＯ2膜１３１とＳｉ層１１３とからなるＳＯＩ構造をバルクウェハ上に形成する。ＳＯＩ構造を形成した後は、ＣＶＤによってＳｉ基板１０１上の全面にＳｉＯ2膜（図示せず）を成膜する。そして、ＳｉＯ2膜と支持体１２２とをＣＭＰで平坦化し、さらにＨＦ系溶液でウエットエッチング（即ち、ＨＦエッチ）することで、Ｓｉ層１１３の表面を露出させる。
Ｔ．Ｓａｋａｉ ｅｔ ａｌ．"Ｓｅｐａｒａｔｉｏｎ ｂｙ ＢｏｎｄｉｎｇＳｉ Ｉｓｌａｎｄｓ（ＳＢＳＩ） ｆｏｒ ＬＳＩ Ａｐｐｌｉｃａｔｉｏｎ"，Ｓｅｃｏｎｄ Ｉｎｔｅｒｎａｔｉｏｎａｌ ＳｉＧｅ Ｔｅｃｈｎｏｌｏｇｙ ａｎｄ Ｄｅｖｉｃｅ Ｍｅｅｔｉｎｇ，Ｍｅｅｔｉｎｇ Ａｂｓｔｒａｃｔ，ｐｐ．２３０−２３１，Ｍａｙ（２００４）
Ｔ．Ｓａｋａｉ ｅｔ ａｌ．"Ｓｅｐａｒａｔｉｏｎ ｂｙ ＢｏｎｄｉｎｇＳｉ Ｉｓｌａｎｄｓ（ＳＢＳＩ） ｆｏｒ ＬＳＩ Ａｐｐｌｉｃａｔｉｏｎ"，Ｓｅｃｏｎｄ Ｉｎｔｅｒｎａｔｉｏｎａｌ ＳｉＧｅ Ｔｅｃｈｎｏｌｏｇｙ ａｎｄ Ｄｅｖｉｃｅ Ｍｅｅｔｉｎｇ，Ｍｅｅｔｉｎｇ Ａｂｓｔｒａｃｔ，ｐｐ．２３０−２３１，Ｍａｙ（２００４）
上記のＳＢＳＩ法における重要な要素として、ＢＯＸ酸化工程がある。現状では、１０００℃−１ｈの酸化処理によって上下から成長したＳｉＯ2膜１３１ａおよび１３１ｂをその成長方向の中心付近で密着させＢＯＸ層を形成する方法を試みている。
しかしながら、図１１に示すように、酸化後の断面をＳＥＭ（Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｙ；走査型電子顕微鏡）で観察すると、上下から成長したＳｉＯ2膜が密着していない場合があった。その原因となっているのがＳｉ層の反りである。成長したＳｉＯ2膜の膜厚自体は、上下でくっつくのに十分であるがＳｉ層が上に凸状態に反っているため、反りが大きい中心辺りでは上下から成長したＳｉＯ2膜の間に隙間が残ってしまうことがある。このような状況で、後のプロセスであるＢＨＦ（バッファードフッ酸）エッチによるアクティブの表面出し、及びフッ酸系の洗浄を行った場合、隙間にＢＨＦが染み込んでＳｉＯ2膜が意図せずエッチングされてしまい、Ｓｉ基板上からＳｉ層が剥がれてしまうおそれがある（問題点）。
しかしながら、図１１に示すように、酸化後の断面をＳＥＭ（Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｙ；走査型電子顕微鏡）で観察すると、上下から成長したＳｉＯ2膜が密着していない場合があった。その原因となっているのがＳｉ層の反りである。成長したＳｉＯ2膜の膜厚自体は、上下でくっつくのに十分であるがＳｉ層が上に凸状態に反っているため、反りが大きい中心辺りでは上下から成長したＳｉＯ2膜の間に隙間が残ってしまうことがある。このような状況で、後のプロセスであるＢＨＦ（バッファードフッ酸）エッチによるアクティブの表面出し、及びフッ酸系の洗浄を行った場合、隙間にＢＨＦが染み込んでＳｉＯ2膜が意図せずエッチングされてしまい、Ｓｉ基板上からＳｉ層が剥がれてしまうおそれがある（問題点）。
ここで、本発明者は現在までの調査結果から、ＢＯＸ酸化工程でのＳｉ層の反りは図１２（Ａ）〜（Ｄ）に示すような現象を経て発生しているのではないか、と考えている。即ち、図１２（Ａ）および（Ｂ）に示すように、室温ではフラットである支持体１２２／Ｓｉ層１１３の積層構造が、まず昇温の段階で下に凸の状態になる。これは、支持体１２２の構成材料であるＳｉＯ2と、Ｓｉとの熱膨張係数の違い（Ｓｉ：４．１５Ｅ−６／Ｋ、ＳｉＯ2：０．５５Ｅ−６／Ｋ）が大きく影響しているためと考えられる。しかし、図１２（Ｃ）に示すように、昇温後の温度が高くなり、特に９６０℃以上になるとＳｉ層１１３を覆っている支持体１２２に粘性が生じ（粘性流動）、反りが開放されるため一度フラットに戻る。その状態でＳｉ層１１３の熱酸化が進む。酸化処理の終了後、今度は降温に入る。図１２（Ｄ）に示す降温の段階では、支持体１２２に粘性流動は起こらないため、
再び熱膨張係数の違いが影響してくる。その結果、Ｓｉ層１１３が上に凸の状態となってしまう。
再び熱膨張係数の違いが影響してくる。その結果、Ｓｉ層１１３が上に凸の状態となってしまう。
本発明は、このような事情に鑑みてなされたものであって、上下方向からそれぞれ成長する熱酸化膜同士の界面において隙間の残存を防止できるようにした半導体装置の製造方法、および半導体装置の提供を目的とする。
〔発明１〕 上記問題点を解決するために、発明１の半導体装置の製造方法は、半導体基板上に第１半導体層、第２半導体層および第３半導体層を順次積層する工程と、前記第３半導体層、前記第２半導体層および前記第１半導体層を部分的に順次エッチングすることによって、前記半導体基板上に前記第３半導体層、前記第２半導体層および前記第１半導体層を貫く第１溝を形成する工程と、前記第１溝が埋め込まれ且つ前記第３半導体層が覆われるようにして前記半導体基板上の全面に支持体膜を形成する工程と、前記支持体膜を部分的にエッチングすることによって、前記第２半導体層をその上方を覆った状態で支持する支持体を形成する工程と、前記支持体下から露出する第３半導体層、前記第２半導体層および前記第１半導体層を順次エッチングして、前記第３半導体層の側面と前記第１半導体層の側面とをそれぞれ露出させる第２溝を形成する工程と、前記第２半導体層よりも、前記第１半導体層および前記第３半導体層の方がエッチングされ易い条件で、前記第２溝を介して前記第１半導体層と前記第３半導体層とをエッチングすることによって、前記半導体基板と前記第２半導体層との間に第１空洞部を形成すると共に、前記第２半導体層と前記支持体との間に第２空洞部を形成する工程と、前記半導体基板を加熱して前記第１空洞部内に第１熱酸化膜を形成すると共に、前記第２空洞部内に前記第２熱酸化膜を形成する工程と、を含むことを特徴とするものである。ここで、第１空洞部内に第１熱酸化膜を形成する工程は、「ＢＯＸ酸化工程」とも呼ばれる。
上記の発明１の製造方法の一つの形態は、半導体基板上に第１半導体層、第２半導体層および第３半導体層を順次積層する第１の工程と、前記第３半導体層、前記第２半導体層および前記第１半導体層を部分的に順次エッチングすることによって、前記半導体基板上に前記第３半導体層、前記第２半導体層および前記第１半導体層を貫く第１溝を形成する第２の工程と、前記第１溝を埋め且つ前記第３半導体層を覆うように前記半導体基板の上方の全面に支持体膜を形成する第３の工程と、前記第３半導体層を覆う部分を含む前記支持体膜を部分的にエッチングすることにより前記第３半導体層を露出させる第４の工程と、前記第４工程により前記第３半導体層を露出させた部分から、前記第３半導体層、前記第２半導体層および前記第１半導体層を順次エッチングすることにより、第２溝を形成する第５の工程と、前記第２溝の側面に露出した前記第１半導体層をエッチングし、第１空洞部を形成する第６の工程と、前記第２溝の側面に露出した前記第３半導体層をエッチングし、第２空洞部を形成する第７の工程と、前記半導体基板を加熱して前記第１空洞部内に第１熱酸化膜を形成すると共に、前記第２空洞部内に第２熱酸化膜を形成する第８の工程と、を含む半導体装置の製造方法である。上記の一つの形態において、前記第６の工程と前記第７の工程とを、同時に行うことが好ましい。
上記の発明１の製造方法の一つの形態は、半導体基板上に第１半導体層、第２半導体層および第３半導体層を順次積層する第１の工程と、前記第３半導体層、前記第２半導体層および前記第１半導体層を部分的に順次エッチングすることによって、前記半導体基板上に前記第３半導体層、前記第２半導体層および前記第１半導体層を貫く第１溝を形成する第２の工程と、前記第１溝を埋め且つ前記第３半導体層を覆うように前記半導体基板の上方の全面に支持体膜を形成する第３の工程と、前記第３半導体層を覆う部分を含む前記支持体膜を部分的にエッチングすることにより前記第３半導体層を露出させる第４の工程と、前記第４工程により前記第３半導体層を露出させた部分から、前記第３半導体層、前記第２半導体層および前記第１半導体層を順次エッチングすることにより、第２溝を形成する第５の工程と、前記第２溝の側面に露出した前記第１半導体層をエッチングし、第１空洞部を形成する第６の工程と、前記第２溝の側面に露出した前記第３半導体層をエッチングし、第２空洞部を形成する第７の工程と、前記半導体基板を加熱して前記第１空洞部内に第１熱酸化膜を形成すると共に、前記第２空洞部内に第２熱酸化膜を形成する第８の工程と、を含む半導体装置の製造方法である。上記の一つの形態において、前記第６の工程と前記第７の工程とを、同時に行うことが好ましい。
このような方法によれば、第１熱酸化膜を形成する際に第２半導体層の反りを抑制することができ、第１空洞部内で上下方向からそれぞれ成長する第１熱酸化膜同士の界面に隙間が残らないようにすることができた。その結果、支持体を除去する際に上記界面へのエッチャントの侵入を防ぐことができ、半導体基板上からの第２半導体層の剥がれを防止することができた。
このような効果が得られた理由は、本発明者の考察によると、ＢＯＸ酸化工程において、第２半導体層に対する上下の構造が（当該第２半導体層に近接する範囲で）ほぼ同一となっているからである。第１、第２熱酸化膜の熱膨張係数がほぼ同一であるため、ＢＯＸ酸化の昇温または降温段階で、第２半導体層の下面が第１熱酸化膜から受ける外力と、第２半導体層の上面が第２熱酸化膜から受ける外力とがほぼ吊り合っていると考えられる。また、第２熱酸化膜は第２半導体層から支持体に向けて成長するため、第２熱酸化膜と支持体との密着性はそれほど高くなく、支持体の膨張または収縮に伴う力が第２半導体層に伝わりにくくなっていると考えられる。
〔発明２〕 発明２の半導体装置の製造方法は、発明１の半導体装置の製造方法において、前記第１熱酸化膜および前記第２熱酸化膜を形成した後で、前記半導体基板上の全面に絶縁層を堆積する工程と、前記絶縁層に少なくともＣＭＰ処理を施して当該絶縁層を前記第２半導体層上から除去する工程と、を含み、前記第２半導体層上から前記絶縁層を除去する工程では、前記第２半導体層上の前記第２熱酸化膜を前記ＣＭＰ処理のストッパに使用することを特徴とするものである。このような方法によれば、ＣＭＰ処理によって第２半導体層の表面が削られてしまうことを防ぐことができる。
上記の発明２の製造方法の一つの形態は、前記第１熱酸化膜および前記第２熱酸化膜を形成した後で、前記半導体基板の上方の全面に絶縁層を堆積する第９の工程と、前記絶縁層に少なくともＣＭＰ処理を施して、前記第２半導体層の上方から前記絶縁層及び前記支持体膜を除去する第１０の工程と、を含み、前記第１０の工程では、前記第２熱酸化膜を前記ＣＭＰ処理のストッパに使用する半導体装置の製造方法である。
上記の発明２の製造方法の一つの形態は、前記第１熱酸化膜および前記第２熱酸化膜を形成した後で、前記半導体基板の上方の全面に絶縁層を堆積する第９の工程と、前記絶縁層に少なくともＣＭＰ処理を施して、前記第２半導体層の上方から前記絶縁層及び前記支持体膜を除去する第１０の工程と、を含み、前記第１０の工程では、前記第２熱酸化膜を前記ＣＭＰ処理のストッパに使用する半導体装置の製造方法である。
〔発明３〕 発明３の半導体装置の製造方法は、発明１または発明２の半導体装置の製造方法において、前記第３半導体層を積層する工程では、後の工程で前記第１熱酸化膜と前
記第２熱酸化膜とを形成した後も前記第２熱酸化膜の上面と前記支持体との間に隙間が残
るように、当該第３半導体層を厚めに形成しておくことを特徴とするものである。
上記の発明３の製造方法の一つの形態は、発明１の製造方法の一つの形態または発明２の製造方法の一つの形態において、前記第１の工程において形成する前記第３半導体膜の厚さを、前記第８の工程で形成する前記第２熱酸化膜の厚さよりも厚くする半導体装置の製造方法である。
このような方法によれば、ＢＯＸ酸化工程の始めから最後まで、第２の熱酸化膜の上面と支持体との間に隙間が確保されるので、支持体の膨張および収縮の影響を上記隙間の介在によって弱めることができる。それゆえ、第２半導体層の反りをさらに抑制することが可能である。
記第２熱酸化膜とを形成した後も前記第２熱酸化膜の上面と前記支持体との間に隙間が残
るように、当該第３半導体層を厚めに形成しておくことを特徴とするものである。
上記の発明３の製造方法の一つの形態は、発明１の製造方法の一つの形態または発明２の製造方法の一つの形態において、前記第１の工程において形成する前記第３半導体膜の厚さを、前記第８の工程で形成する前記第２熱酸化膜の厚さよりも厚くする半導体装置の製造方法である。
このような方法によれば、ＢＯＸ酸化工程の始めから最後まで、第２の熱酸化膜の上面と支持体との間に隙間が確保されるので、支持体の膨張および収縮の影響を上記隙間の介在によって弱めることができる。それゆえ、第２半導体層の反りをさらに抑制することが可能である。
〔発明４〕 発明４の半導体装置の製造方法は、発明１から発明３の何れか一の半導体装置の製造方法であって、前記第１半導体層と前記第３半導体層は、それぞれエピタキシャル成長法で形成される単結晶のシリコンゲルマニウム（ＳｉＧｅ）層であり、前記第２半導体層は、エピタキシャル成長法で形成される単結晶のシリコン（Ｓｉ）層であることを特徴とするものである。
このような方法によれば、第１空洞部内で上下方向からそれぞれ成長するＳｉＯ2膜同士の界面に隙間が残らないようにすることができ、半導体基板上からのＳｉ層の剥がれを防止することができるので、Ｓｉ／ＳｉＯ2からなるＳＯＩ構造を歩留まり高く形成することが可能である。
〔発明５〕 発明５は、上記の発明１〜４のいずれか一の製造方法により製造された半導体装置である。その特徴としては、例えば、前記第２半導体膜が前記凸状に変形するのを防ぐ機能又は前記ＣＭＰ処理のストッパの機能を有する、前記第２半導体膜から成長させた前記第２熱酸化膜を有することである。
このような方法によれば、第１空洞部内で上下方向からそれぞれ成長するＳｉＯ2膜同士の界面に隙間が残らないようにすることができ、半導体基板上からのＳｉ層の剥がれを防止することができるので、Ｓｉ／ＳｉＯ2からなるＳＯＩ構造を歩留まり高く形成することが可能である。
〔発明５〕 発明５は、上記の発明１〜４のいずれか一の製造方法により製造された半導体装置である。その特徴としては、例えば、前記第２半導体膜が前記凸状に変形するのを防ぐ機能又は前記ＣＭＰ処理のストッパの機能を有する、前記第２半導体膜から成長させた前記第２熱酸化膜を有することである。
以下、本発明の実施の形態を添付図面を参照して説明する。
図１〜図５は、本発明の実施の形態に係る半導体装置の製造方法を示す図であり、図１（Ａ）〜図５（Ａ）は平面図、図１（Ｂ）〜図５（Ｂ）は図１（Ａ）〜図５（Ａ）をＸ１−Ｘ´１〜Ｘ５−Ｘ´５線でそれぞれ切断したときの断面図である。
図１（Ａ）及び（Ｂ）に示すように、まず始めに、シリコン（Ｓｉ）基板１上に図示しないシリコンバッファ（Ｓｉ−ｂｕｆｆｅｒ）層を形成し、その上に第１のシリコンゲルマニウム（ＳｉＧｅ）層１１を形成し、その上にＳｉ層１３を形成する。さらに、このＳｉ層１３上に第２のＳｉＧｅ層１５を形成する。Ｓｉ基板１はバルクウェハである。また、Ｓｉ−ｂｕｆｆｅｒ層、ＳｉＧｅ層１１、Ｓｉ層１３、ＳｉＧｅ層１５は、例えばエピタキシャル成長法で連続して形成する。ＳｉＧｅ層１３とＳｉＧｅ層１５は、例えば同じ厚さに形成する。
図１〜図５は、本発明の実施の形態に係る半導体装置の製造方法を示す図であり、図１（Ａ）〜図５（Ａ）は平面図、図１（Ｂ）〜図５（Ｂ）は図１（Ａ）〜図５（Ａ）をＸ１−Ｘ´１〜Ｘ５−Ｘ´５線でそれぞれ切断したときの断面図である。
図１（Ａ）及び（Ｂ）に示すように、まず始めに、シリコン（Ｓｉ）基板１上に図示しないシリコンバッファ（Ｓｉ−ｂｕｆｆｅｒ）層を形成し、その上に第１のシリコンゲルマニウム（ＳｉＧｅ）層１１を形成し、その上にＳｉ層１３を形成する。さらに、このＳｉ層１３上に第２のＳｉＧｅ層１５を形成する。Ｓｉ基板１はバルクウェハである。また、Ｓｉ−ｂｕｆｆｅｒ層、ＳｉＧｅ層１１、Ｓｉ層１３、ＳｉＧｅ層１５は、例えばエピタキシャル成長法で連続して形成する。ＳｉＧｅ層１３とＳｉＧｅ層１５は、例えば同じ厚さに形成する。
次に、図２（Ａ）及び（Ｂ）に示すように、フォトリソグラフィー技術及びエッチング技術を用いて、ＳｉＧｅ層１５、Ｓｉ層１３、ＳｉＧｅ層１１及びＳｉ−ｂｕｆｆｅｒ層（図示せず）を部分的に順次エッチングする。これにより、Ｓｉ基板１を底面とする溝ｈ１を形成する。この溝ｈ１は、支持体の脚部を配置するための溝である。なお、溝ｈ１を形成するエッチング工程では、Ｓｉ基板１の表面でエッチングを止めるようにしてもよいし、Ｓｉ基板１をオーバーエッチングして溝ｈ１を深くしてもよい。
次に、溝ｈ１を埋め込むようにしてＳｉ基板１上の全面に支持体膜を形成する。支持体膜は例えばシリコン酸化（ＳｉＯ2）膜であり、その厚さは例えば４００［ｎｍ］である。支持体膜の形成は例えばＣＶＤで行う。そして、図３（Ａ）および（Ｂ）に示すように、フォトリソグラフィー技術及びエッチング技術により、この支持体膜を部分的にエッチングして、ＳｉＧｅ層１５上を覆う支持体２２を形成する。続いて、この支持体２２下から露出しているＳｉＧｅ層１５、Ｓｉ層１３、ＳｉＧｅ層１１及びＳｉ−ｂｕｆｆｅｒ層（図示せず）を順次エッチングして、支持体２２で覆われているＳｉＧｅ層１５、Ｓｉ層１３及びＳｉＧｅ層１１のそれぞれの側面を露出させる溝ｈ２を形成する。溝ｈ２を形成するエッチング工程では、Ｓｉ基板１の表面でエッチングを止めるようにしてもよいし、Ｓｉ基板１をオーバーエッチングして溝ｈ２を深くしてもよい。
次に、図４（Ａ）および（Ｂ）の実線矢印で示すように、溝ｈ２を介してフッ硝酸溶液をＳｉＧｅ層１５、Ｓｉ層１３及びＳｉＧｅ層１１のそれぞれの側面に接触させて、ＳｉＧｅ層１５とＳｉＧｅ層１１とを選択的にエッチングして除去する。これにより、図６（Ａ）および（Ｂ）に示すように、Ｓｉ基板１とＳｉ層１３との間に第１の空洞部２５を形成すると同時に、Ｓｉ層１３と支持体２２との間に第２の空洞部２７を形成する。ここで、フッ硝酸溶液を用いたウェットエッチングでは、Ｓｉと比べてＳｉＧｅのエッチングレートが大きい（即ち、Ｓｉに対するエッチングの選択比が大きい）ので、Ｓｉ層１３を残しつつＳｉＧｅ層１１、１５だけをエッチングして除去することが可能である。空洞部２５、２７の形成後、Ｓｉ層１３はその側面が支持体２２によって支えられることとなる。図４（Ｂ）に示すように、空洞部２５、２７の形成後、Ｓｉ層１３に対する上下の構造は（Ｓｉ層１３に近接する範囲で）ほぼ同一となる。
次に、図５（Ａ）および（Ｂ）に示すように、Ｓｉ基板１を熱酸化して、第１、第２の空洞部内にそれぞれ熱酸化膜３１、３３を形成する（ＢＯＸ酸化工程）。このＢＯＸ酸化工程では、Ｓｉ層１３の反りを抑制することができ、空洞部２５内で上下方向からそれぞれ成長する熱酸化膜３１ａ、３１ｂ同士の界面に隙間が残らないようにすることができる。なお、この例では、第１、第２の空洞部の上下の面はそれぞれＳｉで構成されているので、熱酸化膜３１、３３は共にＳｉＯ2膜である。
熱酸化膜３１、３３を形成した後は、ＣＶＤなどの方法によりＳｉ基板１上の全面に絶縁膜を成膜して、溝ｈ１、ｈ２を埋め込む。ここで成膜する絶縁膜は、例えばＳｉＯ2膜やシリコン窒化（Ｓｉ3Ｎ4）膜である。次に、Ｓｉ基板１の全面を覆う絶縁膜とその下の支持体２２とを例えばＣＭＰにより平坦化する。なお、このＣＭＰ工程では熱酸化膜３３をＣＭＰ処理のストッパに使用すると良い。こうすることで、Ｓｉ層１３の表面が削られてしまうことを防ぐことができる。次に、ＣＭＰ処理後の絶縁膜および熱酸化膜３３を例えばＢＨＦでウェットエッチングして、Ｓｉ層１３上から熱酸化膜３３を完全に取り除く。このとき、熱酸化膜３１の界面は密着しているので、当該界面へのＢＨＦの侵入は防がれる。このようにして、支持体２２および絶縁膜によって周囲から素子分離されたＳＯＩ構造を、Ｓｉ基板１上に完成させる。
以上説明したように、本発明の実施の形態によれば、熱酸化膜３１を形成する際にＳｉ層１３の反りを抑制することができ、熱酸化膜３１ａと熱酸化膜３１ｂとの界面に隙間が残らないようにすることができる。このため、支持体２２や絶縁膜をＢＨＦでエッチングする際に、上記界面へのＢＨＦの侵入を防ぐことができ、Ｓｉ基板１上からのＳｉ層１３の剥がれを防止することができる。
また、このような効果が得られる理由については、本発明者の考察によると、ＢＯＸ酸化工程において、Ｓｉ層１３に対する上下の構造が（当該Ｓｉ層１３に近接する範囲で）ほぼ同一となっているからである。熱酸化膜３１、３３の熱膨張係数がほぼ同一であるため、ＢＯＸ酸化の昇温または降温段階で、Ｓｉ層１３の下面が熱酸化膜３１から受ける外力と、Ｓｉ層１３の上面が熱酸化膜３３から受ける外力とがほぼ吊り合っていると考えられる。また、熱酸化膜３３はＳｉ層１３から支持体２２に向けて成長するため、熱酸化膜３３と支持体２２との密着性はそれほど高くなく、支持体の膨張または収縮に伴う力がＳｉ層１３に伝わりにくくなっていると考えられる。
この実施の形態では、Ｓｉ基板１が本発明の「半導体基板」に対応し、ＳｉＧｅ層１１が本発明の「第１半導体層」に対応し、Ｓｉ層１３が本発明の「第２半導体層」に対応し、ＳｉＧｅ層１５が本発明の「第３半導体層」に対応している。また、溝ｈ１が本発明の「第１溝」に対応し、溝ｈ２が本発明の「第２溝」に対応している。さらに、空洞部２５が本発明の「第１空洞部」に対応し、空洞部２７が本発明の「第２空洞部」に対応している。また、熱酸化膜３１が本発明の「第１熱酸化膜」に対応し、熱酸化膜３３が本発明の「第２熱酸化膜」に対応している。
なお、この実施の形態では、図６（Ａ）〜（Ｃ）に示すように、熱酸化膜３１、３３を形成した後も熱酸化膜３３の上面と支持体２２との間に隙間が残るように、ＳｉＧｅ層１５を必要以上に厚めに形成しても良い。即ち、図７（Ａ）に示すように、空洞部２５、２７を形成する前のＳｉ層１３の（厚さ方向の中心から）上半分の厚さをＴSiとし、ＳｉＧｅ層１５の厚さをＴSiGeとする。また、図７（Ｂ）に示すように、熱酸化膜３１、３３を形成した後のＳｉ層１３の（厚さ方向の中心から）上半分の厚さをＴSi´とし、熱酸化膜３３の厚さをＴOXとする。そして、ＳｉＧｅ層１５の形成工程では、（１）式を満たすようにＳｉＧｅ層１５を厚く形成する。
ＴSi＋ＴSiGe＞ＴSi´＋ＴOX…（１）
このような方法によれば、ＢＯＸ酸化工程の始めから最後まで、熱酸化膜３３の上面と支持体２２との間に隙間が確保されるので、支持体２２の膨張および収縮の影響を上記隙間の介在によって弱めることができる。それゆえ、Ｓｉ層の反りをさらに抑制することが可能である。
１ Ｓｉ基板、１１、１５ ＳｉＧｅ層、１３ Ｓｉ層、２２ 支持体、２５、２７ 空洞部、３１、３１ａ、３１ｂ ３３ 熱酸化膜、ｈ１、ｈ２ 溝
Claims (6)
- 半導体基板上に第１半導体層、第２半導体層および第３半導体層を順次積層する第１の工程と、
前記第３半導体層、前記第２半導体層および前記第１半導体層を部分的に順次エッチングすることによって、前記半導体基板上に前記第３半導体層、前記第２半導体層および前記第１半導体層を貫く第１溝を形成する第２の工程と、
前記第１溝を埋め且つ前記第３半導体層を覆うように前記半導体基板の上方の全面に支持体膜を形成する第３の工程と、
前記第３半導体層を覆う部分を含む前記支持体膜を部分的にエッチングすることにより前記第３半導体層を露出させる第４の工程と、
前記第４工程により前記第３半導体層を露出させた部分から、前記第３半導体層、前記第２半導体層および前記第１半導体層を順次エッチングすることにより、第２溝を形成する第５の工程と、
前記第２溝の側面に露出した前記第１半導体層をエッチングし、第１空洞部を形成する第６の工程と、
前記第２溝の側面に露出した前記第３半導体層をエッチングし、第２空洞部を形成する第７の工程と、
前記半導体基板を加熱して前記第１空洞部内に第１熱酸化膜を形成すると共に、前記第２空洞部内に第２熱酸化膜を形成する第８の工程と、
を含む半導体装置の製造方法。 - 前記第６の工程と前記第７の工程とを、同時に行うことを特徴とする請求項１に記載の半導体装置の製造方法。
- 前記第１熱酸化膜および前記第２熱酸化膜を形成した後で、前記半導体基板の上方の全面に絶縁層を堆積する第９の工程と、
前記絶縁層に少なくともＣＭＰ処理を施して、前記第２半導体層の上方から前記絶縁層及び前記支持体膜を除去する第１０の工程と、を含み、
前記第１０の工程では、前記第２熱酸化膜を前記ＣＭＰ処理のストッパに使用すること、を特徴とする請求項１または請求項２のいずれかに記載の半導体装置の製造方法。 - 前記第１の工程において形成する前記第３半導体膜の厚さを、前記第８の工程で形成する前記第２熱酸化膜の厚さよりも厚くすることを特徴とする請求項１から請求項３の何れか一項に記載の半導体装置の製造方法。
- 前記第１半導体層と前記第３半導体層は、それぞれエピタキシャル成長法で形成される単結晶のシリコンゲルマニウム（ＳｉＧｅ）層であり、
前記第２半導体層は、エピタキシャル成長法で形成される単結晶のシリコン（Ｓｉ）層であることを特徴とする請求項１から請求項４の何れか一項に記載の半導体装置の製造方法。 - 請求項１から請求項５の何れか一項に記載の半導体装置の製造方法で製造した半導体装置。
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