JP2009135288A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】空洞部内に隙間無くＢＯＸ層を形成することができ、半導体基板上からのＳＯＩ層の剥がれを防止できるようにした半導体装置の製造方法を提供する。
【解決手段】Ｓｉ基板１上にＳｉＧｅ層とＳｉ層５とを順次形成する工程と、Ｓｉ層５及びＳｉＧｅ層を部分的にエッチングして、Ｓｉ層５及びＳｉＧｅ層を貫く支持体穴ｈ１を形成する工程と、Ｓｉ層５を支持するための支持体を少なくとも支持体穴ｈ１に形成する工程と、少なくともＳｉ層５を部分的にエッチングして、ＳｉＧｅ層を露出させる溝ｈ２を形成する工程と、溝ｈ２を介してＳｉＧｅ層をエッチングすることにより、Ｓｉ層５とＳｉ基板１との間に空洞部を形成する工程と、Ｓｉ基板１上にＳＯＧ膜２１を塗布して空洞部を埋め込む工程と、ＳＯＧ膜２１に熱処理を施して当該ＳＯＧ膜２１を硬化させる工程と、を含む。
【選択図】図５

Description

本発明は、半導体装置の製造方法に関し、特に、半導体基板上にいわゆるＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）構造を部分的に形成する技術に関する。

ＳＯＩ基板上に形成された電界効果型トランジスタは、素子分離の容易性、ラッチアップフリー、ソース／ドレイン接合容量が小さいなどの点から、その有用性が注目されている。特に、完全空乏型ＳＯＩトランジスタは、低消費電力かつ高速動作が可能で、低電圧駆動が容易なため、ＳＯＩトランジスタを完全空乏モードで動作させるための研究が盛んに行われている。ＳＯＩ基板としては、例えば、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ ｂｙ Ｉｍｐｌａｎｔｅｄ Ｏｘｙｇｅｎ）基板や貼り合わせ基板などが用いられているが、いずれもその製造法が特殊であり、通常のＣＭＯＳプロセスでは作ることができない。

このため、普通のバルクシリコンウェハから、通常のＣＭＯＳプロセスでＳＯＩ構造を作る方法であるＳＢＳＩ（Ｓｅｐａｒａｔｉｏｎ ｂｙ Ｂｏｎｄｉｎｇ Ｓｉｌｉｃｏｎ Ｉｓｌａｎｄ）法が知られている（例えば、非特許文献１参照。）。以下、ＳＢＳＩ法について図を参照しながら説明する。
図８〜図１０は、従来例に係る半導体装置の製造方法を示す図であり、図８（Ａ）〜図１０（Ａ）は平面図、図８（Ｂ）〜図１０（Ｂ）は図８（Ａ）〜図１０（Ａ）をＸ８−Ｘ´８〜Ｘ１０−Ｘ´１０線でそれぞれ切断したときの断面図である。

図８（Ａ）及び（Ｂ）に示すように、まず始めに、シリコン（Ｓｉ）基板１０１上にシリコンゲルマニウム（ＳｉＧｅ）層１１１とＳｉ層１１３とを順次成膜し、そこに支持体用の溝ｈ´１を形成する。Ｓｉ層１１３とＳｉＧｅ層１１１はエピタキシャル成長法で形成し、支持体用の溝ｈ´１はドライエッチングで形成する。次に、Ｓｉ基板１０１上の全面に支持体膜を成膜した後、支持体膜をドライエッチングして、図９（Ａ）及び（Ｂ）に示すような支持体１２２を形成し、さらに、支持体１２２下から露出しているＳｉ層１１３／ＳｉＧｅ層１１１もドライエッチングする。この状態で、ＳｉＧｅ層１１１を図９（Ａ）の矢印の方向からフッ硝酸溶液でエッチングすると、支持体１２２にＳｉ層１１３がぶらさがった形でＳｉ層１１３の下に空洞部１２５が形成される。

次に、図１０（Ａ）及び（Ｂ）に示すように、Ｓｉ基板１０１を熱酸化して空洞部１２５内にＳｉＯ₂膜１３１を形成する（ＢＯＸ酸化工程）。このようにして、ＳｉＯ₂膜１３１とＳｉ層１１３とからなるＳＯＩ構造をバルクシリコンウェハ上に形成する。ＳＯＩ構造を形成した後は、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）によってＳｉ基板１０１上の全面にＳｉＯ₂膜（図示せず）を成膜する。そして、ＳｉＯ₂膜と支持体１２２とをＣＭＰで平坦化し、さらにＨＦ系溶液でウエットエッチング（即ち、ＨＦエッチ）することで、Ｓｉ層１１３の表面を露出させる。
Ｔ．Ｓａｋａｉ ｅｔ ａｌ．"Ｓｅｐａｒａｔｉｏｎ ｂｙ ＢｏｎｄｉｎｇＳｉ Ｉｓｌａｎｄｓ（ＳＢＳＩ） ｆｏｒ ＬＳＩ Ａｐｐｌｉｃａｔｉｏｎ"，Ｓｅｃｏｎｄ Ｉｎｔｅｒｎａｔｉｏｎａｌ ＳｉＧｅ Ｔｅｃｈｎｏｌｏｇｙ ａｎｄ Ｄｅｖｉｃｅ Ｍｅｅｔｉｎｇ，Ｍｅｅｔｉｎｇ Ａｂｓｔｒａｃｔ，ｐｐ．２３０−２３１，Ｍａｙ（２００４）

上記のＳＢＳＩ法における重要な要素として、ＢＯＸ酸化工程がある。現状では、１０００℃−１ｈの酸化処理によって上下から成長したＳｉＯ₂膜１３１ａ及び１３１ｂをその成長方向の中心付近で密着させＢＯＸ層を形成する方法を試みている。
しかしながら、図１１に示すように、酸化後の断面をＳＥＭ（Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｙ；走査型電子顕微鏡）で観察すると、上下から成長したＳｉＯ₂膜が密着していない場合があった。その原因となっているのがＳｉ層の反りである。成長したＳｉＯ₂膜の膜厚自体は、上下でくっつくのに十分であるがＳｉ層が上に凸状態に反っているため、反りが大きい中心辺りでは上下から成長したＳｉＯ₂膜の間に隙間が残ってしまうことがある。このような状況で、後のプロセスであるＢＨＦ（Ｂｕｆｆｅｒｅｄ ＨＦ：バッファード フッ酸）エッチによるアクティブの表面出し、及びフッ酸系の洗浄を行った場合、隙間にＢＨＦが染み込んでＳｉＯ₂膜が意図せずエッチングされてしまい、Ｓｉ基板上からＳｉ層が剥がれてしまうおそれがある。

また、支持体の膜質や酸化条件の最適化によってＳｉ層の反りを解消することができても、図１２（ａ）に示すように上下から成長させたＳｉＯ₂膜表面の荒れによって完全な密着が得られない場合がある。この荒れ（即ち、微細な凹凸）は、ＳｉＧｅ層を選択的にエッチングする際に、Ｓｉ層及びＳｉ基板の各表面も多少エッチングされて、ダメージを受けてしまうことに起因する。Ｓｉ層及びＳｉ基板の各表面に微細な凹凸が形成されると、ＢＯＸ酸化工程で上下から成長してくるＳｉＯ₂膜の各表面にも上記凹凸が反映されてしまう。その結果、図１２（ｂ）に示すように、ＳｉＯ₂膜同士を完全に密着させることができず、ＳＯＩ層に反りがない場合であっても、上記問題点が生じてしまう可能性があった。
そこで、本発明は、このような事情に鑑みてなされたものであって、空洞部内に隙間無くＢＯＸ層を形成することができ、半導体基板上からのＳＯＩ層の剥がれを防止できるようにした半導体装置の製造方法の提供を目的とする。

上記問題点を解決するために、発明１の半導体装置の製造方法は、半導体基板上に第１半導体層を形成する工程と、前記第１半導体層上に第２半導体層を形成する工程と、前記第２半導体層及び前記第１半導体層をエッチングして、前記第２半導体層及び前記第１半導体層を貫く第１溝を形成する工程と、前記第１溝に支持体を形成する工程と、前記第２半導体層をエッチングして、前記第１半導体層を露出させる第２溝を形成する工程と、前記第２溝を介して前記第１半導体層をエッチングすることにより、前記第２半導体層と前記半導体基板との間に空洞部を形成する工程と、前記半導体基板に液体絶縁膜を塗布して前記空洞部を埋め込む工程と、前記液体絶縁膜に熱処理を施して当該液体絶縁膜を硬化させる工程と、を含むことを特徴とするものである。

ここで、本発明の「半導体基板」は例えばバルクのシリコン（Ｓｉ）基板であり、「第１半導体層」は例えば単結晶のシリコンゲルマニウム（ＳｉＧｅ）層であり、「第２半導体層」は例えば単結晶のＳｉ層である。ＳｉＧｅ層及びＳｉ層は、例えばエピタキシャル成長法によって形成することができる。また、本発明の「支持体」は例えばシリコン酸化（ＳｉＯ₂）膜又はシリコン窒化（Ｓｉ₃Ｎ₄）膜などの絶縁膜からなる。

発明２の半導体装置の製造方法は、発明１の半導体装置の製造方法において、前記空洞部を埋め込む工程では、前記空洞部及び前記第２溝を埋め込むことを特徴とするものである。ここで、本発明の「第１溝」及び「第２溝」は例えば素子分離領域と平面視で重なる領域に形成される。第１溝に埋め込まれた「支持体」が例えばシリコン酸化（ＳｉＯ₂）膜又はシリコン窒化（Ｓｉ₃Ｎ₄）膜などの絶縁膜からなる場合、第１溝及び第２溝により平面視で囲まれた領域が素子領域（即ち、ＳＯＩ構造が形成される領域）となる。

発明３の半導体装置の製造方法は、発明１又は発明２の半導体装置の製造方法において、前記液体絶縁膜としてＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）を用いることを特徴とするものである。ここで、「ＳＯＧ」とは、ＳｉＯ₂をアルコールなどの溶剤に溶かした液体絶縁膜のことである。ＳＯＧの塗布には例えばスピンコータを用いる。塗布後のＳＯＧは、熱処理を施すことにより緻密なＳｉＯ₂膜となる。

発明４の半導体装置の製造方法は、発明１又は発明２の半導体装置の製造方法において、前記液体絶縁膜としてポリシラザンを用いることを特徴とする請求項１又は請求項２に記載の半導体装置の製造方法。ここで、「ポリシラザン」とは、−（ＳｉＨ₂ＮＨ）−の構造からなるポリマーを含んだ液体絶縁膜のことである。ポリシラザンの塗布には例えばスピンコータを用いる。下記（１）式に示すように、塗布後のポリシラザンは、例えば水蒸気雰囲気下４５０℃の熱処理を施すことにより水分と反応して、緻密なＳｉＯ₂膜となる。

−（ＳｉＨ₂ＮＨ）− ＋ ２Ｈ₂Ｏ ⇒ ＳｉＯ₂ ＋ ＮＨ₃ ＋ ２Ｈ₂ …（１）

発明１〜４の半導体装置の製造方法によれば、空洞部内に液体絶縁膜を隙間無く導入することが容易であり、空洞部内に絶縁膜（即ち、ＢＯＸ層）を埋め込み性良く形成することができる。熱酸化のように、空洞部内で上下からＳｉＯ₂膜を成長させるプロセスではないので、ＳｉＯ₂膜同士を密着させるという概念はなく、密着不良という問題は生じない。従って、第２半導体層（即ち、ＳＯＩ層）が反ったり、ＳＯＩ層及び半導体基板の各表面に微細な凹凸が形成されたりしている場合でも、空洞部内に隙間無くＢＯＸ層を形成することができ、ＢＯＸ層内部へのエッチング液の侵入を防ぐことができる。これにより、半導体基板上からＳＯＩ層が剥がれてしまうことを防ぐことができる。

また、熱酸化によりＢＯＸ層を形成する場合と比べて、ＳＯＩ層の膜減りが無く、第１半導体層の膜厚がそのままＢＯＸ層の厚さとなる。従って、第１半導体層を成膜した時点で最終的な素子膜厚（即ち、ＢＯＸ層とＳＯＩ層とからなるＳＯＩ構造の厚さ）をほぼ決定することができ、ＢＯＸ層の膜厚制御性を高めることができる。
さらに、発明２の半導体装置の製造方法によれば、空洞部の埋め込みと、素子分離のトレンチ（第２溝に相当）の埋め込みとを同時に行うことができるので、工程数の削減に寄与することができる。

以下、本発明の実施の形態を添付図面を参照して説明する。
図１〜図７は、本発明の実施の形態に係る半導体装置の製造方法を示す図であり、図１（Ａ）〜図７（Ａ）は平面図、図１（Ｂ）〜図７（Ｂ）は図１（Ａ）〜図７（Ａ）をＸ１−Ｘ´１〜Ｘ７−Ｘ´７線でそれぞれ切断したときの断面図である。
まず始めに、図１（Ａ）及び（Ｂ）に示すように、バルクのＳｉ基板１上に、図示しない単結晶のシリコンバッファ（Ｓｉ−ｂｕｆｆｅｒ）層を形成し、その上に単結晶のシリコンゲルマニウム（ＳｉＧｅ）層３を形成し、その上に単結晶のシリコン（Ｓｉ）層５を形成する。これらＳｉ−ｂｕｆｆｅｒ層、ＳｉＧｅ層３、Ｓｉ層５は、例えばエピタキシャル成長法で連続して形成する。

次に、図２（Ａ）及び（Ｂ）に示すように、フォトリソグラフィー技術及びエッチング技術により、Ｓｉ層５、ＳｉＧｅ層３及びＳｉ−ｂｕｆｆｅｒ層（図示せず）をそれぞれ部分的にエッチングする。これにより、素子分離領域（即ち、ＳＯＩ構造を形成しない領域）と平面視で重なる領域に、Ｓｉ基板１を底面とする支持体穴ｈ１を形成する。このエッチング工程では、Ｓｉ基板１の表面でエッチングを止めるようにしてもよいし、Ｓｉ基板１をオーバーエッチングして凹部を形成するようにしても良い。例えば、支持体穴ｈ１が形成される領域において、素子分離のトレンチをＳｉ層５の膜厚及びＳｉＧｅ層３の膜厚の合計値よりも深く形成したい場合は、当該工程においてＳｉ基板１に凹部を形成すれば良い。

次に、支持体穴ｈ１を埋め込むようにしてＳｉ基板１上にシリコン酸化（ＳｉＯ₂）膜を形成する。このＳｉＯ₂膜は例えばＣＶＤで形成する。そして、フォトリソグラフィー技術及びエッチング技術により、ＳｉＯ₂膜、Ｓｉ層５、ＳｉＧｅ層３及びＳｉ−ｂｕｆｆｅｒ層（図示せず）をそれぞれ順次、部分的にエッチングする。これにより、図３（Ａ）及び（Ｂ）に示すように、ＳｉＯ₂膜１１からなる支持体を形成すると共に、素子分離領域と平面視で重なる領域にＳｉ基板１を底面とする溝ｈ２を形成する。この溝ｈ２を形成する工程では、Ｓｉ基板１の表面でエッチングを止めるようにしても良いし、Ｓｉ基板１をオーバーエッチングして凹部を形成するようにしても良い。例えば、溝ｈ２が形成される領域において、素子分離のトレンチをＳｉ層５の膜厚及びＳｉＧｅ層３の膜厚の合計値よりも深く形成したい場合は、当該工程においてＳｉ基板１に凹部を形成すれば良い。

次に、図４（Ａ）及び（Ｂ）に示すように、溝ｈ２を介して例えばフッ硝酸溶液をＳｉ層５及びＳｉＧｅ層のそれぞれの側面に接触させて、ＳｉＧｅ層を選択的にエッチングして除去する。これにより、Ｓｉ層５とＳｉ基板１との間に空洞部１３を形成する。フッ硝酸溶液を用いたウェットエッチングでは、Ｓｉと比べてＳｉＧｅのエッチングレートが大きい（即ち、Ｓｉに対するエッチングの選択比が大きい）ので、Ｓｉ層５を残しつつＳｉＧｅ層だけをエッチングして除去することが可能である。空洞部１３の形成後、Ｓｉ層５は支持体（ＳｉＯ₂膜）１１により支えられることとなる。なお、上記のＳｉＧｅ層をエッチングする工程では、フッ硝酸溶液の代わりに、フッ硝酸過水、アンモニア過水、或いはフッ酢酸過水などを用いても良い。過水とは過酸化水素水のことである。この場合も、Ｓｉと比べてＳｉＧｅのエッチングレートが大きいので、ＳｉＧｅ層を選択的に除去することが可能である。

次に、図５（Ａ）及び（Ｂ）に示すように、Ｓｉ基板１上に液状のＳＯＧ膜２１を塗布して、空洞部を完全に埋め込む。ＳＯＧ膜２１の塗布は例えばスピンコータを用いて行う。スピンコータを用いた塗布処理では、ＳＯＧ膜はＳｉ基板（即ち、ウエーハ）１上に滴下され、例えばウエーハ１の表面の中心を通る鉛直線を軸に当該ウエーハ１を回転させることにより、ウエーハ１の中心から外周に向けて遠心力で広がるように塗布される。従って、空洞部内へのＳＯＧ膜２１の導入はスムーズ且つ容易に行われ、空洞部内にＳＯＧ膜２１を隙間無く導入することができる。また、図５（Ｂ）に示すように、このＳＯＧ膜２１の塗布工程では、支持体１１を完全に覆うようにＳＯＧ膜２１を厚く形成して、空洞部だけでなく溝ｈ２も完全に埋め込む。

次に、ＳＯＧ膜２１が形成されたＳｉ基板１全体に熱処理を施してＳＯＧ膜２１を硬化させる。これにより、図６（Ａ）及び（Ｂ）に示すように、ＳＯＧ膜を前駆体として緻密なＳｉＯ₂膜２２を形成する。上記の熱処理後は、ＳｉＯ₂膜２２により空洞部と溝ｈ２の両方が完全に埋め込まれた状態となる。
次に、ＳｉＯ₂膜２２及びＳｉＯ₂膜（支持体）１１を例えばＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈ）により平坦化しながら除去して、図７（Ａ）及び（Ｂ）に示すように、Ｓｉ層５の表面を露出させる。これにより、バルクのＳｉ基板１上にＳｉＯ₂膜２２とＳｉ層５とからなるＳＯＩ構造を備えた、ＳＯＩ基板１０が完成する。なお、上記の平坦化工程では、Ｓｉ層５上にＳｉＯ₂膜１１を僅かに残した状態でＣＭＰを止め、残りのＳｉＯ₂膜１１をＢＨＦ又はＤＨＦ（Ｄｉｌｕｔｅｄ ＨＦ：希フッ酸）等を用いたウェットエッチングで除去することが好ましい。これにより、Ｓｉ層５表面がＣＭＰによりダメージを受けることを防止することができる。

図７（Ａ）に示すように、Ｓｉ層５の周囲には、当該Ｓｉ層５を平面視で囲むＳｉＯ₂膜１１、２２が形成されており、これらＳｉＯ₂膜１１、２７が素子分離層として機能することとなる。
その後、図７（Ａ）及び（Ｂ）に示すＳＯＩ基板１０に例えばＭＯＳトランジスタを形成する。具体的には、Ｓｉ層５の表面にゲート絶縁膜（図示せず）を形成する。ゲート絶縁膜は、例えば、熱酸化により形成されるＳｉＯ₂膜若しくはシリコン酸化窒化膜（ＳｉＯＮ）、又は、Ｈｉｇｈ−ｋ材料膜である。次に、このゲート絶縁膜が形成されたＳＯＩ基板１０上の全面にポリシリコン（ｐｏｌｙ−Ｓｉ）膜を形成する。このポリシリコン膜の形成は、例えばＣＶＤ法により行う。ここでは、ポリシリコン膜に不純物をイオン注入、又は、ｉｎ−Ｓｉｔｕ等で導入して、ポリシリコン膜に導電性を持たせる。次に、フォトリソグラフィー技術とエッチング技術により、ポリシリコン膜を部分的にエッチングしてゲート電極（図示せず）を形成する。そして、ゲート電極をマスクにＳｉ層５に不純物をイオン注入し熱処理を施して、ソース又はドレイン（図示せず）を形成する。このようにして、ＭＯＳトランジスタを完成させる。

なお、上記のＭＯＳトランジスタの製造工程では、図示しないＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）を形成しても良い。その場合は、ソース又はドレイン（以下、Ｓ／Ｄ層）を形成する前にＬＤＤ層を形成し、ＬＤＤ層を形成した後でゲート電極の側壁に絶縁膜からなるサイドウォールを形成する。そして、サイドウォール及びゲート電極をマスクにＳｉ層５に不純物をイオン注入し熱処理を施して、Ｓ／Ｄ層を形成すれば良い。

以上説明したように、本発明の実施の形態によれば、空洞部１３内に液状のＳＯＧ膜２１を隙間無く導入することが容易であり、空洞部１３内にＳｉＯ₂膜（即ち、ＢＯＸ層）２２を埋め込み性良く形成することができる。熱酸化のように、空洞部１３内で上下からＳｉＯ₂膜を成長させるプロセスではないので、ＳｉＯ₂膜同士を密着させるという概念はなく、密着不良という問題は生じない。従って、Ｓｉ層（即ち、ＳＯＩ層）５が反ったり、ＳｉＧｅ層３のエッチング過程でＳＯＩ層５及びＳｉ基板１の各表面に微細な凹凸が形成されたりした場合でも、空洞部１３内に隙間無くＢＯＸ層２２を形成することができ、ＢＯＸ層２２内部へのエッチング液の侵入を防ぐことができる。これにより、Ｓｉ基板１上からＳＯＩ層５が剥がれてしまうことを防ぐことができる。

また、熱酸化によりＢＯＸ層を形成する場合と比べて、ＳＯＩ層５の膜減りが無く、ＳｉＧｅ層３の膜厚がそのままＢＯＸ層２２の厚さとなる。従って、ＳｉＧｅ層３を成膜した時点で最終的な素子膜厚（即ち、ＢＯＸ層２２とＳＯＩ層５とからなるＳＯＩ構造の厚さ）をほぼ決定することができ、ＢＯＸ層２２の膜厚制御性を高めることができる。
さらに、本発明の実施の形態によれば、空洞部１３の埋め込みと、素子分離のトレンチ（溝ｈ２に相当）の埋め込みとを同時に行うことができるので、工程数の削減に寄与することができる。

この実施の形態では、Ｓｉ基板１が本発明の「半導体基板」に対応し、ＳｉＧｅ層３が本発明の「第１半導体層」に対応し、Ｓｉ層５が本発明の「第２半導体層」に対応している。また、支持体穴ｈ１が本発明の「第１溝」に対応し、溝ｈ２が本発明の「第２溝」に対応している。そして、ＳＯＧ膜２１が本発明の「液体絶縁膜」に対応している。
なお、上記の実施形態では、本発明の「液体絶縁膜」の一例として液状のＳＯＧ膜を用いる場合について説明したが、液体絶縁膜はこれに限られることはなく、例えば、ポリシラザンであっても良い。その場合は、ＳＯＧ膜を用いたときと同様、例えばスピンコータを用いてＳｉ基板１上にポリシラザンを塗布すれば良い。また、塗布後は、ポリシラザンに例えば水蒸気雰囲気下４５０℃の熱処理を施す。これにより、（１）式に示したように、ポリシラザンと水分とが反応して緻密なＳｉＯ₂膜２２が形成される。このような場合であっても、ＳＯＧ膜を用いたときと同様の効果を得ることができる。

実施の形態に係る半導体装置の製造方法を示す図（その１）。 実施の形態に係る半導体装置の製造方法を示す図（その２）。 実施の形態に係る半導体装置の製造方法を示す図（その３）。 実施の形態に係る半導体装置の製造方法を示す図（その４）。 実施の形態に係る半導体装置の製造方法を示す図（その５）。 実施の形態に係る半導体装置の製造方法を示す図（その６）。 実施の形態に係る半導体装置の製造方法を示す図（その７）。 従来例に係る半導体装置の製造方法を示す図（その１）。 従来例に係る半導体装置の製造方法を示す図（その２）。 従来例に係る半導体装置の製造方法を示す図（その３）。 反りに起因した従来の問題点を示す図（ＳＥＭ観察図）。 凹凸に起因した従来の問題点を示す図（ＳＥＭ観察図）。

符号の説明

１ Ｓｉ基板、３ ＳｉＧｅ層、５ Ｓｉ層、１０ ＳＯＩ基板、１１ 支持体（ＳｉＯ₂膜）、１３ 空洞部、２１ ＳＯＧ膜、２２ （ＳＯＧ膜が硬化した）ＳｉＯ₂膜、ｈ１ 支持体穴、ｈ２ 溝

Claims (4)

1. 半導体基板上に第１半導体層を形成する工程と、
   前記第１半導体層上に第２半導体層を形成する工程と、
   前記第２半導体層及び前記第１半導体層をエッチングして、前記第２半導体層及び前記第１半導体層を貫く第１溝を形成する工程と、
   前記第１溝に支持体を形成する工程と、
   前記第２半導体層をエッチングして、前記第１半導体層を露出させる第２溝を形成する工程と、
   前記第２溝を介して前記第１半導体層をエッチングすることにより、前記第２半導体層と前記半導体基板との間に空洞部を形成する工程と、
   前記半導体基板に液体絶縁膜を塗布して前記空洞部を埋め込む工程と、
   前記液体絶縁膜に熱処理を施して当該液体絶縁膜を硬化させる工程と、を含むことを特徴とする半導体装置の製造方法。
2. 前記空洞部を埋め込む工程では、
   前記空洞部及び前記第２溝を埋め込むことを特徴とする請求項１に記載の半導体装置の製造方法。
3. 前記液体絶縁膜としてＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）を用いることを特徴とする請求項１又は請求項２に記載の半導体装置の製造方法。
4. 前記液体絶縁膜としてポリシラザンを用いることを特徴とする請求項１又は請求項２に記載の半導体装置の製造方法。

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