JP4363419B2 - 半導体装置の製造方法 - Google Patents
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Description
本発明は、半導体装置の製造方法及び半導体装置に関し、特に、半導体装置にＳＯＩ（Silicon On Insulator）構造を形成する技術に関する。
上記したＳＯＩ構造を有する半導体装置の製造方法は、例えば非特許文献１に記載のように、ＳＢＳＩ（Separation by Bonding Si Islands）法を用いることにより、シリコン基板上にＳＯＩ層を部分的に形成し、このＳＯＩ層にＳＯＩトランジスタを形成する方法が開示されている。
上記したＳＢＳＩ法を用いてＳＯＩ構造を形成する方法を説明する。まず、シリコン基板上にシリコンゲルマニウム（ＳｉＧｅ）層、シリコン（Ｓｉ）層をエピタキシャル成長させ、次に、シリコン層を支持するための支持体穴を形成する。その上から酸化膜などを成膜した後、素子形成領域及び支持体の形状を得るようにパターンニングする。その後、支持体の下側にあるシリコンゲルマニウム層を選択的にエッチングすることにより、シリコン層が支持体に支持され、シリコン層の下に空洞部が形成される。そして、空洞部に熱酸化法を用いて、シリコン基板側とシリコン層側とから酸化膜を成長させることにより、シリコン基板とシリコン層との間にＢＯＸ（Buried Oxide）層を形成する。そして、シリコン基板上を平坦化処理した後、フッ酸などのエッチング液を用いてエッチングを行いシリコン層を表面に露出させることにより、シリコン基板上にＳＯＩ構造が形成される。
Ｔ．Ｓａｋａｉ ｅｔ ａｌ．，Ｓｅｃｏｎｄ Ｉｎｔｅｒｎａｔｉｏｎａｌ ＳｉＧｅ Ｔｅｃｈｎｏｌｏｇｙ ａｎｄ Ｄｅｖｉｃｅ Ｍｅｅｔｉｎｇ，Ｍｅｅｔｉｎｇ Ａｂｓｔｒａｃｔ，ｐｐ．２３０−２３１，Ｍａｙ（２００４）
しかしながら、空洞部にＢＯＸ層を形成する際、図１４に示すように、シリコン基板１１１から成長した第１ＢＯＸ層１１２及びシリコン層１１３から成長した第２ＢＯＸ層１１４が空洞部内に充填しきれず、隙間１１５が残る場合がある。これにより、フッ酸などのエッチング液を用いてシリコン層１１３の表面を露出させる際、ウエハ面内におけるエッチング量のばらつきから酸化膜１１６（支持体）のエッチング量が多かった場合（正規の位置である二点鎖線の位置から矢印方向の実線の位置まで過剰なエッチングが行われた場合）、第１ＢＯＸ層１１２と第２ＢＯＸ層１１４との間にエッチング液が入り込み、第２ＢＯＸ層１１４と共にシリコン層１１３が剥がれてしまうという問題がある。
本発明は、ＳＯＩ構造における単結晶半導体層が剥がれることを抑えることができる半導体装置の製造方法及び半導体装置を提供することを目的とする。
上記課題を解決するために、本発明に係る半導体装置の製造方法は、（ａ）素子分離領域部及び素子領域部を有する半導体基板上に、前記半導体基板よりもエッチングの選択比が大きい第１半導体層を形成する工程と、（ｂ）前記第１半導体層上に、前記第１半導体層よりもエッチングの選択比が小さい第２半導体層を形成する工程と、（ｃ）前記素子領域部上に形成された前記第１半導体層及び前記第２半導体層の一部をエッチングすることにより、前記半導体基板の表面を露出させる工程と、（ｄ）前記半導体基板上に酸化膜を堆積させる工程と、（ｅ）前記酸化膜をエッチングすることにより、支持体を形成し、前記半導体基板の前記支持体の周囲に凹部を形成する工程と、（ｆ）前記支持体をマスクとして、前記第１半導体層及び前記第２半導体層の端部を露出させる工程と、（ｇ）前記工程（ｆ）の後に、前記第１半導体層をエッチングにより除去することにより、空隙を形成する工程と、（ｈ）前記空隙に絶縁膜を充填する工程と、（ｉ）前記半導体基板上に平坦化絶縁層を堆積させる工程と、（ｊ）前記平坦化絶縁層を化学機械研磨法により平坦化する工程と、（ｋ）前記平坦化絶縁層をフッ酸を含むエッチング液を用いてエッチングすることにより、前記第２半導体層を露出させる工程と、（ｌ）前記第２半導体層を含む所定の領域にトランジスタを形成する工程と、を含み、前記工程（ｃ）の後に、前記第１半導体層及び前記第２半導体層の端面に、エッチング液に対して耐エッチング性の第１サイドウォールを形成する工程と、前記工程（ｈ）の後に、前記凹部にエッチング液に対して耐エッチング性の第２サイドウォールを形成する工程と、を有することを特徴とする。
この方法によれば、第１単結晶半導体層に代えて充填された酸化膜及び第２単結晶半導体層の端面全周が、エッチング液に対して耐エッチング性の第１サイドウォール及び第２サイドウォールで覆われているので、第２単結晶半導体層の上面を露出させるためのエッチングを行った際、第２単結晶半導体層の周囲にある支持体及び平坦化絶縁層を過剰にエッチングした場合であっても、第１サイドウォール及び第２サイドウォールによって第２単結晶半導体層及び酸化膜が露出することを抑えることが可能となる。よって、エッチング液に起因して第２単結晶半導体層が剥がれることを抑えることができる。
前記工程（ｅ）において、前記凹部の底部は、前記素子分離領域部の底部より上方に位置するように形成することを特徴とする。
上記課題を解決するために、本発明に係る半導体装置の製造方法は、前記第１サイドウォール及び前記第２サイドウォールは、窒化シリコン膜であることを特徴とする。
この方法によれば、窒化シリコン膜で第１サイドウォール及び第２サイドウォールを形成するので、第２単結晶半導体層を露出させるためにフッ酸を用いてエッチングを行った際、支持体及び平坦化酸化シリコン層を過剰にエッチングしたとしても、窒化シリコン膜からなる第１サイドウォール及び第２サイドウォールを残すことが可能となる。よって、第２単結晶半導体層及び酸化膜の端面（露出面）を窒化シリコン膜で覆ったままにすることができ、エッチング液に起因する第２単結晶半導体層が剥がれることを抑えることができる。
以下、本発明を具体化した実施形態について、図面を参照しながら説明する。
図１〜図１２は、半導体装置の製造方法を工程順に示す模式図である。図１〜図１２の各図（ａ）は模式平面図であり、各図（ｂ）は各図（ａ）におけるＡ−Ａ´断面に沿う模式断面図である。また、図１３は、図１１（ｂ）の一部を拡大して示す拡大断面図である。以下、半導体装置の製造方法を、図１〜図１３を参照しながら説明する。
図１に示す工程では、半導体装置を構成する半導体基板としてのシリコン基板１１の能動面に素子分離層１２及びＳＯＩ形成領域１３を形成する。素子分離層１２は、例えば、ＬＯＣＯＳ（Local Oxidation of Silicon）酸化膜であり、ＳＯＩ形成領域１３とバルク形成領域（図示せず）とを電気的に絶縁させるために形成される。以下、バルク形成領域の説明は省略する。まず、シリコン基板１１上に、図示しない酸化シリコン膜（ＳｉＯ2）を形成する。次に、シリコン基板１１上のＳＯＩ形成領域１３に、フォトリソグラフィ技術及びエッチング技術を用いて図示しない窒化シリコン膜（ＳｉＮ）を形成する。そのあと、窒化シリコン膜をマスクとして、ＳＯＩ形成領域１３以外のシリコン基板１１を酸化させることにより、素子分離層１２が形成される。
その後、ＳＯＩ形成領域１３のシリコン基板１１の表面１１ａを露出させる。まず、シリコン基板１１上に、フォトリソグラフィ技術を用いてＳＯＩ形成領域１３に相当する部分が開口するレジスト膜（図示せず）を形成する。次に、このレジスト膜をマスクとして、ＳＯＩ形成領域１３の酸化シリコン膜をエッチングにより除去する。これにより、単結晶領域であるＳＯＩ形成領域１３のみ、シリコン基板１１の表面１１ａが露出する。
図２に示す工程では、シリコン基板１１上に、シリコンゲルマニウム（ＳｉＧｅ）層１５と、シリコン（Ｓｉ）層１６とを、エピタキシャル成長技術を用いて成膜する。シリコンゲルマニウム層１５は、例えば、シリコン及びゲルマニウムの混晶から構成される。また例えば、シリコン及びゲルマニウムの混晶にカーボン（Ｃ）を加えることにより、膜厚を稼ぐことが可能となり寄生容量を減らすことができる。シリコン層１６は、例えば、シリコンゲルマニウム層１５よりもシリコン中のゲルマニウム比率を下げた、又はゲルマニウムの添加を打ち切ったシリコンで構成されている。
シリコン基板１１の表面１１ａ（図１参照）が露出した領域には、単結晶として成長した第１単結晶半導体層としての第１シリコンゲルマニウム層１５ａ及び第２単結晶半導体層としての第１シリコン層１６ａからなる単結晶エピタキシャル膜１７が成膜される。一方、素子分離層１２上には、多結晶として成長した第２シリコンゲルマニウム層１５ｂ及び第２シリコン層１６ｂからなる多結晶エピタキシャル膜１８が形成される。なお、シリコンゲルマニウム層１５の結晶性を良くするために、シリコンゲルマニウム層１５を成膜する前に、シリコンバッファ層（図示せず）をエピタキシャル成長によってシリコン基板１１上に成膜させておくようにしてもよい。シリコンバッファ層の厚みは、例えば２０ｎｍである。シリコンゲルマニウム層１５の厚みは、例えば３０ｎｍである。シリコン層１６の厚みは、例えば１００ｎｍである。
次に、シリコン層１６上に、例えば、熱酸化法によって図示しない酸化シリコン膜（ＳｉＯ２）を形成する。処理条件は、例えば、シリコンゲルマニウム層１５中に含まれるゲルマニウム（Ｇｅ）が拡散しない温度（例えば、８００℃以下）で行う。また、熱酸化法に代えてＣＶＤ（Chemical Vapor Deposition）法によって形成するようにしてもよい。酸化シリコン膜の厚みは、例えば、５０ｎｍである。以上により、単結晶エピタキシャル膜１７及び多結晶エピタキシャル膜１８上に、酸化シリコン膜が形成される。なお、この酸化シリコン膜は、例えば、引き続く工程で行う第１サイドウォール３５（図４参照）を形成する際、第１サイドウォール３５（窒化シリコン層）との選択比を設けるために用いられる。以降、酸化シリコン膜の説明は省略する。
図３に示す工程では、単結晶エピタキシャル膜１７に、第１支持体穴２１と第２支持体穴２２とを形成する。まず、第１支持体穴２１が形成される領域である第１支持体穴形成領域２３と、第２支持体穴２２が形成される領域である第２支持体穴形成領域２４とに相当する領域が開口するレジストパターン（図示せず）を、フォトリソグラフィ技術を用いて形成する。次に、このレジストパターンをマスクとして、第１支持体穴形成領域２３及び第２支持体穴形成領域２４にある、第１シリコン層１６ａ、第１シリコンゲルマニウム層１５ａ（共に図２参照）、シリコン基板１１の一部を、順にドライエッチングによって除去する。以上により、ＳＯＩ形成領域１３（図１参照）に、第１支持体穴２１と第２支持体穴２２とが形成される。
また、第１支持体穴２１及び第２支持体穴２２を開口したことにより、単結晶エピタキシャル膜１７の一側面１７ａと他側面１７ｂとが露出するとともに、シリコン基板１１の表面１１ａが露出する。なお、第１支持体穴２１と第２支持体穴２２との間の領域が素子領域部となる。
図４に示す工程では、支持体穴２１，２２の側壁（単結晶エピタキシャル膜１７の端面）に第１サイドウォール３５を形成する。まず、シリコン基板１１上の全体に、例えば、フッ酸に対して耐エッチング性の図示しない窒化シリコン膜（ＳｉＮ）をＣＶＤ法によって成膜する。窒化シリコン膜の厚みは、例えば、５０ｎｍである。なお、窒化シリコン膜の成膜条件は、シリコンゲルマニウム層１５に含まれるゲルマニウムが拡散しない温度で行う。次に、この窒化シリコン膜をエッチバックすることにより、支持体穴２１，２２の側壁に、窒化シリコン膜からなる第１サイドウォール３５を形成する。このエッチング処理は、酸化シリコン膜より十分にエッチングレートが高い条件で行う。以上により、支持体穴２１，２２の側壁、つまり、支持体穴２１，２２によって露出する第１シリコンゲルマニウム層１５ａ及び第１シリコン層１６ａの端面を、第１サイドウォール３５で覆うことができる。
図５に示す工程では、シリコン基板１１上の全体に、支持体２６（図６参照）をつくるための支持体前駆層２７を形成する。支持体前駆層２７は、例えば、酸化シリコン膜（ＳｉＯ2）である。詳しくは、例えばＣＶＤ（Chemical Vapor Deposition）法などにより、酸化シリコン膜などからなる支持体前駆層２７を、第１サイドウォール３５が形成されている第１支持体穴２１及び第２支持体穴２２の中に埋め込むとともに、シリコン層１６ａ，１６ｂを覆うようにシリコン基板１１上全体に成膜する。支持体前駆層２７の成膜条件は、シリコンゲルマニウム層１５に含まれるゲルマニウムが拡散しない温度で行う。支持体前駆層２７の厚みは、例えば、４００ｎｍである。
図６に示す工程では、第１シリコン層１６ａを支持するための支持体２６を完成させる。まず、支持体２６が形成される領域である支持体形成領域２８以外の支持体前駆層２７の一部を除去する。除去する方法は、支持体２６の平面形状の領域以外の一部が開口するレジストパターン（図示せず）をマスクとして、ドライエッチングにより除去する。これにより、支持体２６が完成する。更に、支持体２６をマスクとして、支持体形成領域２８以外の単結晶エピタキシャル膜１７の一部及び多結晶エピタキシャル膜１８の一部を、ドライエッチングにより除去する。以上により、支持体２６の第１側面２６ａ及び第２側面２６ｂが露出するとともに、支持体２６の第１側面２６ａ及び第２側面２６ｂの下方にある単結晶エピタキシャル膜１７の端面（図６（ｂ）における正面側と背面側）が露出する。なお、この露出した単結晶エピタキシャル膜１７の端面を露出面という。
図７に示す工程では、支持体２６の下方にある第１シリコンゲルマニウム層１５ａ（図６参照）をフッ硝酸エッチングにより選択的に除去する。まず、支持体２６の下方にある単結晶エピタキシャル膜１７に、フッ硝酸などのエッチング液を接触させる。このとき、単結晶エピタキシャル膜１７の露出面からエッチングされる。第１シリコン層１６ａは、第１シリコンゲルマニウム層１５ａよりエッチング速度が小さいことから、第１シリコン層１６ａを残して第１シリコンゲルマニウム層１５ａを選択的にエッチングして除去することが可能となっている。また、予め形成した第１サイドウォール３５及び支持体２６によって、第１シリコン層１６ａを支持することが可能となっている。以上により、シリコン基板１１と第１シリコン層１６ａとの間に、空隙としての空洞部２９が形成される。
図８に示す工程では、空洞部２９（図７参照）に埋め込み絶縁層３１（ＢＯＸ層：Buried Oxide層）を形成する。埋め込み絶縁層３１は、例えば酸化膜であり、熱酸化法を用いることにより、シリコン基板１１及び第１シリコン層１６ａに含まれるシリコンと酸素とが反応して形成される。シリコン基板１１側に形成された酸化膜を第１埋め込み絶縁層３１ａ（図１３参照）とする。一方、第１シリコン層１６ａ側に形成された酸化膜を第２埋め込み絶縁層３１ｂ（図１３参照）とする。なお、第１埋め込み絶縁層３１ａと第２埋め込み絶縁層３１ｂとの成長の度合いによって、空洞部２９内全体を酸化膜で充填することができたり、充填することができずに隙間３７（図１３参照）が残ったりする場合がある。
図９に示す工程では、露出する第１シリコン層１６ａ及び埋め込み絶縁層３１の側壁（端面）に、第２サイドウォール３６（特に、図９（ａ）参照）を形成する。まず、シリコン基板１１上の全体に、例えば、窒化シリコン膜（ＳｉＮ）をＣＶＤ法によって成膜する。窒化シリコン膜の厚みは、例えば、５０ｎｍである。次に、この窒化シリコン膜をエッチバックすることにより、埋め込み絶縁層３１及び第１シリコン層１６ａの側壁に、窒化シリコン膜からなる第２サイドウォール３６を形成する。このエッチング処理は、酸化シリコン膜より十分にエッチングレートが高い条件で行う。また、第２サイドウォール３６は、例えば、エッチング時間を長くして、支持体２６と第１シリコン層１６ａとの境界（図９（ｂ）参照）までエッチバックを行うことにより形成される。以上により、第１サイドウォール３５及び第２サイドウォール３６によって、第１シリコン層１６ａ及び埋め込み絶縁層３１の端面（側面）全周が覆われる。
図１０に示す工程では、シリコン基板１１上の全面を平坦化する。なお、図１０における第１サイドウォール３５及び第２サイドウォール３６の図示は、支持体２６の下側にある第１シリコン層１６ａ及び埋め込み絶縁層３１の周囲のみとする（図１１、図１２も同様）。まず、ＳＯＩ構造を電気的に絶縁するために、シリコン基板１１の上方全体に平坦化酸化シリコン層としての絶縁膜３２を形成する。絶縁膜３２は、例えばＣＶＤ法によって形成される。絶縁膜３２の厚みは、例えば、１μｍである。次に、素子分離層１２上の多結晶エピタキシャル膜１８をストッパー層として、ＣＭＰ（Chemical Mechanical Polishing：化学的機械研磨）によってシリコン基板１１上の全面を平坦化する。これにより、絶縁膜３２及び支持体２６の一部が取り除かれる。
図１１に示す工程では、第１シリコン層１６ａの上面１６ｃまで、不用な支持体２６の一部、絶縁膜３２の一部を除去して基板４１を完成させる。エッチング液は、例えば、フッ酸である。また、フッ酸を含むエッチング液であってもよい。このエッチング液を用いることにより、支持体２６の一部及び絶縁膜３２の一部が除去され、第１シリコン層１６ａの上面１６ｃが露出する。その結果、シリコン基板１１上に第１シリコン層１６ａが絶縁膜３２及び埋め込み絶縁層３１で素子分離された構造（ＳＯＩ構造）が形成され、基板４１が完成する。
ここで、図１３を参照しながら、支持体２６及び絶縁膜３２（図１１参照）のエッチング量が多かった場合の基板４１を説明する。埋め込み絶縁層３１は、上記したように、第１埋め込み絶縁層３１ａと第２埋め込み絶縁層３１ｂとによって構成されており、例えば、第１埋め込み絶縁層３１ａと第２埋め込み絶縁層３１ｂとの間に、酸化シリコン膜が埋まりきらず（密着せずに）に隙間３７が残っている場合がある。第１シリコン層１６ａの上面１６ｃを露出させるために行う支持体２６（絶縁膜３２）のエッチング量が多かった場合（例えば、二点鎖線の位置から矢印方向の実線の位置までエッチングされた場合）、第１シリコン層１６ａ及び埋め込み絶縁層３１ａ，３１ｂの端面全周を第１サイドウォール３５及び第２サイドウォール３６（図１０（ａ）参照）で覆っていることから、フッ酸などのエッチング液が、隙間３７に浸入することを防ぐことが可能となる。
また、サイドウォール３５，３６と第１シリコン層１６ａとの間に、埋め込み絶縁層３１を形成した際につくられた、図示しない熱酸化膜が存在する。フッ酸でエッチングした際に、この熱酸化膜がエッチングされたとしても、ＣＶＤなどで形成された支持体２６や絶縁膜３２と比べて熱酸化で形成された熱酸化膜のエッチングレートが小さいことから、熱酸化膜がエッチングされにくい。これにより、エッチングの際に支持体２６（絶縁膜３２）が過剰にエッチングされたとしても、隙間３７にエッチング液が浸入することを抑えることができる。
図１２に示す工程では、半導体装置５１を完成させる。まず、第１シリコン層１６ａの表面に熱酸化を施し、ゲート絶縁膜５２を形成する。そして、例えばＣＶＤ法により、ゲート絶縁膜５２上に多結晶シリコン層を形成する。そのあと、フォトリソグラフィ技術及びエッチング技術を用いて多結晶シリコン層をパターニングすることにより、ゲート絶縁膜５２上にゲート電極５３を形成する。
次に、ゲート電極５３をマスクとして、Ａｓ（ヒ素）、Ｐ（リン）、Ｂ（ボロン）などの不純物を第１シリコン層１６ａ内にイオン注入することにより、ゲート電極５３の両側にそれぞれ低濃度不純物導入層からなるＬＤＤ層５４ａ，５４ｂを第１シリコン層１６ａに形成する。そして、例えばＣＶＤ法により、ＬＤＤ層５４ａ，５４ｂが形成された第１シリコン層１６ａ上に絶縁層を形成し、ＲＩＥ（Reactive Ion Etching）などのドライエッチングを用いて絶縁層をエッチバックすることによりゲート電極５３の側壁にサイドウォール５５ａ，５５ｂをそれぞれ形成する。
そして、ゲート電極５３及びサイドウォール５５ａ，５５ｂをマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を第１シリコン層１６ａ内にイオン注入する。これにより、第１シリコン層１６ａにおけるサイドウォール５５ａ，５５ｂの側方に、高濃度不純物導入層からなるソース／ドレイン電極層５６ａ，５６ｂが形成され、その結果、トランジスタが完成する。加えて、バルク形成領域（図示せず）にバルク素子を形成することにより、シリコン基板１１上に、ＳＯＩ素子とバルク素子とが混載する半導体装置５１が完成する。
以上詳述したように、本実施形態の半導体装置５１の製造方法によれば、以下に示す効果が得られる。
（１）本実施形態の半導体装置５１の製造方法によれば、第１シリコン層１６ａ及び埋め込み絶縁層３１の露出面（端面）全周が、耐フッ酸性の第１サイドウォール３５及び第２サイドウォール３６で覆われているので、第１シリコン層１６ａの上面１６ｃを露出させるためにフッ酸を用いてエッチングを行った際、第１シリコン層１６ａの周囲にある支持体２６及び絶縁膜３２を過剰にエッチングした場合であっても、窒化シリコン膜（ＳｉＮ）からなる第１サイドウォール３５及び第２サイドウォール３６を残すことができる。よって、第１シリコン層１６ａ及び埋め込み絶縁層３１の露出面（端面）が露出することを抑えることができる。これにより、空洞部２９内の埋め込み絶縁層３１の充填が十分でなく（互いの埋め込み絶縁層３１ａ，３１ｂの密着が十分でなく）隙間３７が生じていたとしても、この隙間３７にフッ酸などのエッチング液が浸入することを抑えられ、隙間３７を境にして第１シリコン層１６ａが剥がれることを抑えることができる。
なお、本実施形態は上記に限定されず、以下のような形態で実施することもできる。
（変形例１）上記したように、空洞部２９に埋め込み絶縁層３１を埋め込んだあとに形成する第２サイドウォール３６は窒化シリコン膜（ＳｉＮ）に限定されず、耐フッ酸性でありシリコンとの選択比が高い材料であればよく、例えば、ポリシリコンでもよい。ポリシリコンを用いることにより、第１シリコン層１６ａに与える応力を緩和することができる。
（変形例２）上記したように、空洞部２９に埋め込み絶縁層３１を充填させることに代えて、埋め込み絶縁層３１を薄く形成するなどして、予め空洞部２９に空洞を残す構造（ＳＯＮ（Silicon On Nothing）構造）にしてもよい。このような構造を適用することにより、ＳＯＩと比較して誘電率を低下させた構造にすることができる。更に、埋め込み絶縁層３１形成のように、熱酸化による第１シリコン層１６ａとサイドウォール３５，３６との間の熱酸化膜形成が抑えられるので、フッ酸が空洞部２９の中に浸入することをより抑えることができる。
（変形例３）上記したように、第１シリコン層１６ａ及び埋め込み絶縁層３１の端面全周に亘ってサイドウォール３５，３６を形成することに代えて、例えば、第２サイドウォール３６の形成をせずに、支持体２６で第１シリコン層１６ａを挟むように支持する側の第１サイドウォール３５のみ形成するようにしてもよい。これによれば、隙間３７（図１３参照）にフッ酸が浸入したとしても、第１サイドウォール３５で第１シリコン層１６ａを支持しているので、第１シリコン層１６ａが剥がれることを抑えることができる。
１１…半導体基板としてのシリコン基板、１１ａ…表面、１２…素子分離層、１３…ＳＯＩ形成領域、１５…シリコンゲルマニウム層、１５ａ…第１単結晶半導体層としての第１シリコンゲルマニウム層、１５ｂ…第２シリコンゲルマニウム層、１６…シリコン層、１６ａ…第２単結晶半導体層としての第１シリコン層、１６ｂ…第２シリコン層、１６ｃ…上面、１７…単結晶エピタキシャル膜、１７ａ…一側面、１７ｂ…他側面、１８…多結晶エピタキシャル膜、２１…第１支持体穴、２２…第２支持体穴、２３…第１支持体穴形成領域、２４…第２支持体穴形成領域、２６…支持体、２６ａ…第１側面、２６ｂ…第２側面、２７…支持体前駆層、２８…支持体形成領域、２９…空隙としての空洞部、３１…（絶縁体層としての）埋め込み絶縁層、３１ａ…第１埋め込み絶縁層、３１ｂ…第２埋め込み絶縁層、３２…平坦化酸化シリコン層としての絶縁膜、３５…第１サイドウォール、３６…第２サイドウォール、３７…隙間、４１…基板、５１…半導体装置、５２…ゲート絶縁膜、５３…ゲート電極、５４ａ，５４ｂ…ＬＤＤ層、５５ａ，５５ｂ…サイドウォール、５６ａ，５６ｂ…ソース／ドレイン電極層。
Claims (3)
- （ａ）素子分離領域部及び素子領域部を有する半導体基板上に、前記半導体基板よりもエッチングの選択比が大きい第１半導体層を形成する工程と、
（ｂ）前記第１半導体層上に、前記第１半導体層よりもエッチングの選択比が小さい第２半導体層を形成する工程と、
（ｃ）前記素子領域部上に形成された前記第１半導体層及び前記第２半導体層の一部をエッチングすることにより、前記半導体基板の表面を露出させる工程と、
（ｄ）前記半導体基板上に酸化膜を堆積させる工程と、
（ｅ）前記酸化膜をエッチングすることにより、支持体を形成し、前記半導体基板の前記支持体の周囲に凹部を形成する工程と、
（ｆ）前記支持体をマスクとして、前記第１半導体層及び前記第２半導体層の端部を露出させる工程と、
（ｇ）前記工程（ｆ）の後に、前記第１半導体層をエッチングにより除去することにより、空隙を形成する工程と、
（ｈ）前記空隙に絶縁膜を充填する工程と、
（ｉ）前記半導体基板上に平坦化絶縁層を堆積させる工程と、
（ｊ）前記平坦化絶縁層を化学機械研磨法により平坦化する工程と、
（ｋ）前記平坦化絶縁層をフッ酸を含むエッチング液を用いてエッチングすることにより、前記第２半導体層を露出させる工程と、
（ｌ）前記第２半導体層を含む所定の領域にトランジスタを形成する工程と、
を含み、
前記工程（ｃ）の後に、前記第１半導体層及び前記第２半導体層の端面に、エッチング液に対して耐エッチング性の第１サイドウォールを形成する工程と、
前記工程（ｈ）の後に、前記凹部にエッチング液に対して耐エッチング性の第２サイドウォールを形成する工程と、を有することを特徴とする半導体装置の製造方法。 - 請求項１に記載の半導体装置の製造方法であって、
前記工程（ｅ）において、前記凹部の底部は、前記素子分離領域部の底部より上方に位置するように形成することを特徴とする半導体装置の製造方法。 - 請求項１又は２に記載の半導体装置の製造方法であって、
前記第１サイドウォール及び前記第２サイドウォールは、窒化シリコン膜であることを特徴とする半導体装置の製造方法。
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