JP2007201004A - 半導体基板の製造方法及び半導体装置の製造方法、半導体装置 - Google Patents
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Abstract
【課題】トランジスタの特性に悪影響を及ぼすことを抑えることができる半導体基板の製造方法及び半導体装置の製造方法、半導体装置を提供する。
【解決手段】半導体基板41の製造方法は、まず、SOI素子形成領域13に第1支持体穴21及び第2支持体穴22を形成するとともに、SOI素子形成領域13と素子分離層12との境界に沿った全周に境界溝14を形成する。次に、シリコン基板11上の全体に支持体形成層27を形成する。そのあと、支持体26とともに、素子分離層12上の多結晶エピタキシャル膜18の端部18aが露出しないように、支持体形成層27の一部を残してエッチングする。これにより、端部18aが側壁膜27aで覆われたままの状態を維持することができ、第1シリコンゲルマニウム層15aをエッチングで除去する際に、端部18aとエッチング液とが接触することが抑えられる。
【選択図】図6
【解決手段】半導体基板41の製造方法は、まず、SOI素子形成領域13に第1支持体穴21及び第2支持体穴22を形成するとともに、SOI素子形成領域13と素子分離層12との境界に沿った全周に境界溝14を形成する。次に、シリコン基板11上の全体に支持体形成層27を形成する。そのあと、支持体26とともに、素子分離層12上の多結晶エピタキシャル膜18の端部18aが露出しないように、支持体形成層27の一部を残してエッチングする。これにより、端部18aが側壁膜27aで覆われたままの状態を維持することができ、第1シリコンゲルマニウム層15aをエッチングで除去する際に、端部18aとエッチング液とが接触することが抑えられる。
【選択図】図6
Description
本発明は、半導体基板の製造方法及び半導体装置の製造方法、半導体装置に関し、特に、半導体基板にSOI(Silicon On Insulator)構造を形成する技術に関する。
上記した半導体基板の製造方法は、例えば非特許文献1に記載のように、SBSI(Separation by Bonding Si Islands)法を用いて、バルクシリコン基板上にSOI層を部分的に形成し、更にこのSOI層にSOIトランジスタを形成する。SOI層を部分的に形成することで、例えばSOIトランジスタを低コストで形成することが可能となっている。
次に、バルクシリコン基板上にSOI構造を形成する方法を説明する。まず、上記SBSI法にしたがって、バルクシリコン基板上にシリコンゲルマニウム(SiGe)層、シリコン(Si)層をエピタキシャル成長させ、SOI層が形成される素子領域に支持体を形成するための支持体穴を形成する。その上から酸化膜などを成膜した後、図10(a)に示すように、素子形成領域101の形状を得るように周辺の酸化膜102、シリコン層103、シリコンゲルマニウム層104をドライエッチングする。そのあと、支持体102aの下側にあるシリコンゲルマニウム層104aをフッ硝酸で選択的にエッチングするとシリコン層103aが支持体102aに支持され、図10(b)に示すように、シリコン層103aの下に空洞部105が形成される。そして、この空洞部105にSiO2などの絶縁層を埋め込むことでバルクシリコン基板106とシリコン層103aとの間にBOX(Buried Oxide)層(図示せず)を形成する。その後、バルクシリコン基板106の表面を平坦化処理してシリコン層103aを表面に露出させることでバルクシリコン基板106上にSOI構造が形成される。
T.Sakai et al.,Second International SiGe Technology and Device Meeting,Meeting Abstract,pp.230−231,May(2004)
しかしながら、図10(a)に示すように、SOI構造形成領域を素子分離するために素子分離層107を形成することを考えた場合、バルクシリコン基板上にシリコンゲルマニウム層、シリコン層をエピタキシャル成長させた際、素子分離層107上には多結晶エピタキシャル膜108(多結晶のシリコン層103及びシリコンゲルマニウム層104)が形成される。この場合、エッチングによって支持体102aを形成した際に、素子分離層107上の多結晶エピタキシャル膜108の端面が露出する。多結晶のシリコンは、単結晶のシリコンに比べてエッチングレートが高いことから、シリコンゲルマニウム層104aをエッチングした際に多結晶エピタキシャル膜108の一部も一緒に除去される。これにより、図10(b)に示すように、多結晶エピタキシャル膜108の露出した端面付近が塊となって剥がれたり、これに起因して多結晶エピタキシャル膜108上にある酸化膜102に亀裂が入り塊となって剥がれたりすることが考えられる。この場合、これらの塊がエッチング液の中に拡散すると半導体基板110に付着し、その結果、トランジスタの特性に悪影響を及ぼすという問題が考えられる。
本発明は、トランジスタの特性に悪影響を及ぼすことを抑えることができる半導体基板の製造方法及び半導体装置の製造方法、半導体装置を提供することを目的とする。
上記目的を達成するために、本発明に係る半導体基板の製造方法は、半導体基材上に素子領域と他の領域とを分離する素子分離層を形成する工程と、半導体基材上に第1半導体層を形成する工程と、前記第1半導体層よりもエッチングの選択比が小さい第2半導体層を前記第1半導体層の上に形成する工程と、前記第1半導体層及び前記第2半導体層における支持体穴の領域に相当する部分を除去して前記支持体穴を形成する工程と、前記支持体穴及び前記第2半導体層が覆われるようにして前記半導体基材上の全体に支持体形成層を形成する工程と、前記支持体穴と前記素子領域とを含む領域を残して、その他の部分をエッチングすることにより、支持体および前記支持体の下方に位置する前記第1半導体層及び前記第2半導体層の端部の一部を露出させる露出面を形成する工程と、前記露出面を介して前記第1半導体層をエッチングすることにより、前記素子領域の前記第2半導体層と前記半導体基材との間に空洞部を形成する工程と、前記空洞部内に埋め込み絶縁層を形成する工程と、前記第2半導体層の上方を平坦化処理し、前記第2半導体層上に位置する前記支持体の一部を取り除く工程と、を含み、前記支持体穴を形成する工程は、前記素子領域に前記支持体穴を形成するとともに、前記第1半導体層及び前記第2半導体層における前記素子分離層と前記素子領域との境界に沿って溝を形成する。
この方法によれば、素子領域に支持体穴を形成する際に、第1半導体層及び第2半導体層における素子分離層と素子領域との境界に沿って溝を形成するので、半導体基材上全体に支持体形成層を形成することによって、溝の中に支持体形成層を埋め込むことができる。よって、素子分離層上に形成された多結晶のエピタキシャル膜(多結晶の第1半導体層、多結晶の第2半導体層)の端部と支持体形成層とを密着させることが可能となる。そのあと、支持体を形成する際に、多結晶エピタキシャル膜の端部を覆ったままの状態にするべく支持体形成層の一部を残してエッチングすることにより、多結晶エピタキシャル膜の端部が露出することが抑えられる。よって、支持体の下側にある第1半導体層をエッチングによって除去する際に、端部とエッチング液とが接触することが抑えられ、多結晶エピタキシャル膜の端部がエッチングによって剥がれたり、多結晶エピタキシャル膜上に形成された支持体形成層が剥がれることを低減することができる。これにより、剥がれた多結晶エピタキシャル膜の塊や支持体の塊がエッチング液の中に拡散することが抑えられ、半導体基板に膜の塊が付着することを抑えることができる。
本発明に係る半導体基板の製造方法では、前記露出面を形成する工程は、前記溝を形成したことによって露出する前記素子分離層上に形成された多結晶エピタキシャル膜の端部を覆うべく、前記支持体形成層の一部から側壁膜を形成する。
この方法によれば、溝に埋め込んだ支持体形成層の一部から側壁膜を形成するので、素子分離層上の多結晶エピタキシャル膜の端部を側壁膜によって覆ったままの状態にすることが可能となり、第1半導体層をエッチングによって除去した際に、多結晶エピタキシャル膜の端部とエッチング液とが接触することが抑えられる。よって、多結晶エピタキシャル膜の端部がエッチングによって剥がれたり、多結晶エピタキシャル膜上に形成された支持体形成層が剥がれることを抑えることができる。
本発明に係る半導体基板の製造方法では、前記第1半導体層は、シリコンゲルマニウム層であり、前記第2半導体層は、シリコン層である。
この方法によれば、シリコンがシリコンゲルマニウムよりエッチングの選択比が小さいことから、シリコン層を残してシリコンゲルマニウム層を選択的にエッチングして除去することが可能となる。これにより、シリコン層の下側に埋め込み絶縁層を埋めるべく空洞部を形成することができる。
上記目的を達成するために、本発明に係る半導体装置の製造方法は、半導体基板の製造方法を行ったあとに、前記第2半導体層にトランジスタを形成する工程を有する。
この方法によれば、素子分離層上の多結晶エピタキシャル膜の端部が支持体形成層の一部で覆われていることにより、第1半導体層をエッチングで除去したときに多結晶エピタキシャル膜や支持体が一緒に除去されることが抑えられ、これにより、トランジスタの特性を維持することが可能な半導体装置の製造方法を提供することができる。
上記目的を達成するために、本発明に係る半導体装置は、半導体基材上に第1半導体層に代えて埋め込まれた埋め込み絶縁層が形成され、前記埋め込み絶縁層上に第2半導体層が形成され、前記第2半導体層を支持する支持体が形成されたSOI構造を有する半導体装置であって、前記支持体を形成する際に、素子分離層上に形成された多結晶エピタキシャル膜の端部が露出しないように覆うべく、素子領域と素子分離層との境界に沿って前記支持体をつくるための支持体形成層の一部を用いて形成された側壁膜を有する。
この構造によれば、支持体とともに形成した側壁膜によって、素子分離層上に形成された多結晶エピタキシャル膜の端部が覆われたままの状態になっているので、第1半導体層をエッチングで除去する際に、端部とエッチング液とが接触することによる多結晶エピタキシャル膜の一部が塊となって剥がれたり支持体の一部が塊となって剥がれたりすることが抑えられる。よって、これらの塊が半導体装置に付着することを抑えることが可能となり、その結果、トランジスタの特性を維持することが可能な半導体装置を提供することができる。
以下、本発明に係る半導体基板の製造方法及び半導体装置の製造方法、半導体装置の実施形態について、図面を参照しながら説明する。
図1〜図8は、半導体基板の製造方法を示す模式図である。図1〜図8の各図(a)は模式平面図であり、各図(b)は各図(a)におけるA−A´断面に沿う模式断面図である。以下、半導体基板の製造方法を、図1〜図8を参照しながら説明する。
図1に示す工程では、半導体基材(バルクシリコン基板)としてのシリコン基板11に素子分離層12を形成する。素子分離層12は、例えば、LOCOS(Local Oxidation of Silicon)酸化膜である。素子分離層12は、SOI構造のトランジスタが形成される素子領域としてのSOI素子形成領域13と、バルク構造のトランジスタが形成される他の領域としてのバルク素子形成領域(図示せず)とを電気的に絶縁させるために形成される。以下、バルク素子形成領域の説明は省略する。
まず、シリコン基板11上全体に、図示しないシリコン酸化膜(SiO2)を形成する。次に、SOI素子形成領域13のシリコン基板11上に、フォトリソグラフィ技術を用いて図示しないシリコン窒化膜(SiN)を形成する。そのあと、シリコン窒化膜をマスクとして、SOI素子形成領域13以外の領域のシリコン基板11を酸化させる。これにより、SOI素子形成領域13以外の領域のシリコン基板11上に、素子分離層12が形成される。
図2に示す工程では、シリコン基板11上全体に、第1半導体層としてのシリコンゲルマニウム(SiGe)層15と、第2半導体層としてのシリコン(Si)層16とを、順に形成する。まず、SOI素子形成領域13におけるシリコン基板11上のシリコン酸化膜(図示せず)を、フォトリソグラフィ技術を用いて除去する。これにより、SOI素子形成領域13のみシリコン基板11が露出する。
次に、エピタキシャル成長技術を用いて、シリコン基板11上の全体に、犠牲層としてのシリコンゲルマニウム層15と、SOI素子をつくるためのシリコン層16とを順にエピタキシャル成長させる。これにより、シリコン基板11が露出した領域上には、シリコン基板11の結晶性を引き継いで新たに成長した単結晶エピタキシャル膜17が形成される。単結晶エピタキシャル膜17は、単結晶として成長した第1シリコンゲルマニウム層15a及び第1シリコン層16aである。一方、素子分離層12上には、多結晶エピタキシャル膜18が形成される。多結晶エピタキシャル膜18は、多結晶として成長した第2シリコンゲルマニウム層15b及び第2シリコン層16bである。
図3に示す工程では、単結晶エピタキシャル膜17に、支持体穴としての第1支持体穴21と第2支持体穴22と、溝としての境界溝14とを形成する。まず、第1支持体穴21、第2支持体穴22、境界溝14に相当する領域が開口するレジストパターン(図示せず)を、フォトリソグラフィ技術を用いて形成する。次に、このレジストパターンをマスクとして、支持体穴21,22、境界溝14に相当する領域の単結晶エピタキシャル膜17、多結晶エピタキシャル膜18、シリコン基板11の一部をエッチングによって除去する。
以上により、SOI素子形成領域13に第1支持体穴21と第2支持体穴22とが形成され、シリコン基板11の表面11aが露出する。また、SOI素子形成領域13と素子分離層12との境界に沿って境界溝14が形成され、境界の領域に相当するシリコン基板11の表面11a及び素子分離層12の表面12aが露出する。なお、第1支持体穴21と第2支持体穴22との間の領域が素子形成領域25となる。
図4に示す工程では、支持体穴21,22、境界溝14、シリコン層16を覆うように、シリコン基板11上の全体に支持体26(図5参照)をつくるための支持体形成層27を形成する。支持体形成層27は、例えば、シリコン酸化膜(SiO2)である。まず、前工程で使用したレジストパターンを除去する。次に、例えばCVD(Chemical Vapor Deposition)法などにより、シリコン酸化膜(SiO2)などの支持体形成層27を、第1支持体穴21及び第2支持体穴22、境界溝14の中に埋め込むとともに、多結晶エピタキシャル膜18を覆うようにシリコン基板11上全体に形成する。
図5に示す工程では、支持体26を形成する領域である支持体形成領域28以外の支持体形成層27の一部を除去して支持体26を完成させるとともに、素子分離層12上の多結晶エピタキシャル膜18の端部18aに側壁膜27aを形成する。まず、支持体26の平面外周形状のから側壁膜27aに至るまでの領域が開口するレジストパターン(図示せず)をマスクとして、支持体形成層27の一部をエッチングにより除去する。これにより、素子分離層12上の多結晶エピタキシャル膜18の端部18aが側壁膜27aで覆われた状態のまま、支持体26が完成する。次に、同じレジストパターンをマスクとして、SOI素子形成領域13における支持体26の領域以外の単結晶エピタキシャル膜17を、エッチングにより除去する。
以上のように、支持体形成層27の一部から側壁膜27aを形成することにより素子分離層12上の多結晶エピタキシャル膜18の端部18aを覆ったままの状態に維持するとともに、支持体26が完成する。また、支持体26の第1側面26a及び第2側面26b(共に図5a参照)が露出する。更に、支持体26の第1側面26a及び第2側面26bの下側にある単結晶エピタキシャル膜17の側面は、第1シリコン層16aと第1シリコンゲルマニウム層15aとが露出した露出面となっている。
図6に示す工程では、支持体26の下側にある第1シリコンゲルマニウム層15a(図5(b)参照)を、例えばウエットエッチングによって選択的に除去する。まず、前工程で使用したレジストパターンを除去する。次に、支持体26の下側にある単結晶エピタキシャル膜17(図5(b)参照)に、フッ硝酸などのエッチング液を接触させる。このとき、単結晶エピタキシャル膜17が露出している部分(支持体26の第1側面26a及び第2側面26bの下側の露出面)からエッチングされる。第1シリコン層16aは、第1シリコンゲルマニウム層15aよりエッチングの選択比が小さいことから、第1シリコン層16aを残して第1シリコンゲルマニウム層15aを選択的にエッチングして除去することが可能である。
以上により、支持体26によって第1シリコン層16aが支持され、シリコン基板11と第1シリコン層16aとの間(第1シリコン層16aの下側)に中空の空洞部29が形成される。また、素子分離層12上の多結晶エピタキシャル膜18の端部18aが側壁膜27aで覆われていることから、フッ硝酸などのエッチング液を使用したとしても、多結晶エピタキシャル膜18が一緒にエッチングされることを抑えることができる。
図7に示す工程では、空洞部29(図6参照)に埋め込み絶縁層(BOX層:Buried Oxide層)31を形成する。埋め込み絶縁層31は、例えばシリコン酸化膜であり、熱酸化法を用いることにより、シリコン基板11及び第1シリコン層16aに含まれるシリコンと酸素とが反応して形成される。
図8に示す工程では、半導体基板41を完成させる。まず、SOI素子を電気的に絶縁するために、シリコン基板11の上方全体にシリコン酸化膜からなる絶縁膜32を形成する。絶縁膜32は、例えばCVD法によって形成される。次に、多結晶エピタキシャル膜18(図7参照)をストッパー層として、CMP研磨(Chemical Mechanical Polishing:化学的機械研磨)によってシリコン基板11上の全面を平坦化する(平坦化処理)。これにより、絶縁膜32及び支持体26の一部が取り除かれる。そのあと更に、第1シリコン層16aの上面16cまで、不用な支持体26の一部、絶縁膜32の一部、及び多結晶エピタキシャル膜18を除去する。これにより、第1シリコン層16aの上面16cが露出するとともに、シリコン基板11上に第1シリコン層16aが絶縁膜32および埋め込み絶縁層31で素子分離された構造(SOI構造)が形成され、その結果、半導体基板41が完成する。
以上のように、この半導体基板41の製造方法によれば、SOI素子形成領域13と素子分離層12との境界に沿って境界溝14を形成するので、シリコン基板11上に支持体形成層27を形成した際に、素子分離層12上の多結晶エピタキシャル膜18の端部18aと支持体形成層27とを密着させることができる。更に、支持体26を形成する際に、多結晶エピタキシャル膜18の端部18aが露出しないように、支持体形成層27の一部を残してエッチングすることにより、端部18aを側壁膜27aで覆った状態に維持することができる。これにより、第1シリコンゲルマニウム層15aをエッチングする際にエッチング液が端部18aに接触することが抑えられ、端部18aがエッチングによって剥がれたり、これに起因して支持体26の端部が塊となって剥がれたりすることが低減できる。その結果、膜の塊が半導体基板41に付着することを抑えることができる。
図9は、半導体装置の製造方法及び半導体装置の構造を示す模式図である。(a)は模式平面図であり、(b)は同図(a)におけるA−A´断面に沿う模式断面図である。以下、半導体装置の製造方法及び半導体装置の構造を、図9を参照しながら説明する。なお、半導体装置の製造方法は、図1〜図8において説明した半導体基板の製造方法に引き続いて行われる。
図9に示す工程では、半導体装置51を完成させる。まず、第1シリコン層16aの表面に熱酸化を施し、第1シリコン層16aの表面にゲート絶縁膜52を形成する。そして、例えばCVD法により、ゲート絶縁膜52上に多結晶シリコン層を形成する。そのあと、フォトリソグラフィ技術を用いて多結晶シリコン層をパターニングすることにより、ゲート絶縁膜52上にゲート電極53を形成する。
次に、ゲート電極53をマスクとして、As(ヒ素)、リン(P)、ボロン(B)などの不純物を第1シリコン層16a内にイオン注入することにより、ゲート電極53の両側にそれぞれ配置された低濃度不純物導入層からなるLDD層54a,54bを第1シリコン層16aに形成する。そして、例えばCVD法により、LDD層54a,54bが形成された第1シリコン層16a上に絶縁層を形成し、RIEなどのドライエッチングを用いて絶縁層をエッチバックすることによりゲート電極53の側壁にサイドウォール55a,55bをそれぞれ形成する。
そして、ゲート電極53およびサイドウォール55a,55bをマスクとして、As、P、Bなどの不純物を第1シリコン層16a内にイオン注入する。これにより、第1シリコン層16aにおけるサイドウォール55a,55bの側方に、高濃度不純物導入層からなるソース/ドレイン電極層56a,56bが形成され、その結果、トランジスタが完成する。加えて、バルク素子形成領域にバルク素子を形成することにより、シリコン基板11上に、SOI素子とバルク素子とが混載する半導体装置51が完成する。
以上のように、側壁膜27aによって多結晶エピタキシャル膜18の端部18aを覆ったままの状態にすることにより、多結晶エピタキシャル膜18や支持体26が塊となって剥がれることが抑えられることから、これらの膜の塊が半導体装置51に付着することを低減できる。その結果、トランジスタの特性を維持することができる半導体装置51の製造方法及び半導体装置51を提供することができる。
以上詳述したように、本実施形態の半導体基板の製造方法及び半導体装置の製造方法、半導体装置によれば、以下に示す効果が得られる。
(1)本実施形態によれば、SOI素子形成領域13と素子分離層12との境界に沿って境界溝14を形成するので、引き続く工程においてシリコン基板11上全体に支持体形成層27を形成することにより、素子分離層12上の多結晶エピタキシャル膜18の端部18aと支持体形成層27とを密着させることができる。更に、支持体26を形成する際に、素子分離層12上に形成された多結晶エピタキシャル膜18の端部18aが露出しないように、支持体形成層27の一部を残してエッチングすることにより、端部18aを側壁膜27aで覆った状態にさせることができる。これにより、第1シリコンゲルマニウム層15aをエッチングする際に、端部18aとエッチング液とが接触することが抑えられ、多結晶エピタキシャル膜18の端部18aがエッチングによって塊となって剥がれたり、これに起因して支持体26の端部が塊となって剥がれたりすることを抑えることができる。よって、膜の塊が半導体基板41に付着することを抑えることができ、その結果、トランジスタの特性を維持することができる。
(2)本実施形態によれば、支持体26を形成する際に、素子分離層12上の多結晶エピタキシャル膜18の端部18aを側壁膜27aで覆った状態にすることから、CMP研磨の際にストッパー層として用いる多結晶エピタキシャル膜18の領域(面積)が少なくなることを抑えることができる。これにより、平坦化処理の際に、第1シリコン層16aを過剰に除去することを抑えることができる。
なお、本実施形態は上記に限定されず、以下のような形態で実施することもできる。
(変形例1)上記したように、半導体基材の材質としてシリコンを用いて説明したが、これに限定されず、例えば、Ge、SiGe、SiC、SiSn、PbS、GaAs、InP、GaP、GaN、ZnSeなどを用いるようにしてもよい。
(変形例2)上記したように、第1半導体層の材質としてシリコンゲルマニウム、第2半導体層の材質としてシリコンを例に説明したが、第1半導体層よりもエッチングの選択比の小さい第2半導体層を組み合わせれば良く、例えば、第1半導体層と第2半導体層の材質として、Ge、SiC、SiSn、PbS、GaAs、InP、GaP、GaN、ZnSeなどの中から選択した組合せを用いるようにしてもよい。
11…半導体基材としてのシリコン基板、11a…表面、12…素子分離層、12a…表面、13…素子領域としてのSOI素子形成領域、14…溝としての境界溝、15…シリコンゲルマニウム層、15a…第1半導体層としての第1シリコンゲルマニウム層、15b…第2シリコンゲルマニウム層、16…シリコン層、16a…第2半導体層としての第1シリコン層、16b…第2シリコン層、16c…上面、17…単結晶エピタキシャル膜、18…多結晶エピタキシャル膜、18a…端面、21…第1支持体穴、22…第2支持体穴、25…素子形成領域、26…支持体、26a…第1側面、26b…第2側面、27…支持体形成層、27a…側壁膜、28…支持体形成領域、29…空洞部、31…埋め込み絶縁層、32…絶縁膜、41…半導体基板、51…半導体装置、52…ゲート絶縁膜、53…ゲート電極、54a,54b…LDD層、55a,55b…サイドウォール、56a…ソース電極層、56b…ドレイン電極層。
Claims (5)
- 半導体基材上に素子領域と他の領域とを分離する素子分離層を形成する工程と、
半導体基材上に第1半導体層を形成する工程と、
前記第1半導体層よりもエッチングの選択比が小さい第2半導体層を前記第1半導体層の上に形成する工程と、
前記第1半導体層及び前記第2半導体層における支持体穴の領域に相当する部分を除去して前記支持体穴を形成する工程と、
前記支持体穴及び前記第2半導体層が覆われるようにして前記半導体基材上の全体に支持体形成層を形成する工程と、
前記支持体穴と前記素子領域とを含む領域を残して、その他の部分をエッチングすることにより、支持体および前記支持体の下方に位置する前記第1半導体層及び前記第2半導体層の端部の一部を露出させる露出面を形成する工程と、
前記露出面を介して前記第1半導体層をエッチングすることにより、前記素子領域の前記第2半導体層と前記半導体基材との間に空洞部を形成する工程と、
前記空洞部内に埋め込み絶縁層を形成する工程と、
前記第2半導体層の上方を平坦化処理し、前記第2半導体層上に位置する前記支持体の一部を取り除く工程と、を含み、
前記支持体穴を形成する工程は、前記素子領域に前記支持体穴を形成するとともに、前記第1半導体層及び前記第2半導体層における前記素子分離層と前記素子領域との境界に沿って溝を形成することを特徴とする半導体基板の製造方法。 - 請求項1に記載の半導体基板の製造方法であって、
前記露出面を形成する工程は、前記溝を形成したことによって露出する前記素子分離層上に形成された多結晶エピタキシャル膜の端部を覆うべく、前記支持体形成層の一部から側壁膜を形成することを特徴とする半導体基板の製造方法。 - 請求項1又は2に記載の半導体基板の製造方法であって、
前記第1半導体層は、シリコンゲルマニウム層であり、
前記第2半導体層は、シリコン層であることを特徴とする半導体基板の製造方法。 - 請求項1に記載の半導体基板の製造方法を行ったあとに、前記第2半導体層にトランジスタを形成する工程を有することを特徴とする半導体装置の製造方法。
- 半導体基材上に第1半導体層に代えて埋め込まれた埋め込み絶縁層が形成され、前記埋め込み絶縁層上に第2半導体層が形成され、前記第2半導体層を支持する支持体が形成されたSOI構造を有する半導体装置であって、
前記支持体を形成する際に、素子分離層上に形成された多結晶エピタキシャル膜の端部が露出しないように覆うべく、素子領域と素子分離層との境界に沿って前記支持体をつくるための支持体形成層の一部を用いて形成された側壁膜を有することを特徴とする半導体装置。
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