JP2007227607A - 半導体基板の製造方法及び半導体装置の製造方法 - Google Patents
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Abstract
【課題】デバイスの位置合わせ精度を向上させることができる半導体基板の製造方法及び半導体装置の製造方法を提供する。
【解決手段】半導体基板41の製造方法は、シリコン基板11上にSOI形成領域13とバルク形成領域とを定義する素子分離層12を形成する。なお、素子分離層12を形成する工程において、引き続くフォトリソグラフィ工程における露光用マスクの位置合わせ基準となる第1アライメントマークを、シリコン基板11上におけるスクライブラインに形成する。そのあとSOI構造を、第1アライメントマークを基準に露光用マスクの位置を合わせ、フォトリソグラフィ技術を用いて形成する。更に、SOI素子及びバルク素子を、同じ第1アライメントマークを基準に露光用マスクの位置を合わせ、フォトリソグラフィ技術を用いて形成する。
【選択図】図3
【解決手段】半導体基板41の製造方法は、シリコン基板11上にSOI形成領域13とバルク形成領域とを定義する素子分離層12を形成する。なお、素子分離層12を形成する工程において、引き続くフォトリソグラフィ工程における露光用マスクの位置合わせ基準となる第1アライメントマークを、シリコン基板11上におけるスクライブラインに形成する。そのあとSOI構造を、第1アライメントマークを基準に露光用マスクの位置を合わせ、フォトリソグラフィ技術を用いて形成する。更に、SOI素子及びバルク素子を、同じ第1アライメントマークを基準に露光用マスクの位置を合わせ、フォトリソグラフィ技術を用いて形成する。
【選択図】図3
Description
本発明は、半導体基板の製造方法及び半導体装置の製造方法に関し、特に、半導体基板にSOI(Silicon On Insulator)構造を形成する技術に関する。
SOI基板上に形成されたトランジスタは、バルクシリコン基板上に形成される場合と比較して接合容量(ソース・ドレイン領域と基板間の容量)が小さいことから、半導体装置の低消費電力化、高速動作化が可能であること等の大きな利点を有している。バルクシリコン基板上にSOI構造を部分的に形成する方法として、例えば、非特許文献1に記載のように、SOI構造の上にトランジスタを低コストで形成できるSBSI(Separation by Bonding Si Islands)法が開示されている。
上記SBSI法に従って、バルクシリコン基板上にSOI構造を形成する方法は、まずバルクシリコン基板上に、SOI形成領域とバルク形成領域とを定義するために、シリコン窒化膜(SiN)をマスクとしてバルクシリコン基板を酸化させることでLOCOS酸化膜を形成する。次に、このバルクシリコン基板上に、シリコンゲルマニウム(SiGe)層、シリコン(Si)層をエピタキシャル成長させ、そこに支持体を形成するための穴(支持体穴)を形成する。その上に支持体となる酸化シリコン層等を成層した後、素子領域形状を得るように素子領域周辺の酸化シリコン層、シリコン層、シリコンゲルマニウム層をドライエッチングする。次に、シリコンゲルマニウム層をフッ硝酸で選択的にエッチングするとシリコン層が支持体に支持され、シリコン層の下に空洞部が形成される。そして、この空洞部に酸化シリコン等の絶縁層を埋め込むことでシリコン基板とシリコン層との間にBOX(Buried Oxide)層を形成する。その後、基板表面を平坦化処理してシリコン層を表面に露出させることでバルクシリコン基板上にSOI構造を得ている。更に、SOI形成領域にSOIトランジスタを形成し、バルク形成領域にバルクトランジスタを形成することにより、SOI構造とバルク構造とが混載する半導体装置が完成する。
SOI構造は、SOIトランジスタのアクティブ領域が定義される支持体穴や支持体と一緒に形成したアライメントマークを、フォトリソグラフィ工程における露光用マスクの位置合わせ基準として形成される。また、引き続いて形成されるSOIトランジスタ及びバルクトランジスタも、SOI構造と同様に、上記したアライメントマークを、フォトリソグラフィ工程における露光用マスクの位置合わせ基準としている。
T.Sakai et al.,Second International SiGe Technology and Device Meeting,Meeting Abstract,pp.230−231,May(2004)
しかしながら、SOIトランジスタの形成及びバルクトランジスタの形成において、SOI構造の支持体穴または支持体を形成する際に用いたアライメントマークを参照すると、SOIトランジスタの位置ずれは小さいものの、バルクトランジスタの位置ずれは大きくなり易く、バルクトランジスタの位置精度が劣化するという問題が考えられる。加えて、例えば、バルクトランジスタとコンタクトするコンタクトプラグを形成した際に、バルクトランジスタのソース/ドレイン層とコンタクトできないという問題が考えられる。
本発明は、デバイスの位置合わせ精度を向上させることができる半導体基板の製造方法及び半導体装置の製造方法を提供することを目的とする。
上記目的を達成するために、本発明に係る半導体基板の製造方法は、半導体基材にSOI形成領域とバルク形成領域とを分離する素子分離層を形成するとともに、第1アライメントマークを形成する工程と、前記第1アライメントマークを基準に、フォトリソグラフィ技術を用いて前記半導体基材の前記SOI形成領域にSOI構造を形成する工程と、前記第1アライメントマークを基準に、フォトリソグラフィ技術を用いて前記半導体基材の前記バルク形成領域にバルク構造を形成する工程と、を有する。
この方法によれば、SOI形成領域とバルク形成領域とのアクティブ領域を定義するべく素子分離層と一緒に形成した第1アライメントマークを、フォトリソグラフィ技術の位置合わせ(露光用マスクの位置合わせ)基準として、SOI構造とバルク構造とを形成するので、SOI構造及びバルク構造の正規の位置に対する位置ずれを少なくすることができる。よって、引き続く処理によって形成されるSOIトランジスタ及びバルクトランジスタの位置を正規の位置に近づけて配置することができる。その結果、例えばトランジスタとコンタクトプラグとを安定して接続させることができる。
上記目的を達成するために、本発明に係る半導体基板の製造方法は、半導体基材上に絶縁膜を形成する工程と、前記半導体基材にSOI形成領域とバルク形成領域とを分離する素子分離層を形成するとともに、第1アライメントマークを形成する工程と、前記第1アライメントマークを基準に、フォトリソグラフィ技術及びエッチング技術を用いて、前記SOI形成領域にある前記絶縁膜を選択的に除去する工程と、前記SOI形成領域に第1半導体層をエピタキシャル成長にて成膜する工程と、前記第1半導体層よりもエッチングレートが小さい第2半導体層をエピタキシャル成長にて前記第1半導体層上に成膜する工程と、前記第1アライメントマークを基準に、フォトリソグラフィ技術及びエッチング技術を用いて、前記第1半導体層及び前記第2半導体層のうち支持体穴の領域に相当する部分を除去して前記支持体穴を形成する工程と、前記支持体穴及び前記第2半導体層が覆われるようにして前記半導体基材上に支持体形成層を形成する工程と、前記第1アライメントマークを基準に、フォトリソグラフィ技術及びエッチング技術を用いて、前記支持体穴と素子領域とを含む領域を残してその他の部分を除去することにより、支持体および前記支持体の下方に位置する前記第1半導体層及び前記第2半導体層の端部の一部を露出させる露出面を形成する工程と、前記露出面を介して前記第1半導体層をエッチングすることにより、前記素子領域の前記第2半導体層と前記半導体基材との間に空洞部を形成する工程と、前記空洞部内に埋め込み絶縁層を形成する工程と、前記第2半導体層の上方を平坦化処理し、前記第2半導体層上に位置する前記支持体の一部を取り除く工程と、前記第1アライメントマークを基準に、フォトリソグラフィ技術を用いて前記半導体基材の前記バルク形成領域にバルク構造を形成する工程と、を有する。
この方法によれば、SOI形成領域とバルク形成領域とのアクティブ領域を定義するべく素子分離層と一緒に形成した第1アライメントマークを、フォトリソグラフィ技術の位置合わせ(露光用マスクの位置合わせ)基準として、SOI構造とバルク構造とを形成するので、SOI構造及びバルク構造の正規の位置に対する位置ずれを少なくすることができる。よって、引き続く処理によって形成されるSOIトランジスタ及びバルクトランジスタの位置を正規の位置に近づけて配置することができる。その結果、例えばトランジスタとコンタクトプラグとを安定して接続させることができる。
上記目的を達成するために、本発明に係る半導体基板の製造方法は、半導体基材上に絶縁膜を形成する工程と、前記半導体基材にSOI形成領域とバルク形成領域とを分離する素子分離層を形成するとともに、第1アライメントマークを形成する工程と、前記第1アライメントマークを基準に、フォトリソグラフィ技術及びエッチング技術を用いて、前記SOI形成領域の前記絶縁膜を選択的に除去する工程と、前記SOI形成領域に第1半導体層をエピタキシャル成長にて成膜する工程と、前記第1半導体層よりもエッチングレートが小さい第2半導体層をエピタキシャル成長にて前記第1半導体層上に成膜する工程と、前記第1アライメントマークを基準に、フォトリソグラフィ技術及びエッチング技術を用いて、前記第1半導体層及び前記第2半導体層のうち支持体穴の領域に相当する部分を除去して前記支持体穴を形成するとともに、第2アライメントマークを形成する工程と、前記支持体穴及び前記第2半導体層が覆われるようにして前記半導体基材上に支持体形成層を形成する工程と、前記第2アライメントマークを基準に、フォトリソグラフィ技術及びエッチング技術を用いて、前記支持体穴と素子領域とを含む領域を残してその他の部分を除去することにより、支持体および前記支持体の下方に位置する前記第1半導体層及び前記第2半導体層の端部の一部を露出させる露出面を形成する工程と、前記露出面を介して前記第1半導体層をエッチングすることにより、前記素子領域の前記第2半導体層と前記半導体基材との間に空洞部を形成する工程と、前記空洞部内に埋め込み絶縁層を形成する工程と、前記第2半導体層の上方を平坦化処理し、前記第2半導体層上に位置する前記支持体の一部を取り除く工程と、前記第1アライメントマークを基準に、フォトリソグラフィ技術を用いて前記半導体基材の前記バルク形成領域にバルク構造を形成する工程と、を有する。
この方法によれば、SOI形成領域とバルク形成領域とのアクティブ領域を定義するべく素子分離層と一緒に形成した第1アライメントマークを、フォトリソグラフィ技術の位置合わせ(露光用マスクの位置合わせ)基準として、SOI構造とバルク構造とを形成するので、SOI構造及びバルク構造の正規の位置に対する位置ずれを少なくすることができる。更に、SOI構造を、SOIトランジスタのアクティブ領域が定義される工程で形成された第2アライメントマークを基準に形成するので、SOI構造の位置精度を向上させることができる。よって、引き続く処理によって形成されるSOIトランジスタ及びバルクトランジスタの位置を正規の位置に近づけて配置することができる。
本発明に係る半導体装置の製造方法では、前記埋め込み絶縁層を形成する工程のあと、前記SOI形成領域の前記第2半導体層に寄生チャンネル抑制のためのイオン注入を施す工程を更に有し、前記支持体及び前記露出面を形成する工程のフォトリソグラフィ技術及びエッチング技術によって第3アライメントマークを更に形成し、前記イオン注入を施す工程は、前記第2アライメントマーク又は前記第3アライメントマークを基準に、フォトリソグラフィ技術を用いてイオンを注入する。
この方法によれば、精度が要求されるイオン注入を施す工程の基準位置を、SOIトランジスタのアクティブ領域が定義される工程で形成された第2アライメントマーク及び第3アライメントマークを基準にするので、イオンを注入する位置精度を向上させることができる。よって、SOI構造の品質を向上させることができる。
本発明に係る半導体装置の製造方法では、半導体基板の製造方法を行ったあとに、前記第1アライメントマークを基準に、フォトリソグラフィ技術を用いて前記第2半導体層にSOIトランジスタを形成するとともに前記半導体基材にバルクトランジスタを形成する工程を有する。
この方法によれば、SOI形成領域とバルク形成領域とのアクティブ領域を定義するべく素子分離層と一緒に形成した第1アライメントマークを、フォトリソグラフィ技術の位置合わせ(露光用マスクの位置合わせ)基準として、SOIトランジスタ及びバルクトランジスタを形成するので、SOIトランジスタ及びバルクトランジスタの位置を正規の位置に近づけて配置することができる。その結果、例えばトランジスタとコンタクトプラグとを安定して接続させることができる。
以下、本発明に係る半導体基板の製造方法及び半導体装置の製造方法の実施形態について、図面を参照しながら説明する。
図1〜図10は、半導体基板の製造方法を示す模式断面図である。以下、半導体基板の製造方法を、図1〜図10を参照しながら説明する。
図1に示す工程では、半導体基材(バルクシリコン基板)としてのシリコン基板11に素子分離層12(図2参照)を形成するために、マスクとして使用する窒化膜パターン14を形成する。まず、窒化膜パターン14を形成する前に、図示しないバルク形成領域にウエル形成を行う。詳しくは、バルク形成領域におけるN型ウエル領域に、露光用マスクを用いてレジストパターンを形成し、レジストパターンをマスクとしてイオン注入を行う。このとき、図示しないアライメントマークも一緒に形成する。次に、バルク形成領域におけるP型ウエル領域に、上記したアライメントマークを基準に露光用マスクの位置を合わせてレジストパターンを形成し、レジストパターンをマスクとしてイオン注入を行う。
そのあと、図1に示すように、シリコン基板11上全体に、絶縁膜としてのシリコン酸化膜(SiO2)18を、例えば熱酸化法などによって形成する。次に、シリコン酸化膜18上に、シリコン窒化膜(SiN)を成膜する。そのあと、フォトリソグラフィ技術及びエッチング技術を用いて、SOI形成領域13に窒化膜パターン14を形成する。同時に、引き続く工程のフォトリソグラフィ技術を行う際に、露光用マスクの位置合わせ基準となる第1アライメントマーク(図示せず)を、例えば、シリコン基板11上におけるスクライブラインに形成する。詳しくは、第1アライメントマークの形状(例えば、略長方形)にマーク用窒化膜パターンを形成する。そして、第1アライメントマーク(マーク用窒化膜パターン)を基準に露光用マスクの位置を合わせてレジストパターンを形成し、レジストパターンをマスクとしてシリコン基板11におけるバルク形成領域の一部に、寄生チャンネル抑制のためのイオン注入を行う。
図2に示す工程では、素子分離層12を形成する。素子分離層12は、例えば、LOCOS(Local Oxidation Silicon)酸化膜である。素子分離層12は、SOI構造のトランジスタが形成されるSOI形成領域13と、バルク構造のトランジスタが形成されるバルク形成領域(図示せず)とを電気的に絶縁させるために形成される。以下、バルク形成領域の説明は省略する。まず、窒化膜パターン14をマスクとして、SOI形成領域13以外のシリコン基板11を、例えば熱酸化法などによって酸化させる。これにより、SOI形成領域13以外の領域のシリコン基板11上に、素子分離層12が形成される。また、第1アライメントマークは、マーク用窒化膜パターンの形状に沿って素子分離層12が形成される。これにより、素子分離層12で形成された第1アライメントマークが完成する。
図3に示す工程では、SOI形成領域13を定義するために、SOI形成領域13にあるシリコン基板11上のシリコン酸化膜18(図2参照)を選択的に除去する。まず、窒化膜パターン14を除去する。次に、第1アライメントマークを基準に露光用マスクの位置を合わせ、フォトリソグラフィ技術及びエッチング技術を用いて、SOI形成領域13のシリコン酸化膜18を除去する。これにより、SOI形成領域13におけるシリコン基板11の表面11aが露出する。
図4に示す工程では、シリコン基板11上におけるSOI形成領域13に、第1半導体層としてのシリコンゲルマニウム層(SiGe)15と、第2半導体層としてのシリコン層(Si)16とを順に成膜する。詳しくは、シリコンゲルマニウム層15とシリコン層16とを、エピタキシャル成長技術によって成膜する。以下、SOI形成領域13に形成されたシリコンゲルマニウム層15とシリコン層16とを合わせて、単結晶エピタキシャル膜17という。なお、素子分離層12上には、多結晶のシリコンゲルマニウム層及びシリコン層(共に図示せず)が成膜される。
図5に示す工程では、単結晶エピタキシャル膜17に、第1支持体穴21と第2支持体穴22とを形成する。まず、第1支持体穴21が形成される領域である第1支持体穴形成領域23と、第2支持体穴22が形成される領域である第2支持体穴形成領域24とに相当する領域が開口するレジストパターン(図示せず)を、第1アライメントマークを基準に露光用マスクの位置を合わせて形成する。次に、このレジストパターンをマスクとして、第1支持体穴形成領域23及び第2支持体穴形成領域24にある、シリコン層16、シリコンゲルマニウム層15、シリコン基板11の一部を順にエッチングによって除去する。
これにより、単結晶エピタキシャル膜17に、第1支持体穴21と第2支持体穴22とが形成される。また、第1支持体穴21及び第2支持体穴22を開口したことにより、単結晶エピタキシャル膜17の一側面17aと他側面17bとが露出するとともに、シリコン基板11の表面11aが露出する。なお、第1支持体穴21と第2支持体穴22との間の領域が素子領域25となる。
図6に示す工程では、シリコン基板11上の全体に、支持体26(図7参照)をつくるために支持体形成層27を形成する。支持体形成層27は、例えば、シリコン酸化膜(SiO2)である。まず、前工程で使用したレジストパターンを除去する。次に、例えばCVD(Chemical Vapor Deposition)法などにより、シリコン酸化膜(SiO2)などの支持体形成層27を、第1支持体穴21及び第2支持体穴22の中に埋め込むとともに、単結晶エピタキシャル膜17を覆うようにシリコン基板11上全体に成膜する。
図7に示す工程では、支持体26を完成させる。まず、第1アライメントマークを基準にして露光用マスクの位置を合わせ、フォトリソグラフィ技術を用いて、支持体26の平面形状の領域以外の一部が開口するレジストパターン(図示せず)を形成する。次に、このレジストパターンをマスクとして、支持体26が形成される領域である支持体形成領域28以外の支持体形成層27の一部をエッチングにより除去する。更に、同じレジストパターンをマスクとして、支持体形成領域28以外の単結晶エピタキシャル膜17の一部をエッチングにより除去する。
以上により、支持体形成層27から支持体26が形成され、支持体26と単結晶エピタキシャル膜17とが密着した状態となる。また、支持体26の第1側面と第2側面(図7の正面側と背面側)とが露出するとともに、支持体26の第1側面と第2側面との下側にある単結晶エピタキシャル膜17(シリコン層16、シリコンゲルマニウム層15)の端面(図7における正面側と背面側)が露出する露出面が得られる。
図8に示す工程では、支持体26の下側にあるシリコンゲルマニウム層15(図7参照)を選択的に除去する。まず、前工程で使用したレジストパターンを除去する。次に、支持体26の下側にある単結晶エピタキシャル膜17(図7参照)に、フッ硝酸などのエッチング液を接触させる。このとき、単結晶エピタキシャル膜17の露出面からエッチングされる。シリコン層16は、シリコンゲルマニウム層15よりエッチングの選択比が小さいことから、シリコン層16を残してシリコンゲルマニウム層15を選択的にエッチングして除去することが可能となっている。
以上により、シリコン基板11とシリコン層16との間に、中空の空洞部29が形成される。また、空洞部29が形成されたことにより、シリコン層16の下側に支えるものがなくなるが、支持体26によってシリコン層16を保持(支持)することが可能となっている。
図9に示す工程では、空洞部29(図8参照)に埋め込み絶縁層(BOX層:Buried Oxide層)31を形成する。埋め込み絶縁層31は、例えばシリコン酸化膜であり、熱酸化法を用いることにより、シリコン基板11及びシリコン層16に含まれるシリコンと酸素とが反応して形成される。このあと、第1アライメントマークを基準にして露光用マスクの位置を合わせ、フォトリソグラフィ技術を用いてレジストパターンを形成し、レジストパターンをマスクとしてSOI形成領域13のシリコン層16の一部に、寄生チャンネル抑制のためのイオン注入を行う。
図10に示す工程では、半導体基板41を完成させる。まず、SOIトランジスタとしてのSOI素子を電気的に絶縁するために、シリコン基板11の上方全体にシリコン酸化膜からなる絶縁層32を形成する。絶縁層32は、例えばCVD法によって形成される。次に、CMP(Chemical Mechanical Polishing:化学的機械研磨)研磨によってシリコン基板11上を平坦化する(平坦化処理)。これにより、絶縁層32及び支持体26の一部が取り除かれる。そのあと更に、シリコン層16の上面16aまで、不用な支持体26の一部、絶縁層32の一部を除去する。これにより、シリコン層16の上面16aが露出するとともに、シリコン基板11上にシリコン層16が絶縁層32および埋め込み絶縁層31で素子分離された構造(SOI構造)が形成され、その結果、半導体基板41が完成する。
このあと、エピタキシャル成長技術によって酸化膜上に成膜された多結晶エピタキシャル膜(多結晶のシリコンゲルマニウム層及びシリコン層)を、フォトリソグラフィ技術及びエッチング技術を用いて除去する。詳しくは、第1アライメントマークを基準にして露光用マスクの位置を合わせ、バルク形成領域に相当する部分が開口するレジストパターンを形成する。次に、このレジストパターンをマスクとして、バルク形成領域の多結晶エピタキシャル膜をエッチングにより除去する。
図11は、半導体装置の製造方法及び半導体装置の構造を示す模式断面図である。以下、半導体装置の製造方法及び半導体装置の構造を、図11を参照しながら説明する。なお、半導体装置の製造方法は、図1〜図10において説明した半導体基板の製造方法に引き続いて行われる。
図11に示す工程では、半導体装置51を完成させる。まず、シリコン層16の表面に熱酸化を施し、シリコン層16の表面にゲート絶縁膜52を形成する。そして、例えばCVD法により、ゲート絶縁膜52上に多結晶シリコン層を形成する。そのあと、第1アライメントマークを基準に露光用マスクの位置を合わせ、フォトリソグラフィ技術及びエッチング技術を用いて多結晶シリコン層をパターニングすることにより、ゲート絶縁膜52上にゲート電極53を形成する。
次に、ゲート電極53をマスクとして、ヒ素(As)、リン(P)、ボロン(B)などの不純物をシリコン層16内にイオン注入することにより、ゲート電極53の両側に低濃度不純物導入層からなるLDD層54a,54bをシリコン層16に形成する。そして、例えばCVD法により、LDD層54a,54bが形成されたシリコン層16上に絶縁層を形成し、RIEなどのドライエッチングを用いて絶縁層をエッチバックすることによりゲート電極53の側壁にサイドウォール55a,55bをそれぞれ形成する。
そして、ゲート電極53及びサイドウォール55a,55bをマスクとして、As、P、Bなどの不純物をシリコン層16内にイオン注入する。これにより、シリコン層16におけるサイドウォール55a,55bの側方に、高濃度不純物導入層からなるソース/ドレイン電極層56a,56bが形成され、その結果、トランジスタが完成する。加えて、バルク形成領域にバルクトランジスタとしてのバルク素子を形成することにより、シリコン基板11上にSOI素子とバルク素子とが混載する半導体装置51が完成する。そのあと、例えばソース/ドレイン層とコンタクトするためのコンタクトホールを、第1アライメントマークを基準にフォトリソグラフィ技術及びエッチング技術を用いて形成する。
以上詳述したように、本実施形態の半導体基板の製造方法及び半導体装置の製造方法によれば、以下に示す効果が得られる。
(1)本実施形態によれば、SOI形成領域13とバルク形成領域とのアクティブ領域を定義するべく素子分離層12と一緒に形成した第1アライメントマークを、フォトリソグラフィ技術の位置合わせ(露光用マスクの位置合わせ)基準として、SOI構造とバルク構造とを形成するので、SOI構造及びバルク構造の正規の位置に対する位置ずれを少なくすることができる。更に、第1アライメントマークを基準に、SOI形成領域13にSOI素子を形成するとともに、バルク形成領域にバルク素子を形成するので、SOI素子及びバルク素子の位置を正規の位置に近づけて(位置精度を向上させて)配置することができる。その結果、例えばソース/ドレイン層とコンタクトプラグとを安定して接続させることができる。
なお、本実施形態は上記に限定されず、以下のような形態で実施することもできる。
(変形例1)上記したように、第1アライメントマークを基準にしてフォトリソグラフィ工程における露光用マスクの位置を合わせ、これを基にSOI構造及びバルク構造を完成させていたことに代えて、以下のようなアライメントマークを基準に形成するようにしてもよい。まず、SOI構造の第1支持体穴21及び第2支持体穴22を形成するまでは、上記したような第1アライメントマークを基準に露光用マスクの位置を合わせる。ここで、第1支持体穴21及び第2支持体穴22の形成と一緒に、第2アライメントマークを形成する。次に、第2アライメントマークを基準に露光用マスクの位置を合わせ、フォトリソグラフィ技術及びエッチング技術を用いて、支持体26を形成する。このとき、第3アライメントマークを同時に形成する。そのあと、第2アライメントマーク又は第3アライメントマークを基準に露光用マスクの位置を合わせ、寄生チャンネル抑制のためのイオン注入をシリコン層16に行う。以上のような形成方法によれば、精度が要求されるイオン注入工程の基準位置を、トランジスタのアクティブ領域が定義される工程のアライメントマークを基準に形成するので、SOI構造の品質を向上させることができる。なお、引き続くSOI素子及びバルク素子の形成は、第1アライメントマークを基準に形成する。
(変形例2)上記したように、半導体基材の材質としてシリコンを用いて説明したが、これに限定されず、例えば、Ge、SiGe、SiC、SiSn、PbS、GaAs、InP、GaP、GaN、ZnSeなどを用いるようにしてもよい。
(変形例3)上記したように、第1半導体層の材質としてシリコンゲルマニウム、第2半導体層の材質としてシリコンを例に説明したが、第1半導体層よりもエッチングの選択比の小さい第2半導体層を組み合わせれば良く、例えば、第1半導体層と第2半導体層の材質として、Ge、SiC、SiSn、PbS、GaAs、InP、GaP、GaN、ZnSeなどの中から選択した組合せを用いるようにしてもよい。
11…半導体基材としてのシリコン基板、11a…表面、12…素子分離層、13…SOI形成領域、14…窒化膜パターン、15…第1半導体層としてのシリコンゲルマニウム層、16…第2半導体層としてのシリコン層、16a…上面、17…単結晶エピタキシャル膜、17a…一側面、17b…他側面、18…絶縁膜としてのシリコン酸化膜、21…第1支持体穴、22…第2支持体穴、23…第1支持体穴形成領域、24…第2支持体穴形成領域、25…素子領域、26…支持体、27…支持体形成層、28…支持体形成領域、29…空洞部、31…埋め込み絶縁層、32…絶縁層、41…半導体基板、51…半導体装置、52…ゲート絶縁膜、53…ゲート電極、54a,54b…LDD層、55a,55b…サイドウォール、56a…ソース電極層、56b…ドレイン電極層。
Claims (5)
- 半導体基材にSOI形成領域とバルク形成領域とを分離する素子分離層を形成するとともに、第1アライメントマークを形成する工程と、
前記第1アライメントマークを基準に、フォトリソグラフィ技術を用いて前記半導体基材の前記SOI形成領域にSOI構造を形成する工程と、
前記第1アライメントマークを基準に、フォトリソグラフィ技術を用いて前記半導体基材の前記バルク形成領域にバルク構造を形成する工程と、
を有することを特徴とする半導体基板の製造方法。 - 半導体基材上に絶縁膜を形成する工程と、
前記半導体基材にSOI形成領域とバルク形成領域とを分離する素子分離層を形成するとともに、第1アライメントマークを形成する工程と、
前記第1アライメントマークを基準に、フォトリソグラフィ技術及びエッチング技術を用いて、前記SOI形成領域にある前記絶縁膜を選択的に除去する工程と、
前記SOI形成領域に第1半導体層をエピタキシャル成長にて成膜する工程と、
前記第1半導体層よりもエッチングレートが小さい第2半導体層をエピタキシャル成長にて前記第1半導体層上に成膜する工程と、
前記第1アライメントマークを基準に、フォトリソグラフィ技術及びエッチング技術を用いて、前記第1半導体層及び前記第2半導体層のうち支持体穴の領域に相当する部分を除去して前記支持体穴を形成する工程と、
前記支持体穴及び前記第2半導体層が覆われるようにして前記半導体基材上に支持体形成層を形成する工程と、
前記第1アライメントマークを基準に、フォトリソグラフィ技術及びエッチング技術を用いて、前記支持体穴と素子領域とを含む領域を残してその他の部分を除去することにより、支持体および前記支持体の下方に位置する前記第1半導体層及び前記第2半導体層の端部の一部を露出させる露出面を形成する工程と、
前記露出面を介して前記第1半導体層をエッチングすることにより、前記素子領域の前記第2半導体層と前記半導体基材との間に空洞部を形成する工程と、
前記空洞部内に埋め込み絶縁層を形成する工程と、
前記第2半導体層の上方を平坦化処理し、前記第2半導体層上に位置する前記支持体の一部を取り除く工程と、
前記第1アライメントマークを基準に、フォトリソグラフィ技術を用いて前記半導体基材の前記バルク形成領域にバルク構造を形成する工程と、
を有することを特徴とする半導体基板の製造方法。 - 半導体基材上に絶縁膜を形成する工程と、
前記半導体基材にSOI形成領域とバルク形成領域とを分離する素子分離層を形成するとともに、第1アライメントマークを形成する工程と、
前記第1アライメントマークを基準に、フォトリソグラフィ技術及びエッチング技術を用いて、前記SOI形成領域の前記絶縁膜を選択的に除去する工程と、
前記SOI形成領域に第1半導体層をエピタキシャル成長にて成膜する工程と、
前記第1半導体層よりもエッチングレートが小さい第2半導体層をエピタキシャル成長にて前記第1半導体層上に成膜する工程と、
前記第1アライメントマークを基準に、フォトリソグラフィ技術及びエッチング技術を用いて、前記第1半導体層及び前記第2半導体層のうち支持体穴の領域に相当する部分を除去して前記支持体穴を形成するとともに、第2アライメントマークを形成する工程と、
前記支持体穴及び前記第2半導体層が覆われるようにして前記半導体基材上に支持体形成層を形成する工程と、
前記第2アライメントマークを基準に、フォトリソグラフィ技術及びエッチング技術を用いて、前記支持体穴と素子領域とを含む領域を残してその他の部分を除去することにより、支持体および前記支持体の下方に位置する前記第1半導体層及び前記第2半導体層の端部の一部を露出させる露出面を形成する工程と、
前記露出面を介して前記第1半導体層をエッチングすることにより、前記素子領域の前記第2半導体層と前記半導体基材との間に空洞部を形成する工程と、
前記空洞部内に埋め込み絶縁層を形成する工程と、
前記第2半導体層の上方を平坦化処理し、前記第2半導体層上に位置する前記支持体の一部を取り除く工程と、
前記第1アライメントマークを基準に、フォトリソグラフィ技術を用いて前記半導体基材の前記バルク形成領域にバルク構造を形成する工程と、
を有することを特徴とする半導体基板の製造方法。 - 請求項3に記載の半導体基板の製造方法であって、
前記埋め込み絶縁層を形成する工程のあと、前記SOI形成領域の前記第2半導体層に寄生チャンネル抑制のためのイオン注入を施す工程を更に有し、
前記支持体及び前記露出面を形成する工程のフォトリソグラフィ技術及びエッチング技術によって第3アライメントマークを更に形成し、
前記イオン注入を施す工程は、前記第2アライメントマーク又は前記第3アライメントマークを基準に、フォトリソグラフィ技術を用いてイオンを注入することを特徴とする半導体基板の製造方法。 - 請求項1〜4のいずれか一項に記載の半導体基板の製造方法を行ったあとに、前記第1アライメントマークを基準に、フォトリソグラフィ技術を用いて前記第2半導体層にSOIトランジスタを形成するとともに前記半導体基材にバルクトランジスタを形成する工程を有することを特徴とする半導体装置の製造方法。
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JP2006046456A JP2007227607A (ja) | 2006-02-23 | 2006-02-23 | 半導体基板の製造方法及び半導体装置の製造方法 |
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