JP2006128428A - 半導体基板、半導体装置、半導体基板の製造方法および半導体装置の製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 397
- 239000000758 substrate Substances 0.000 title claims abstract description 85
- 238000004519 manufacturing process Methods 0.000 title claims description 23
- 238000005530 etching Methods 0.000 claims abstract description 51
- 230000001590 oxidative effect Effects 0.000 claims description 8
- 238000000034 method Methods 0.000 abstract description 53
- 238000007254 oxidation reaction Methods 0.000 abstract description 12
- 239000007788 liquid Substances 0.000 abstract description 2
- 239000010408 film Substances 0.000 abstract 3
- 239000010409 thin film Substances 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 291
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 11
- 230000003647 oxidation Effects 0.000 description 11
- 239000012535 impurity Substances 0.000 description 9
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 7
- 239000004020 conductor Substances 0.000 description 7
- 239000013078 crystal Substances 0.000 description 7
- 238000000206 photolithography Methods 0.000 description 7
- 229910052814 silicon oxide Inorganic materials 0.000 description 7
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 6
- 238000000137 annealing Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 6
- 239000000463 material Substances 0.000 description 6
- 229910052760 oxygen Inorganic materials 0.000 description 6
- 239000001301 oxygen Substances 0.000 description 6
- 230000003071 parasitic effect Effects 0.000 description 6
- 239000007789 gas Substances 0.000 description 5
- -1 oxygen ions Chemical class 0.000 description 5
- 208000022010 Lhermitte-Duclos disease Diseases 0.000 description 4
- 229910052785 arsenic Inorganic materials 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 238000000059 patterning Methods 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 2
- GRYLNZFGIOXLOG-UHFFFAOYSA-N Nitric acid Chemical compound O[N+]([O-])=O GRYLNZFGIOXLOG-UHFFFAOYSA-N 0.000 description 2
- 229910020328 SiSn Inorganic materials 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 229910052949 galena Inorganic materials 0.000 description 2
- 229910052732 germanium Inorganic materials 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 229910003465 moissanite Inorganic materials 0.000 description 2
- 229910017604 nitric acid Inorganic materials 0.000 description 2
- SBIBMFFZSBJNJF-UHFFFAOYSA-N selenium;zinc Chemical compound [Se]=[Zn] SBIBMFFZSBJNJF-UHFFFAOYSA-N 0.000 description 2
- 229910010271 silicon carbide Inorganic materials 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/66772—Monocristalline silicon transistors on insulating substrates, e.g. quartz substrates
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
- H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78612—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device for preventing the kink- or the snapback effect, e.g. discharging the minority carriers of the channel region for preventing bipolar effect
Abstract
【解決手段】支持体絶縁膜5に形成された開口面を介してエッチングガスまたはエッチング液を第1半導体層および第2半導体層3に接触させることにより、第1半導体層3をエッチング除去し、半導体基板1と第2半導体層3との間に空洞部6を形成するとともに、第2半導体層3の両端部を薄膜化し、半導体基板1および第2半導体層3の熱酸化を行うことにより、半導体基板1と第2半導体層3との間の空洞部6が埋め込まれるように半導体基板1上に酸化膜を形成する。
【選択図】図3
Description
すなわち、特許文献1に開示された方法では、酸素イオンの注入とアニールを半導体基板に対して行うことによりBOX層を作製する。ここで、酸素イオンが注入された半導体基板のアニール処理を行う場合、酸化遮蔽マスクを半導体基板に選択的に形成し、1150℃以上で数時間の熱酸化を行う。そして、酸化遮蔽マスクで覆われていない領域は酸化膜が成長しBOX層が厚くなるが、酸化遮蔽マスクで覆われた領域は酸化膜が成長せずBOX層が薄くなる。
また、特許文献2に開示された方法では、ドーズ量が1E18cm-2以上の酸素イオンを半導体基板に注入する必要があり、時間とコストがかかるという問題があった。また、ゲート電極を形成した後に1200℃の高温アニールが行われるので、不純物の再分布が起こるとともに、ゲート酸化膜やSi単結晶層にストレスがかかるという問題があった。
これにより、SIMOX法を用いることなく、SOIトランジスタが形成されるBOX層の膜厚を部分的に異ならせることが可能となり、コスト増を抑制しつつ、トランジスタの低消費電力化および高速化を図ることが可能となる。
これにより、SOIトランジスタが形成される半導体層の膜厚を部分的に異ならせることが可能となる。このため、半導体層の膜厚の差異に対応してBOX層の膜厚を部分的に異ならせることができ、コスト増を抑制しつつ、トランジスタの低消費電力化および高速化を図ることが可能となる。
また、本発明の一態様に係る半導体装置の製造方法によれば、半導体基板の表面の一部に膜厚が部分的に異なる第1半導体層を形成する工程と、前記第1半導体層よりもエッチング時の選択比が小さな第2半導体層を前記第1半導体層上に形成する工程と、前記第2半導体層が覆われるようにして前記半導体基板上に絶縁膜を形成する工程と、前記第1半導体層の端部の一部を露出させる開口面を前記絶縁膜に形成する工程と、前記開口面を介して前記第1半導体層をエッチングすることにより、前記第1半導体層が除去された空洞部を前記第2半導体層下に形成する工程と、前記開口面を介して前記第2半導体層および前記半導体基板の熱酸化を行うことにより、膜厚が部分的に異なる埋め込み酸化膜を前記空洞部内に形成する工程と、前記第2半導体層上にゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極の両側の前記埋め込み酸化膜の膜厚の厚い領域上にそれぞれ配置されたソース/ドレイン層を前記第2半導体層に形成する工程とを備えることを特徴とする。
図1および図4は、本発明の第1実施形態に係る半導体装置の製造方法を示す断面図、図2(a)および図3(a)は、本発明の第1実施形態に係る半導体装置の製造方法を示す平面図、図2(b)は、図2(a)のA1−A1´線で切断した断面図、図2(c)は、図2(a)のB1−B1´線で切断した断面図、図3(b)は、図3(a)のA2−A2´線で切断した断面図、図3(c)は、図3(a)のB2−B2´線で切断した断面図である。
次に、図2に示すように、フォトリソグラフィー技術およびエッチング技術を用いて支持体絶縁膜5をパターニングすることにより、第1半導体層2の端部の一部を露出させる開口面を支持体絶縁膜5に形成する。ここで、第1半導体層2の端部の一部を露出させる場合、第1半導体層2の端部の残りの一部は支持体絶縁膜5で覆われたままにする。
ここで、第1半導体層2の端部の一部を露出させる開口面を支持体絶縁膜5に形成することにより、第2半導体層3下の第1半導体層2にエッチングガスまたはエッチング液を接触させることが可能となり、半導体基板1と第2半導体層3との間に空洞部6を形成することができる。また、第1半導体層2の端部の残りの一部は支持体絶縁膜5で覆われたままにすることにより、第1半導体層2が除去された場合においても、第2半導体層3を支持体絶縁膜5にて半導体基板1上に支持することが可能となる。
次に、図4(c)に示すように、第2半導体層3の表面の熱酸化を行うことにより、第2半導体層3の表面にゲート絶縁膜10を形成する。そして、ゲート絶縁膜10が形成された第2半導体層3上に、CVDなどの方法により多結晶シリコン層を形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて多結晶シリコン層をパターニングすることにより、第2半導体層3上にゲート電極11を形成する。ここで、ゲート電極11は、酸化膜7の膜厚の薄い領域に配置することができる。
次に、図5(b)に示すように、エピタキシャル成長を行うことにより、凹部22aが形成された第1半導体層22上に第2半導体層23を成膜する。ここで、凹部22aが形成された第1半導体層22上に第2半導体層23を成膜することにより、第2半導体層23の膜厚を部分的に異ならせることができる。なお、第1半導体層22は、半導体基板21および第2半導体層23よりもエッチング時の選択比が大きな材質を用いることができる。特に、半導体基板21がSiの場合、第1半導体層22としてSiGe、第2半導体層23してSiを用いることが好ましい。そして、CVDなどの方法により、第2半導体層23上にシリコン酸化膜24を堆積する。
次に、図5(d)に示すように、CVDなどの方法により、第2半導体層23が覆われるようにしてシリコン酸化膜24上に支持体絶縁膜25を形成する。
ここで、第1半導体層22の端部の一部を露出させる開口面を支持体絶縁膜25に形成することにより、第2半導体層23下の第1半導体層22にエッチングガスまたはエッチング液を接触させることが可能となり、半導体基板21と第2半導体層23との間に空洞部26を形成することができる。また、第1半導体層22の端部の残りの一部は支持体絶縁膜25で覆われたままにすることにより、第1半導体層22が除去された場合においても、第2半導体層23を支持体絶縁膜25にて半導体基板21上に支持することが可能となる。
次に、図8(c)に示すように、第2半導体層23の表面の熱酸化を行うことにより、第2半導体層23の表面にゲート絶縁膜30を形成する。そして、ゲート絶縁膜30が形成された第2半導体層23上に、CVDなどの方法により多結晶シリコン層を形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて多結晶シリコン層をパターニングすることにより、第2半導体層23上にゲート電極31を形成する。ここで、ゲート電極31は、酸化膜27の膜厚の薄い領域に配置することができる。
Claims (9)
- 膜厚が部分的に異なる酸化膜が形成された半導体基材と、
前記酸化膜上にエピタキシャル成長にて形成された半導体層とを備えることを特徴とする半導体基板。 - 酸化膜が一部の領域に選択的に形成された半導体基材と、
前記酸化膜上にエピタキシャル成長にて形成された膜厚が部分的に異なる半導体層とを備えることを特徴とする半導体基板。 - 膜厚が部分的に異なる酸化膜が形成された半導体基板と、
前記酸化膜上にエピタキシャル成長にて形成された半導体層と、
前記酸化膜の膜厚の薄い領域に配置された半導体層上に形成されたゲート電極と、
前記酸化膜の膜厚の厚い領域に配置された半導体層に形成され、前記ゲート電極の側方にそれぞれ配置されたソース/ドレイン層とを備えることを特徴とする半導体装置。 - 酸化膜が一部の領域に選択的に形成された半導体基板と、
前記酸化膜上にエピタキシャル成長にて形成された膜厚が部分的に異なる半導体層と、
前記半導体層の膜厚の厚い領域に形成されたゲート電極と、
前記半導体層の膜厚の薄い領域に形成され、前記ゲート電極の側方にそれぞれ配置されたソース/ドレイン層とを備えることを特徴とする半導体装置。 - 半導体基板の表面の一部に第1半導体層を形成する工程と、
前記第1半導体層よりもエッチング時の選択比が小さな第2半導体層を前記第1半導体層上に形成する工程と、
前記第2半導体層が覆われるようにして前記半導体基板上に絶縁膜を形成する工程と、
前記第1半導体層の端部の一部を露出させる開口面を前記絶縁膜に形成する工程と、
前記開口面を介して前記第1半導体層および前記第2半導体層をエッチングすることにより、前記第1半導体層が除去された空洞部を前記第2半導体層下に形成するとともに、前記第2半導体層の端部を薄膜化する工程と、
前記開口面を介して前記第2半導体層および前記半導体基板の熱酸化を行うことにより、前記空洞部内に埋め込み酸化膜を形成する工程とを備えることを特徴とする半導体基板の製造方法。 - 半導体基板の表面の一部に膜厚が部分的に異なる第1半導体層を形成する工程と、
前記第1半導体層よりもエッチング時の選択比が小さな第2半導体層を前記第1半導体層上に形成する工程と、
前記第2半導体層が覆われるようにして前記半導体基板上に絶縁膜を形成する工程と、
前記第1半導体層の端部の一部を露出させる開口面を前記絶縁膜に形成する工程と、
前記開口面を介して前記第1半導体層をエッチングすることにより、前記第1半導体層が除去された空洞部を前記第2半導体層下に形成する工程と、
前記開口面を介して前記第2半導体層および前記半導体基板の熱酸化を行うことにより、前記空洞部内に埋め込み酸化膜を形成する工程とを備えることを特徴とする半導体基板の製造方法。 - 半導体基板の表面の一部に第1半導体層を形成する工程と、
前記第1半導体層よりもエッチング時の選択比が小さな第2半導体層を前記第1半導体層上に形成する工程と、
前記第2半導体層が覆われるようにして前記半導体基板上に絶縁膜を形成する工程と、
前記第1半導体層の端部の一部を露出させる開口面を前記絶縁膜に形成する工程と、
前記開口面を介して前記第1半導体層および前記第2半導体層をエッチングすることにより、前記第1半導体層が除去された空洞部を前記第2半導体層下に形成するとともに、前記第2半導体層の端部を薄膜化する工程と、
前記開口面を介して前記第2半導体層および前記半導体基板の熱酸化を行うことにより、前記空洞部内に埋め込み酸化膜を形成する工程と、
前記第2半導体層上にゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極の両側にそれぞれ配置されたソース/ドレイン層を前記第2半導体層の薄膜化された部分に形成する工程とを備えることを特徴とする半導体装置の製造方法。 - 前記第1半導体層および前記第2半導体層をエッチングする工程は、前記第1半導体層と前記第2半導体層との選択比の小さなエッチング液で前記第1半導体層の一部を除去した後、前記第1半導体層と前記第2半導体層との選択比の大きなエッチング液で前記第1半導体層の残りを除去することを特徴とする請求項7記載の半導体装置の製造方法。
- 半導体基板の表面の一部に膜厚が部分的に異なる第1半導体層を形成する工程と、
前記第1半導体層よりもエッチング時の選択比が小さな第2半導体層を前記第1半導体層上に形成する工程と、
前記第2半導体層が覆われるようにして前記半導体基板上に絶縁膜を形成する工程と、
前記第1半導体層の端部の一部を露出させる開口面を前記絶縁膜に形成する工程と、
前記開口面を介して前記第1半導体層をエッチングすることにより、前記第1半導体層が除去された空洞部を前記第2半導体層下に形成する工程と、
前記開口面を介して前記第2半導体層および前記半導体基板の熱酸化を行うことにより、膜厚が部分的に異なる埋め込み酸化膜を前記空洞部内に形成する工程と、
前記第2半導体層上にゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極の両側の前記埋め込み酸化膜の膜厚の厚い領域上にそれぞれ配置されたソース/ドレイン層を前記第2半導体層に形成する工程とを備えることを特徴とする半導体装置の製造方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004315334A JP2006128428A (ja) | 2004-10-29 | 2004-10-29 | 半導体基板、半導体装置、半導体基板の製造方法および半導体装置の製造方法 |
US11/263,891 US7553713B2 (en) | 2004-10-29 | 2005-10-31 | Method of manufacturing semiconductor substrates and semiconductor devices |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004315334A JP2006128428A (ja) | 2004-10-29 | 2004-10-29 | 半導体基板、半導体装置、半導体基板の製造方法および半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2006128428A true JP2006128428A (ja) | 2006-05-18 |
Family
ID=36260804
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004315334A Withdrawn JP2006128428A (ja) | 2004-10-29 | 2004-10-29 | 半導体基板、半導体装置、半導体基板の製造方法および半導体装置の製造方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US7553713B2 (ja) |
JP (1) | JP2006128428A (ja) |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TWI267946B (en) * | 2005-08-22 | 2006-12-01 | Univ Nat Chiao Tung | Interconnection of group III-V semiconductor device and fabrication method for making the same |
FR2899017A1 (fr) * | 2006-03-21 | 2007-09-28 | St Microelectronics Sa | Procede de realisation d'un transistor a canal comprenant du germanium |
US7452784B2 (en) * | 2006-05-25 | 2008-11-18 | International Business Machines Corporation | Formation of improved SOI substrates using bulk semiconductor wafers |
US8017505B2 (en) * | 2006-11-30 | 2011-09-13 | Seiko Epson Corporation | Method for manufacturing a semiconductor device |
JP2008153532A (ja) * | 2006-12-19 | 2008-07-03 | Seiko Epson Corp | 半導体装置の製造方法 |
JP4285536B2 (ja) * | 2006-12-19 | 2009-06-24 | セイコーエプソン株式会社 | 半導体装置の製造方法 |
JP4455618B2 (ja) * | 2007-06-26 | 2010-04-21 | 株式会社東芝 | 半導体装置の製造方法 |
Family Cites Families (18)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3363496B2 (ja) | 1991-11-20 | 2003-01-08 | キヤノン株式会社 | 半導体装置及びその製造方法 |
DE69232432T2 (de) * | 1991-11-20 | 2002-07-18 | Canon Kk | Verfahren zur Herstellung einer Halbleiteranordnung |
KR960002088B1 (ko) * | 1993-02-17 | 1996-02-10 | 삼성전자주식회사 | 에스오아이(SOI : silicon on insulator) 구조의 반도체 장치 제조방법 |
JPH0778994A (ja) | 1993-09-07 | 1995-03-20 | Hitachi Ltd | Mos型半導体装置及びその製造方法 |
JP3427114B2 (ja) | 1994-06-03 | 2003-07-14 | コマツ電子金属株式会社 | 半導体デバイス製造方法 |
FR2795555B1 (fr) * | 1999-06-28 | 2002-12-13 | France Telecom | Procede de fabrication d'un dispositif semi-conducteur comprenant un empilement forme alternativement de couches de silicium et de couches de materiau dielectrique |
JP3616534B2 (ja) | 1999-09-30 | 2005-02-02 | 沖電気工業株式会社 | 半導体基板の製造方法 |
FR2812764B1 (fr) * | 2000-08-02 | 2003-01-24 | St Microelectronics Sa | Procede de fabrication d'un substrat de type substrat-sur- isolant ou substrat-sur-vide et dispositif obtenu |
EP1244142A1 (en) * | 2001-03-23 | 2002-09-25 | Universite Catholique De Louvain | Fabrication method of SOI semiconductor devices |
JP2003168802A (ja) * | 2001-11-30 | 2003-06-13 | Toshiba Corp | 半導体装置及びその製造方法 |
JP3793808B2 (ja) | 2002-05-02 | 2006-07-05 | 国立大学法人東京工業大学 | 電界効果トランジスタの製造方法 |
JP4277481B2 (ja) * | 2002-05-08 | 2009-06-10 | 日本電気株式会社 | 半導体基板の製造方法、半導体装置の製造方法 |
US7078298B2 (en) * | 2003-05-20 | 2006-07-18 | Sharp Laboratories Of America, Inc. | Silicon-on-nothing fabrication process |
JP4845357B2 (ja) * | 2004-08-26 | 2011-12-28 | ラピスセミコンダクタ株式会社 | 半導体装置とその製造方法 |
JP4759967B2 (ja) * | 2004-10-01 | 2011-08-31 | セイコーエプソン株式会社 | 半導体装置の製造方法 |
JP4867216B2 (ja) * | 2005-06-30 | 2012-02-01 | セイコーエプソン株式会社 | 半導体基板の製造方法及び、半導体装置の製造方法 |
JP2007027231A (ja) * | 2005-07-13 | 2007-02-01 | Seiko Epson Corp | 半導体装置の製造方法及び、半導体装置 |
US7445973B2 (en) * | 2006-09-29 | 2008-11-04 | Micron Technology, Inc. | Transistor surround gate structure with silicon-on-insulator isolation for memory cells, memory arrays, memory devices and systems and methods of forming same |
-
2004
- 2004-10-29 JP JP2004315334A patent/JP2006128428A/ja not_active Withdrawn
-
2005
- 2005-10-31 US US11/263,891 patent/US7553713B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US7553713B2 (en) | 2009-06-30 |
US20060091426A1 (en) | 2006-05-04 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20070403 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20081222 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090127 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090326 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100126 |
|
A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20100324 |