JP3427114B2 - 半導体デバイス製造方法 - Google Patents
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Description
【０００１】
【産業上の利用分野】本発明は半導体デバイス製造方法
に係り、特にＳＩＭＯＸ基板上にＭＯＳＬＳＩを形成す
るのに好適な製造方法に関する。
に係り、特にＳＩＭＯＸ基板上にＭＯＳＬＳＩを形成す
るのに好適な製造方法に関する。
【０００２】
【従来の技術】一般に、単結晶シリコン基板中に絶縁体
（ＳｉＯ2）層を形成することによって素子が構成され
る表面単結晶シリコン層を絶縁分離した構造の半導体基
板はＳＯＩ（Silicon On Insulator）と呼ばれており、
これには一般的に貼り合わせ法によるものと、酸素イオ
ン注入による方法によって形成するものが知られてい
る。前者は単結晶シリコン基板上に酸化膜を形成してお
き、この上に別の単結晶シリコン基板を貼り合わせて接
合し、一方の単結晶シリコン基板を研磨して薄い活性シ
リコン層を形成する構造のものである。後者はＳＩＭＯ
Ｘ（Separation byIMplanted OXygen）と呼ばれてお
り、これは単結晶シリコン基板中に高濃度の酸素イオン
（16Ｏ+）を注入し、その後の高温アニール処理（１１
００〜１２００℃）でＳｉとＯとを反応させてシリコン
基板内部に埋め込み酸化膜を形成させるもので、最近高
集積化のための薄膜活性シリコン層を形成するのに有利
であるとして着目されている。
（ＳｉＯ2）層を形成することによって素子が構成され
る表面単結晶シリコン層を絶縁分離した構造の半導体基
板はＳＯＩ（Silicon On Insulator）と呼ばれており、
これには一般的に貼り合わせ法によるものと、酸素イオ
ン注入による方法によって形成するものが知られてい
る。前者は単結晶シリコン基板上に酸化膜を形成してお
き、この上に別の単結晶シリコン基板を貼り合わせて接
合し、一方の単結晶シリコン基板を研磨して薄い活性シ
リコン層を形成する構造のものである。後者はＳＩＭＯ
Ｘ（Separation byIMplanted OXygen）と呼ばれてお
り、これは単結晶シリコン基板中に高濃度の酸素イオン
（16Ｏ+）を注入し、その後の高温アニール処理（１１
００〜１２００℃）でＳｉとＯとを反応させてシリコン
基板内部に埋め込み酸化膜を形成させるもので、最近高
集積化のための薄膜活性シリコン層を形成するのに有利
であるとして着目されている。
【０００３】ＳＩＭＯＸ基板において、酸素イオン注入
直後では、化学的に安定なＳｉＯ2の他に、結合状態が
不安定なＳｉ−Ｏ化合物が混在しており、境界面が急峻
な絶縁体層を形成するには上記のようにイオン注入後の
高温による熱処理が必要とされている。いわゆるアニー
ル処理である。この処理はイオン注入条件にもよるが、
一般的には、不活性ガスとしてのＡｒガスに０．５〜
１．０％Ｏ2を加えた雰囲気中で、１１００〜１２００
℃で数時間の熱処理を行うようにしている。
直後では、化学的に安定なＳｉＯ2の他に、結合状態が
不安定なＳｉ−Ｏ化合物が混在しており、境界面が急峻
な絶縁体層を形成するには上記のようにイオン注入後の
高温による熱処理が必要とされている。いわゆるアニー
ル処理である。この処理はイオン注入条件にもよるが、
一般的には、不活性ガスとしてのＡｒガスに０．５〜
１．０％Ｏ2を加えた雰囲気中で、１１００〜１２００
℃で数時間の熱処理を行うようにしている。
【０００４】このようなＳＩＭＯＸ基板では、シリコン
基板表面から酸素イオン注入によって表面下に形成され
る埋め込み酸化膜の組成、質がイオン注入量（ドーズ
量）に依存していることが知られており、界面が急峻な
埋め込み酸化膜を形成するために、一般的に１０17〜１
０18／ｃｍ2程度の酸素イオン注入量を必要としてい
る。しかし、ドーズ量が増すと表面単結晶シリコン層に
結晶欠陥が発生する問題があり、結晶転位密度とドーズ
量の関係を見ると、ドーズ量が１．０×１０18／ｃｍ2
以上になると転位密度が増大し、素子構成部となる表面
シリコン層の結晶品質は劣化する。また、結晶欠陥が発
生しないようにドーズ量を、１．０×１０18／ｃｍ2未
満で０．５×１０18／ｃｍ2以上の範囲内で上記よりも
少なくすると、埋め込み酸化膜の破壊電界が小さくなっ
てしまい、絶縁耐力が低くなってしまう。このため、低
転位密度で高い破壊電界が得られる条件として、従来か
ら加速エネルギ１５０〜２００KeVにおいて、例えばド
ーズ量は０．４×１０18／ｃｍ2前後に設定してイオン
注入を行っていた（J. Mater. Res., Vol. 8, No. 3, 1
993pp.524-534参照）。
基板表面から酸素イオン注入によって表面下に形成され
る埋め込み酸化膜の組成、質がイオン注入量（ドーズ
量）に依存していることが知られており、界面が急峻な
埋め込み酸化膜を形成するために、一般的に１０17〜１
０18／ｃｍ2程度の酸素イオン注入量を必要としてい
る。しかし、ドーズ量が増すと表面単結晶シリコン層に
結晶欠陥が発生する問題があり、結晶転位密度とドーズ
量の関係を見ると、ドーズ量が１．０×１０18／ｃｍ2
以上になると転位密度が増大し、素子構成部となる表面
シリコン層の結晶品質は劣化する。また、結晶欠陥が発
生しないようにドーズ量を、１．０×１０18／ｃｍ2未
満で０．５×１０18／ｃｍ2以上の範囲内で上記よりも
少なくすると、埋め込み酸化膜の破壊電界が小さくなっ
てしまい、絶縁耐力が低くなってしまう。このため、低
転位密度で高い破壊電界が得られる条件として、従来か
ら加速エネルギ１５０〜２００KeVにおいて、例えばド
ーズ量は０．４×１０18／ｃｍ2前後に設定してイオン
注入を行っていた（J. Mater. Res., Vol. 8, No. 3, 1
993pp.524-534参照）。
【０００５】
【発明が解決しようとする課題】ところで、上述のよう
なＳＩＭＯＸ基板に対してＭＯＳデバイスを形成する場
合、埋め込み酸化膜により絶縁分離された表面シリコン
層に不純物を注入するとともに、ソースおよびドレイン
を形成することによって作成される。図５はこのように
して作成されたＣＭＯＳデバイスの断面模式図である。
図中Ｓはソース、Ｄはドレイン、Ｇはゲートであり、Ｖ
DDは電源電圧を示す。単結晶シリコン基板に酸素イオン
を注入し、アニール処理によって前記基板に埋め込み酸
化膜を形成したＳＩＭＯＸ基板を用いて製造したＭＯＳ
型ＬＳＩには、次のような問題点がある。
なＳＩＭＯＸ基板に対してＭＯＳデバイスを形成する場
合、埋め込み酸化膜により絶縁分離された表面シリコン
層に不純物を注入するとともに、ソースおよびドレイン
を形成することによって作成される。図５はこのように
して作成されたＣＭＯＳデバイスの断面模式図である。
図中Ｓはソース、Ｄはドレイン、Ｇはゲートであり、Ｖ
DDは電源電圧を示す。単結晶シリコン基板に酸素イオン
を注入し、アニール処理によって前記基板に埋め込み酸
化膜を形成したＳＩＭＯＸ基板を用いて製造したＭＯＳ
型ＬＳＩには、次のような問題点がある。
【０００６】第１に、高品質のＳＩＭＯＸ基板は、表面
のＳｉ単結晶層の転位密度が低く、埋め込み酸化膜の電
気絶縁性が優れている。しかし、結晶欠陥の発生を抑制
するためドーズ量を低くしているため、埋め込み酸化膜
の膜厚が８０〜９０ｎｍと薄くなり、ｎＭＯＳにおける
ドレインと基板シリコン、ｐＭＯＳにおけるドレインお
よびソースと基板シリコンとの寄生容量が大きくなり、
インバータの動作速度を低下させる欠点が生じていた。
のＳｉ単結晶層の転位密度が低く、埋め込み酸化膜の電
気絶縁性が優れている。しかし、結晶欠陥の発生を抑制
するためドーズ量を低くしているため、埋め込み酸化膜
の膜厚が８０〜９０ｎｍと薄くなり、ｎＭＯＳにおける
ドレインと基板シリコン、ｐＭＯＳにおけるドレインお
よびソースと基板シリコンとの寄生容量が大きくなり、
インバータの動作速度を低下させる欠点が生じていた。
【０００７】第２に、ＳＩＭＯＸ基板の製造に際して前
記寄生容量を小さくするためにドーズ量を増して埋め込
み酸化膜を厚くするように調整すると、埋め込み酸化膜
の厚さ方向の熱抵抗が増大するため、デバイスの温度が
上昇し、結果としてドレイン電流の負性抵抗特性が顕著
となり、飽和ドレイン電流の低下が大きくなる欠点があ
る。また、埋め込み酸化膜厚を例えば４５０ｎｍと厚く
した場合、ＭＯＳＦＥＴの短チャネル効果が顕著となり
（IEEE 1991 IEDM Tech. Dig.,1991 pp.675-678参
照）、微細ＭＯＳＦＥＴの製作も困難となる欠点があ
る。
記寄生容量を小さくするためにドーズ量を増して埋め込
み酸化膜を厚くするように調整すると、埋め込み酸化膜
の厚さ方向の熱抵抗が増大するため、デバイスの温度が
上昇し、結果としてドレイン電流の負性抵抗特性が顕著
となり、飽和ドレイン電流の低下が大きくなる欠点があ
る。また、埋め込み酸化膜厚を例えば４５０ｎｍと厚く
した場合、ＭＯＳＦＥＴの短チャネル効果が顕著となり
（IEEE 1991 IEDM Tech. Dig.,1991 pp.675-678参
照）、微細ＭＯＳＦＥＴの製作も困難となる欠点があ
る。
【０００８】第３に、結晶転位密度が低く埋め込み酸化
膜の電気絶縁性が優れている高品位のＳＩＭＯＸ基板で
は、上記したように、埋め込み酸化膜厚が８０〜９０ｎ
ｍと薄いため、ＩＧＢＴ（Insulated Gate Bipolar Tra
nsistor）等の高耐圧デバイスをこのようなＳＩＭＯＸ
基板に搭載することができない欠点がある。このため従
来では高耐圧デバイスは、貼り合わせ法等により製造さ
れたＳＯＩ基板の埋め込み酸化膜の厚い基板に形成され
ており、高品位のＳＩＭＯＸ基板に高耐圧デバイスと低
耐圧デバイスを混載形成することが困難となっていた。
膜の電気絶縁性が優れている高品位のＳＩＭＯＸ基板で
は、上記したように、埋め込み酸化膜厚が８０〜９０ｎ
ｍと薄いため、ＩＧＢＴ（Insulated Gate Bipolar Tra
nsistor）等の高耐圧デバイスをこのようなＳＩＭＯＸ
基板に搭載することができない欠点がある。このため従
来では高耐圧デバイスは、貼り合わせ法等により製造さ
れたＳＯＩ基板の埋め込み酸化膜の厚い基板に形成され
ており、高品位のＳＩＭＯＸ基板に高耐圧デバイスと低
耐圧デバイスを混載形成することが困難となっていた。
【０００９】本発明は上記従来の問題点に着目してなさ
れたもので、第１に形成される半導体デバイスによるイ
ンバータの動作速度を低下させることがないようにデバ
イスを形成できる半導体デバイスの製造方法を提供する
ことを目的としている。また、第２には負性抵抗による
ドレイン電流の低下を抑制できる構造のデバイスを形成
可能な半導体デバイス製造方法を提供することを目的と
している。更に、第３の目的は、電源電圧５Ｖ程度で使
用するセルフアライン型のＭＯＳＦＥＴ等の通常の低耐
圧デバイスと、電源電圧５Ｖ程度を越える用途で使用さ
れるオフセットゲート型のＭＯＳＦＥＴやスタックゲー
ト構造型のＭＯＳＦＥＴ、あるいはＩＧＢＴ等の高耐圧
デバイスとを同一の基板に混載形成することができるよ
うな半導体デバイスの製造方法を提供することを目的と
している。
れたもので、第１に形成される半導体デバイスによるイ
ンバータの動作速度を低下させることがないようにデバ
イスを形成できる半導体デバイスの製造方法を提供する
ことを目的としている。また、第２には負性抵抗による
ドレイン電流の低下を抑制できる構造のデバイスを形成
可能な半導体デバイス製造方法を提供することを目的と
している。更に、第３の目的は、電源電圧５Ｖ程度で使
用するセルフアライン型のＭＯＳＦＥＴ等の通常の低耐
圧デバイスと、電源電圧５Ｖ程度を越える用途で使用さ
れるオフセットゲート型のＭＯＳＦＥＴやスタックゲー
ト構造型のＭＯＳＦＥＴ、あるいはＩＧＢＴ等の高耐圧
デバイスとを同一の基板に混載形成することができるよ
うな半導体デバイスの製造方法を提供することを目的と
している。
【００１０】
【課題を解決するための手段】本発明は酸素イオンの注
入後にアニール処理を行うことにより予め埋め込み酸化
膜を形成したＳＩＭＯＸ基板を対象として、この基板を
高温酸化処理することにより、埋め込み酸化膜が膜成長
する現象、およびＳＩＭＯＸ基板の表面シリコン層上に
予め遮蔽マスクを形成し、その後、この基板を上記高温
酸化処理すると、埋め込み酸化膜が膜成長しない現象を
見い出したことによって実現されたものである。ＳＩＭ
ＯＸ基板での表面シリコン層の厚さが３２０ｎｍ、埋め
込み酸化膜の厚さが８９ｎｍを対象とし、この基板を１
３５０℃、不活性ガス中に流量比（以下同じ）で７０％
Ｏ2の酸素雰囲気中におき、４時間の酸化処理を行った
ところ、埋め込み酸化膜は１１８ｎｍに増膜する現象が
見られた。そこで、温度および酸化時間を変え、表面酸
化膜厚が約４００ｎｍと一定になるように設定し、各酸
化温度に対する埋め込み酸化膜の増加量を求めたとこ
ろ、図６に示すように、酸化温度が上昇するにしたがっ
て、埋め込み酸化膜の膜厚が増加することが確認され
た。増膜作用は１１５０℃以上で確認された。同様に、
図７は酸化時間を４時間に固定し、Ｏ2濃度を７０％に
固定した場合である。これらの図において、横軸の酸化
温度は絶対温度の逆数の１０4 倍の数値で表されてい
る。なお、各図の上部に摂氏の温度を併記している。こ
れらの図で明らかなように、酸化温度の上昇に伴って埋
め込み酸化膜増加量も増大する。酸化温度が１１００℃
以下では埋め込み酸化膜増加量も僅かであり、あるいは
酸化時間を実用的な長さたとえば４時間とすると、その
増加量は検出レベル以下で、厚膜化の効果がないが、酸
化温度が１３５０℃に上昇すると埋め込み酸化膜増加量
は約３０ｎｍとなる。従来技術によるシリコン基板の埋
め込み酸化膜厚が８０〜９０ｎｍであるのに対し、本発
明を適用して１３５０℃で酸化処理し、表面酸化膜厚を
約４００ｎｍとした場合は埋め込み酸化膜厚が１１０〜
１２０ｎｍに増加することが確認できる。したがって、
増膜効果を得るためには少なくとも１１５０℃以上の温
度条件を必要とし、これはアニール処理温度に匹敵して
いる。また、上限温度はシリコンの融点が１４１５℃で
あるため、これより低い温度条件とする必要がある。
入後にアニール処理を行うことにより予め埋め込み酸化
膜を形成したＳＩＭＯＸ基板を対象として、この基板を
高温酸化処理することにより、埋め込み酸化膜が膜成長
する現象、およびＳＩＭＯＸ基板の表面シリコン層上に
予め遮蔽マスクを形成し、その後、この基板を上記高温
酸化処理すると、埋め込み酸化膜が膜成長しない現象を
見い出したことによって実現されたものである。ＳＩＭ
ＯＸ基板での表面シリコン層の厚さが３２０ｎｍ、埋め
込み酸化膜の厚さが８９ｎｍを対象とし、この基板を１
３５０℃、不活性ガス中に流量比（以下同じ）で７０％
Ｏ2の酸素雰囲気中におき、４時間の酸化処理を行った
ところ、埋め込み酸化膜は１１８ｎｍに増膜する現象が
見られた。そこで、温度および酸化時間を変え、表面酸
化膜厚が約４００ｎｍと一定になるように設定し、各酸
化温度に対する埋め込み酸化膜の増加量を求めたとこ
ろ、図６に示すように、酸化温度が上昇するにしたがっ
て、埋め込み酸化膜の膜厚が増加することが確認され
た。増膜作用は１１５０℃以上で確認された。同様に、
図７は酸化時間を４時間に固定し、Ｏ2濃度を７０％に
固定した場合である。これらの図において、横軸の酸化
温度は絶対温度の逆数の１０4 倍の数値で表されてい
る。なお、各図の上部に摂氏の温度を併記している。こ
れらの図で明らかなように、酸化温度の上昇に伴って埋
め込み酸化膜増加量も増大する。酸化温度が１１００℃
以下では埋め込み酸化膜増加量も僅かであり、あるいは
酸化時間を実用的な長さたとえば４時間とすると、その
増加量は検出レベル以下で、厚膜化の効果がないが、酸
化温度が１３５０℃に上昇すると埋め込み酸化膜増加量
は約３０ｎｍとなる。従来技術によるシリコン基板の埋
め込み酸化膜厚が８０〜９０ｎｍであるのに対し、本発
明を適用して１３５０℃で酸化処理し、表面酸化膜厚を
約４００ｎｍとした場合は埋め込み酸化膜厚が１１０〜
１２０ｎｍに増加することが確認できる。したがって、
増膜効果を得るためには少なくとも１１５０℃以上の温
度条件を必要とし、これはアニール処理温度に匹敵して
いる。また、上限温度はシリコンの融点が１４１５℃で
あるため、これより低い温度条件とする必要がある。
【００１１】また、酸素雰囲気の酸素濃度の影響は基本
的には高い濃度が増膜作用に寄与すると考えられること
から、アニール処理後に１３５０℃の温度条件で４時間
の酸化処理による異なる酸素分圧による埋め込み酸化膜
の増膜量を実験的に求めたところ、図８に示すような特
性線図が得られた。これによれば、約１％Ｏ2の濃度以
上のときに増膜効果が得られることが理解でき、０．５
％濃度では増膜分は非常に少なく、また、界面の凹凸と
の差異が判別できないので、１％Ｏ2濃度以上で増膜効
果が得られるものと考えられる。これは、雰囲気中の酸
素が、少なくとも表面シリコン層や基板シリコン層から
内部に拡散され、埋め込み酸化膜の界面部へＳｉＯ2が
滞留積層されるには、基本的に温度条件を主因子として
調整することができるので、シリコン層への拡散に最低
限の濃度としては上記１％Ｏ2の濃度以上を要するもの
と考えられる。もちろん所定の高温下で酸素濃度を因子
として増膜作用を行わせることができることは図８から
理解できる。
的には高い濃度が増膜作用に寄与すると考えられること
から、アニール処理後に１３５０℃の温度条件で４時間
の酸化処理による異なる酸素分圧による埋め込み酸化膜
の増膜量を実験的に求めたところ、図８に示すような特
性線図が得られた。これによれば、約１％Ｏ2の濃度以
上のときに増膜効果が得られることが理解でき、０．５
％濃度では増膜分は非常に少なく、また、界面の凹凸と
の差異が判別できないので、１％Ｏ2濃度以上で増膜効
果が得られるものと考えられる。これは、雰囲気中の酸
素が、少なくとも表面シリコン層や基板シリコン層から
内部に拡散され、埋め込み酸化膜の界面部へＳｉＯ2が
滞留積層されるには、基本的に温度条件を主因子として
調整することができるので、シリコン層への拡散に最低
限の濃度としては上記１％Ｏ2の濃度以上を要するもの
と考えられる。もちろん所定の高温下で酸素濃度を因子
として増膜作用を行わせることができることは図８から
理解できる。
【００１２】一方、前記ＳＩＭＯＸ基板（表面シリコン
層の厚さが３２０ｎｍ、埋め込み酸化膜の厚さが８９ｎ
ｍ）に遮蔽マスクとして１００ｎｍのシリコン窒化膜を
形成し、この基板を１３５０℃、７０％Ｏ2の酸素雰囲
気中におき、４時間の高温処理を行ったところ、埋め込
み酸化膜の膜厚増加は認められなかった。
層の厚さが３２０ｎｍ、埋め込み酸化膜の厚さが８９ｎ
ｍ）に遮蔽マスクとして１００ｎｍのシリコン窒化膜を
形成し、この基板を１３５０℃、７０％Ｏ2の酸素雰囲
気中におき、４時間の高温処理を行ったところ、埋め込
み酸化膜の膜厚増加は認められなかった。
【００１３】そこで、本発明に係る半導体デバイスの製
造方法は、単結晶シリコン基板に酸素イオンを打ち込み
注入した後、不活性ガス雰囲気中で高温熱処理するアニ
ール処理を行うことにより埋め込み酸化膜を形成し、表
面層に基板と絶縁分離された表面シリコン層を形成した
ＳＩＭＯＸ基板上に半導体デバイスを形成する製造方法
において、前記表面シリコン層に形成すべき半導体デバ
イスの特定領域に対応して予め遮蔽マスクを形成し、こ
の遮蔽マスクを介して当該基板を酸素雰囲気中において
１１５０℃以上で酸化処理を行うことにより前記マスク
遮蔽領域以外の領域に対応する埋め込み酸化膜を部分的
に厚膜成長させた後、埋め込み酸化膜を厚膜化した部分
上の表面シリコン層上にソースまたはドレインを形成す
ることによって、上記目的を達成するようにしたもので
ある。
造方法は、単結晶シリコン基板に酸素イオンを打ち込み
注入した後、不活性ガス雰囲気中で高温熱処理するアニ
ール処理を行うことにより埋め込み酸化膜を形成し、表
面層に基板と絶縁分離された表面シリコン層を形成した
ＳＩＭＯＸ基板上に半導体デバイスを形成する製造方法
において、前記表面シリコン層に形成すべき半導体デバ
イスの特定領域に対応して予め遮蔽マスクを形成し、こ
の遮蔽マスクを介して当該基板を酸素雰囲気中において
１１５０℃以上で酸化処理を行うことにより前記マスク
遮蔽領域以外の領域に対応する埋め込み酸化膜を部分的
に厚膜成長させた後、埋め込み酸化膜を厚膜化した部分
上の表面シリコン層上にソースまたはドレインを形成す
ることによって、上記目的を達成するようにしたもので
ある。
【００１４】基板に製造される半導体デバイスがｎＭＯ
Ｓである場合には、マスクによる遮蔽される特定領域を
除いた領域に対応する表面シリコン層をドレイン領域、
またはドレイン領域とソース領域とし、前記半導体デバ
イスがｐＭＯＳである場合には、マスクによる遮蔽され
る特定領域以外の領域に対応する表面のシリコン層中に
ドレインおよびソースの両者を形成すればよい。
Ｓである場合には、マスクによる遮蔽される特定領域を
除いた領域に対応する表面シリコン層をドレイン領域、
またはドレイン領域とソース領域とし、前記半導体デバ
イスがｐＭＯＳである場合には、マスクによる遮蔽され
る特定領域以外の領域に対応する表面のシリコン層中に
ドレインおよびソースの両者を形成すればよい。
【００１５】この場合において、前記高温酸化処理温度
は上述したように１１５０℃以上、単結晶シリコン基板
の融点温度未満の範囲内に保つようにすればよく、前記
高温酸化処理は、アニール時の酸素濃度より高い濃度の
酸素ガス雰囲気中で行うようにすればよい。前記高温酸
化処理は、１％を超える酸素濃度のガス雰囲気中で行う
ことにより絶縁埋め込み酸化膜の増膜作用を確実に実現
できる。
は上述したように１１５０℃以上、単結晶シリコン基板
の融点温度未満の範囲内に保つようにすればよく、前記
高温酸化処理は、アニール時の酸素濃度より高い濃度の
酸素ガス雰囲気中で行うようにすればよい。前記高温酸
化処理は、１％を超える酸素濃度のガス雰囲気中で行う
ことにより絶縁埋め込み酸化膜の増膜作用を確実に実現
できる。
【００１６】また、本発明は、単結晶シリコン基板に酸
素イオンを打ち込み注入した後、不活性ガス雰囲気中で
高温熱処理するアニール処理を行うことにより埋め込み
酸化膜を形成し、表面層に基板と絶縁分離された表面シ
リコン層を形成したＳＩＭＯＸ基板上に半導体デバイス
を形成する製造方法において、前記表面シリコン層に形
成すべき複数の半導体デバイスの低耐圧デバイス形成部
に対応して予め遮蔽マスクを形成し、この遮蔽マスクを
介して当該基板を酸素雰囲気中において１１５０℃以上
で酸化処理を行うことにより前記マスク遮蔽領域以外の
領域に対応する埋め込み酸化膜を部分的に厚膜成長させ
た後、埋め込み酸化膜の厚膜領域の表面シリコン層上に
高耐圧デバイスを形成するとともに、その他の薄膜領域
に低耐圧デバイスを形成することによって耐電圧強度の
異なるデバイスを同一基板に混載形成するように構成し
たものである。
素イオンを打ち込み注入した後、不活性ガス雰囲気中で
高温熱処理するアニール処理を行うことにより埋め込み
酸化膜を形成し、表面層に基板と絶縁分離された表面シ
リコン層を形成したＳＩＭＯＸ基板上に半導体デバイス
を形成する製造方法において、前記表面シリコン層に形
成すべき複数の半導体デバイスの低耐圧デバイス形成部
に対応して予め遮蔽マスクを形成し、この遮蔽マスクを
介して当該基板を酸素雰囲気中において１１５０℃以上
で酸化処理を行うことにより前記マスク遮蔽領域以外の
領域に対応する埋め込み酸化膜を部分的に厚膜成長させ
た後、埋め込み酸化膜の厚膜領域の表面シリコン層上に
高耐圧デバイスを形成するとともに、その他の薄膜領域
に低耐圧デバイスを形成することによって耐電圧強度の
異なるデバイスを同一基板に混載形成するように構成し
たものである。
【００１７】高温酸化によって、ＳＩＭＯＸ基板の埋め
込み酸化膜を遮蔽マスクを介して部分増膜できるため、
高耐圧デバイスの形成領域のみを対象にして酸化膜の増
膜を施すことにより当該デバイスの絶縁耐圧を増大でき
る。低耐圧デバイスでは発熱が問題となるため、酸素イ
オン注入により形成されるＳＩＭＯＸ基板の薄い酸化膜
をそのまま利用することで放熱作用を持たせればよい。
耐圧強度の違いは使用する電源電圧の大きさによって区
別すればよいが、一般的には５Ｖを基準にして区別すれ
ばよい。もちろん、要求される耐圧強度により複数段階
に埋め込み酸化膜の厚さを調整することができるもの
で、２種類の耐圧強度に限らず、それ以上に分類される
耐圧強度毎に繰返し高温酸化による増膜処理を行うこと
で、個々のデバイスに必要な埋め込み酸化膜厚に調整す
ることもできる。
込み酸化膜を遮蔽マスクを介して部分増膜できるため、
高耐圧デバイスの形成領域のみを対象にして酸化膜の増
膜を施すことにより当該デバイスの絶縁耐圧を増大でき
る。低耐圧デバイスでは発熱が問題となるため、酸素イ
オン注入により形成されるＳＩＭＯＸ基板の薄い酸化膜
をそのまま利用することで放熱作用を持たせればよい。
耐圧強度の違いは使用する電源電圧の大きさによって区
別すればよいが、一般的には５Ｖを基準にして区別すれ
ばよい。もちろん、要求される耐圧強度により複数段階
に埋め込み酸化膜の厚さを調整することができるもの
で、２種類の耐圧強度に限らず、それ以上に分類される
耐圧強度毎に繰返し高温酸化による増膜処理を行うこと
で、個々のデバイスに必要な埋め込み酸化膜厚に調整す
ることもできる。
【００１８】更に上記のように、耐圧の異なるデバイス
に応じて埋め込み酸化膜の厚さを酸化により調整した
後、更に前記低耐圧デバイス形成部の特定領域に対応し
て予め遮蔽マスクを形成し、この遮蔽マスクを介して当
該基板を酸素雰囲気中において１１５０℃以上で酸化処
理を行うことにより前記マスク遮蔽領域以外の領域に対
応する埋め込み酸化膜を部分的に厚膜成長させた後、該
低耐圧デバイス形成部内の埋め込み酸化膜を厚膜化した
部分上の表面シリコン層上にソースまたはドレインを形
成するように構成できる。
に応じて埋め込み酸化膜の厚さを酸化により調整した
後、更に前記低耐圧デバイス形成部の特定領域に対応し
て予め遮蔽マスクを形成し、この遮蔽マスクを介して当
該基板を酸素雰囲気中において１１５０℃以上で酸化処
理を行うことにより前記マスク遮蔽領域以外の領域に対
応する埋め込み酸化膜を部分的に厚膜成長させた後、該
低耐圧デバイス形成部内の埋め込み酸化膜を厚膜化した
部分上の表面シリコン層上にソースまたはドレインを形
成するように構成できる。
【００１９】このように構成することにより、デバイス
毎に要求される絶縁耐圧を高温酸化によるデバイス毎に
各対応埋め込み酸化膜を部分酸化膜の増膜によって調整
することに加え、デバイス内でデバイスのソースおよび
ドレイン毎に各対応埋め込み酸化膜厚の調整を行えば、
耐圧の異なるデバイスを同一基板に混載形成すると同時
に、特に低耐圧デバイスで問題となる寄生容量の低減や
負性抵抗特性の改善が図られる。
毎に要求される絶縁耐圧を高温酸化によるデバイス毎に
各対応埋め込み酸化膜を部分酸化膜の増膜によって調整
することに加え、デバイス内でデバイスのソースおよび
ドレイン毎に各対応埋め込み酸化膜厚の調整を行えば、
耐圧の異なるデバイスを同一基板に混載形成すると同時
に、特に低耐圧デバイスで問題となる寄生容量の低減や
負性抵抗特性の改善が図られる。
【００２０】
【作用】本発明の第１によれば、酸素イオンを注入後ア
ニール処理を行って埋め込み酸化膜を形成したＳＩＭＯ
Ｘ基板を対象にして、基板に形成されるデバイスの特定
領域を酸化遮蔽するマスクパターンを形成した上、高温
酸化処理を施すことにしたので、前記埋め込み酸化膜は
特定領域以外の領域毎に局部的に所望の厚さまで厚膜化
することができる。その上にソースまたはドレイ領域を
作成しＭＯＳＦＥＴを形成することにより、従来から問
題となっていた大きな寄生容量に基づく動作速度低下
や、負性抵抗によるドレイン電流低下の改善が可能とな
る。
ニール処理を行って埋め込み酸化膜を形成したＳＩＭＯ
Ｘ基板を対象にして、基板に形成されるデバイスの特定
領域を酸化遮蔽するマスクパターンを形成した上、高温
酸化処理を施すことにしたので、前記埋め込み酸化膜は
特定領域以外の領域毎に局部的に所望の厚さまで厚膜化
することができる。その上にソースまたはドレイ領域を
作成しＭＯＳＦＥＴを形成することにより、従来から問
題となっていた大きな寄生容量に基づく動作速度低下
や、負性抵抗によるドレイン電流低下の改善が可能とな
る。
【００２１】また、他の本発明構成によれば、ＳＩＭＯ
Ｘ基板の埋め込み酸化膜上方のシリコンに耐圧強度の異
なるデバイスを形成する際、低耐圧デバイス形成部をマ
スクにより高温酸化から遮蔽するようにマスクパターン
を表面リコン層の表面に形成し、高温酸化することによ
りデバイス毎に膜厚の異なる埋め込み酸化膜が形成され
る。この埋め込み酸化膜上に耐圧強度の異なる複数のデ
バイスを形成することとしたので、シリコン結晶中に転
位を生じるような酸素イオン注入を行うことなく、１枚
の基板に耐圧強度の異なるデバイスを同一のＳＩＭＯＸ
基板に混載形成することができる。
Ｘ基板の埋め込み酸化膜上方のシリコンに耐圧強度の異
なるデバイスを形成する際、低耐圧デバイス形成部をマ
スクにより高温酸化から遮蔽するようにマスクパターン
を表面リコン層の表面に形成し、高温酸化することによ
りデバイス毎に膜厚の異なる埋め込み酸化膜が形成され
る。この埋め込み酸化膜上に耐圧強度の異なる複数のデ
バイスを形成することとしたので、シリコン結晶中に転
位を生じるような酸素イオン注入を行うことなく、１枚
の基板に耐圧強度の異なるデバイスを同一のＳＩＭＯＸ
基板に混載形成することができる。
【００２２】更に、デバイス毎に埋め込み酸化膜厚さを
調整した後、個々のデバイス内での特定領域毎に埋め込
み酸化膜厚を調整することによって、寄生容量の問題や
負性抵抗の問題が改善された混載形半導体デバイスを製
造できるのである。
調整した後、個々のデバイス内での特定領域毎に埋め込
み酸化膜厚を調整することによって、寄生容量の問題や
負性抵抗の問題が改善された混載形半導体デバイスを製
造できるのである。
【００２３】
【実施例】以下に、本発明に係る半導体デバイスの製造
方法の具体的実施例について、図面を参照して説明す
る。
方法の具体的実施例について、図面を参照して説明す
る。
【００２４】図１は出発基板としてのＳＩＭＯＸ基板に
ＭＯＳＦＥＴを製造する工程を示しており、２種の製造
工程例を示している。
ＭＯＳＦＥＴを製造する工程を示しており、２種の製造
工程例を示している。
【００２５】まず、出発基板であるＳＩＭＯＸ基板１
は、公知の酸素イオン打込み注入手段を用いて、シリコ
ン基板表面から酸素イオンを注入するのである。この注
入条件は加速エネルギーを１８０keVとし、ドーズ量を
４×１０17／ｃｍ2の条件とした。これにより、基板シ
リコンの表面から深さ約４３０ｎｍを中心に酸素イオン
が正規分布する。これによりイオン注入直後の表面層に
はＳｉＯ2の他に結合状態が不安定なＳｉ−Ｏ化合物が
混在している。
は、公知の酸素イオン打込み注入手段を用いて、シリコ
ン基板表面から酸素イオンを注入するのである。この注
入条件は加速エネルギーを１８０keVとし、ドーズ量を
４×１０17／ｃｍ2の条件とした。これにより、基板シ
リコンの表面から深さ約４３０ｎｍを中心に酸素イオン
が正規分布する。これによりイオン注入直後の表面層に
はＳｉＯ2の他に結合状態が不安定なＳｉ−Ｏ化合物が
混在している。
【００２６】次いで、打込み注入した酸素イオンの分布
域の境界を急峻にし、表面シリコン層を基板シリコンと
絶縁分離するための化学的に安定したＳｉＯ2からなる
埋め込み酸化膜２を形成するため、アニール処理を行
う。これは不活性ガスとしてＡｒガスを用い、これに流
量比で０．５％Ｏ2を加えた雰囲気中に基板をおき、１
３５０℃にて４時間の熱処理を行うものである。雰囲気
ガスに０．５％のＯ2 を添加することにより、基板表面
におけるピットの発生を防止することができる。この結
果、打込み酸素イオンがシリコンと結合して化学的に安
定した絶縁酸化膜が形成され、所定の深さで界面が急峻
な埋め込み酸化膜２となる。酸素イオンの加速エネルギ
ーを変えることにより埋め込み酸化膜２が形成される深
さを任意に調整できる。
域の境界を急峻にし、表面シリコン層を基板シリコンと
絶縁分離するための化学的に安定したＳｉＯ2からなる
埋め込み酸化膜２を形成するため、アニール処理を行
う。これは不活性ガスとしてＡｒガスを用い、これに流
量比で０．５％Ｏ2を加えた雰囲気中に基板をおき、１
３５０℃にて４時間の熱処理を行うものである。雰囲気
ガスに０．５％のＯ2 を添加することにより、基板表面
におけるピットの発生を防止することができる。この結
果、打込み酸素イオンがシリコンと結合して化学的に安
定した絶縁酸化膜が形成され、所定の深さで界面が急峻
な埋め込み酸化膜２となる。酸素イオンの加速エネルギ
ーを変えることにより埋め込み酸化膜２が形成される深
さを任意に調整できる。
【００２７】このようにして形成されたＳＩＭＯＸ基板
に対してＭＯＳデバイスを形成するのであるが、インバ
ータとして使用するｐＭＯＳを対象とし、図１の実施例
ではｐＭＯＳの内、埋め込み酸化膜２の膜厚による寄生
容量が特に問題となるソースＳとドレインＤに対応する
部分を厚膜化し、ゲートＧの直下に位置する埋め込み酸
化膜２の部分をＳＩＭＯＸ基板製造時の膜厚に保持する
ようにしたものである。
に対してＭＯＳデバイスを形成するのであるが、インバ
ータとして使用するｐＭＯＳを対象とし、図１の実施例
ではｐＭＯＳの内、埋め込み酸化膜２の膜厚による寄生
容量が特に問題となるソースＳとドレインＤに対応する
部分を厚膜化し、ゲートＧの直下に位置する埋め込み酸
化膜２の部分をＳＩＭＯＸ基板製造時の膜厚に保持する
ようにしたものである。
【００２８】図１の左に示す工程ではまずＳＩＭＯＸ基
板１の表面にマスクパターン３を形成する（工程
（１））。このマスクパターン３は寄生容量を低減させ
る特定領域としてソースＳおよびドレインＤの領域に対
応する埋め込み酸化膜２の部分を増膜させるためのもの
で、これらのＳ、Ｄ以外の表面シリコン層を酸化からマ
スキングするためのものである。マスクパターン３は通
常のパターン形成方法にて１１００℃以下で熱酸化膜に
よって形成すればよい。
板１の表面にマスクパターン３を形成する（工程
（１））。このマスクパターン３は寄生容量を低減させ
る特定領域としてソースＳおよびドレインＤの領域に対
応する埋め込み酸化膜２の部分を増膜させるためのもの
で、これらのＳ、Ｄ以外の表面シリコン層を酸化からマ
スキングするためのものである。マスクパターン３は通
常のパターン形成方法にて１１００℃以下で熱酸化膜に
よって形成すればよい。
【００２９】次いで、マスクパターン３を施した基板１
を高温酸化することにより前記特定電極Ｓ、Ｄ部分のみ
に対応する埋め込み酸化膜２を局部的に厚膜成長させ
る。これは、前記基板１を７０％のＯ2 濃度、残余Ａｒ
ガスからなる酸化雰囲気とされた加熱炉の内部におき、
１３５０℃に昇温させた状態で４時間の酸化処理を行う
（工程（２））。これにより、前記マスクパターン３で
遮蔽された以外の電極Ｓ、Ｄに対応する部分の埋め込み
酸化膜２が厚膜化したエリア４を形成する。
を高温酸化することにより前記特定電極Ｓ、Ｄ部分のみ
に対応する埋め込み酸化膜２を局部的に厚膜成長させ
る。これは、前記基板１を７０％のＯ2 濃度、残余Ａｒ
ガスからなる酸化雰囲気とされた加熱炉の内部におき、
１３５０℃に昇温させた状態で４時間の酸化処理を行う
（工程（２））。これにより、前記マスクパターン３で
遮蔽された以外の電極Ｓ、Ｄに対応する部分の埋め込み
酸化膜２が厚膜化したエリア４を形成する。
【００３０】次に、基板表面の酸化膜およびマスクパタ
ーン３を除去し（工程（３））、通常の方法でＭＯＳＦ
ＥＴを形成した。すなわち、素子間を絶縁するためにＬ
ＯＣＯＳ分離を行った上（工程（４））、前記エリア４
にソースおよびドレインを対応させ、活性シリコンに不
純物をドーピングしてｐ形あるいはｎ形層を形成し、電
極を取付けてＭＯＳＦＥＴを形成するのである（工程
（５））。
ーン３を除去し（工程（３））、通常の方法でＭＯＳＦ
ＥＴを形成した。すなわち、素子間を絶縁するためにＬ
ＯＣＯＳ分離を行った上（工程（４））、前記エリア４
にソースおよびドレインを対応させ、活性シリコンに不
純物をドーピングしてｐ形あるいはｎ形層を形成し、電
極を取付けてＭＯＳＦＥＴを形成するのである（工程
（５））。
【００３１】図１の右側に示した工程は素子間分離をな
すＬＯＣＯＳ膜部分も含めて厚膜化処理したもので、こ
の場合に特に寄生容量の影響しないゲート電極Ｇに対応
する部分のみをマスク３により遮蔽するようにしたもの
であり、その他は上記の例と同様である。
すＬＯＣＯＳ膜部分も含めて厚膜化処理したもので、こ
の場合に特に寄生容量の影響しないゲート電極Ｇに対応
する部分のみをマスク３により遮蔽するようにしたもの
であり、その他は上記の例と同様である。
【００３２】なお、同図工程（３）の基板において、基
板表面の凹凸量を低減する必要がある場合には、例えば
工程（２）の高温酸化処理後に、マスク３に限って選択
的に除去し（例えばマスク材がシリコン窒化膜の場合に
は、リン酸系溶液で除去）、その後に１１５０℃以下の
低温酸化を実施する。この場合、マスク３を除去した領
域に対応する表面シリコン層が優先的に酸化されるた
め、その後の工程（３）で酸化膜除去した基板の表面の
凹凸は小さくできる。
板表面の凹凸量を低減する必要がある場合には、例えば
工程（２）の高温酸化処理後に、マスク３に限って選択
的に除去し（例えばマスク材がシリコン窒化膜の場合に
は、リン酸系溶液で除去）、その後に１１５０℃以下の
低温酸化を実施する。この場合、マスク３を除去した領
域に対応する表面シリコン層が優先的に酸化されるた
め、その後の工程（３）で酸化膜除去した基板の表面の
凹凸は小さくできる。
【００３３】図３に、ＳＯＩ構造を有するＣＭＯＳ・Ｌ
ＳＩの埋め込み酸化膜厚と伝搬遅延時間との相関を示
す。同図は、電源電圧２．５Ｖ、ゲート酸化膜厚１０ｎ
ｍ、ゲート長さ２．５μｍの場合の曲線である。従来の
ＣＭＯＳ・ＬＳＩにおける伝搬遅延時間は、埋め込み酸
化膜厚を４５０ｎｍとした場合２２ｐｓであったが、埋
め込み酸化膜厚を９０ｎｍとした場合には３０ｐｓに増
大し、性能が低下した。これに対し、図１に示した例に
よってソースＳ、ドレインＤに対応する埋め込み酸化膜
厚を１１０ｎｍとした本第１実施例によるＣＭＯＳ・Ｌ
ＳＩでは、伝搬遅延時間が２６ｐｓに短縮され、寄生容
量による伝播遅延時間を改善することができた。
ＳＩの埋め込み酸化膜厚と伝搬遅延時間との相関を示
す。同図は、電源電圧２．５Ｖ、ゲート酸化膜厚１０ｎ
ｍ、ゲート長さ２．５μｍの場合の曲線である。従来の
ＣＭＯＳ・ＬＳＩにおける伝搬遅延時間は、埋め込み酸
化膜厚を４５０ｎｍとした場合２２ｐｓであったが、埋
め込み酸化膜厚を９０ｎｍとした場合には３０ｐｓに増
大し、性能が低下した。これに対し、図１に示した例に
よってソースＳ、ドレインＤに対応する埋め込み酸化膜
厚を１１０ｎｍとした本第１実施例によるＣＭＯＳ・Ｌ
ＳＩでは、伝搬遅延時間が２６ｐｓに短縮され、寄生容
量による伝播遅延時間を改善することができた。
【００３４】図４に、ゲート電圧ＶGSを３Ｖ、２Ｖ、１
Ｖにそれぞれ変化させた場合のドレイン電圧とドレイン
電流との相関を示す。図中ＡはＭＯＳデバイスの直下の
埋め込み酸化膜厚を一律にｔ＝１１０ｎｍとした場合を
示し、Ｂは第１実施例により形成したＭＯＳデバイスで
あってソース／ドレイン直下の埋め込み酸化膜厚をｔ＝
１１０ｎｍとし、ゲート直下の埋め込み酸化膜厚ｔ＝９
０ｎｍとした場合であり、Ｃは従来の方法を用いてｔ＝
４５０ｎｍとした場合である。従来の方法による例Ｃに
おいては、飽和ドレイン電流が約１０％低下している
が、本発明による製造方法を用いると、デバイスと基板
シリコンとの絶縁酸化膜の平均膜厚を小さくでき、これ
によって負性抵抗に起因するドレイン電流の低下を抑制
している効果を確認できる。
Ｖにそれぞれ変化させた場合のドレイン電圧とドレイン
電流との相関を示す。図中ＡはＭＯＳデバイスの直下の
埋め込み酸化膜厚を一律にｔ＝１１０ｎｍとした場合を
示し、Ｂは第１実施例により形成したＭＯＳデバイスで
あってソース／ドレイン直下の埋め込み酸化膜厚をｔ＝
１１０ｎｍとし、ゲート直下の埋め込み酸化膜厚ｔ＝９
０ｎｍとした場合であり、Ｃは従来の方法を用いてｔ＝
４５０ｎｍとした場合である。従来の方法による例Ｃに
おいては、飽和ドレイン電流が約１０％低下している
が、本発明による製造方法を用いると、デバイスと基板
シリコンとの絶縁酸化膜の平均膜厚を小さくでき、これ
によって負性抵抗に起因するドレイン電流の低下を抑制
している効果を確認できる。
【００３５】なお、上記実施例ではｐＭＯＳを製造する
例を示したが、ｎＭＯＳを製造する場合には、寄生容量
はドレイン電極部分で問題となるため、ドレイン電極部
分に対応する埋め込み酸化膜を局部的に厚膜成長させる
ように対処すればよい。
例を示したが、ｎＭＯＳを製造する場合には、寄生容量
はドレイン電極部分で問題となるため、ドレイン電極部
分に対応する埋め込み酸化膜を局部的に厚膜成長させる
ように対処すればよい。
【００３６】次に、上記実施例ではＭＯＳデバイス内で
のソースおよびドレインで特に問題となる寄生容量や負
性抵抗によるドレイン電流の低下を改善するようにして
いるが、同一基板に対して耐圧の異なるデバイスを混載
形成できるようにした実施例の製造工程例を図２に示
す。この例における出発基板１も図１の実施例と同様に
シリコン基板に対して酸素イオンを加速電圧１８０ke
V、ドーズ量を４×１０17／ｃｍ2の条件として注入した
後、Ａｒガス＋０．５％Ｏ2を加えた雰囲気中で１３５
０℃にて４時間の熱処理によるアニール処理を行った基
板を用いる。
のソースおよびドレインで特に問題となる寄生容量や負
性抵抗によるドレイン電流の低下を改善するようにして
いるが、同一基板に対して耐圧の異なるデバイスを混載
形成できるようにした実施例の製造工程例を図２に示
す。この例における出発基板１も図１の実施例と同様に
シリコン基板に対して酸素イオンを加速電圧１８０ke
V、ドーズ量を４×１０17／ｃｍ2の条件として注入した
後、Ａｒガス＋０．５％Ｏ2を加えた雰囲気中で１３５
０℃にて４時間の熱処理によるアニール処理を行った基
板を用いる。
【００３７】このような基板を出発基板として、低耐圧
デバイス形成領域と高耐圧デバイス形成領域とを区分
し、特に絶縁分離膜が厚いことが要求される高耐圧デバ
イス部分に対応する埋め込み酸化膜２を部分的に増膜処
理するように構成したものである。
デバイス形成領域と高耐圧デバイス形成領域とを区分
し、特に絶縁分離膜が厚いことが要求される高耐圧デバ
イス部分に対応する埋め込み酸化膜２を部分的に増膜処
理するように構成したものである。
【００３８】まず、図２の左側に示す工程では、上記Ｓ
ＩＭＯＸ基板１の表面に高耐圧デバイスの形成部を除い
て他の表面を酸化から保護する第１のマスクパターン５
を形成する（工程（１））。これは通常の熱酸化膜によ
り形成すればよい。
ＩＭＯＸ基板１の表面に高耐圧デバイスの形成部を除い
て他の表面を酸化から保護する第１のマスクパターン５
を形成する（工程（１））。これは通常の熱酸化膜によ
り形成すればよい。
【００３９】次いで、マスクパターン５を施した基板１
を高温酸化することにより前記高耐圧デバイス形成部分
のみに対応する埋め込み酸化膜２を部分厚膜成長させ
る。これは、前記基板１を７０％のＯ2 濃度、残余Ａｒ
ガスからなる酸化雰囲気とされた加熱炉の内部におき、
１３５０℃に昇温させた状態で４時間の酸化処理を行う
（工程（２））。これにより、前記マスクパターン３で
遮蔽された以外の高耐圧デバイス形成部分の埋め込み酸
化膜２が厚膜化したエリア６を形成する。
を高温酸化することにより前記高耐圧デバイス形成部分
のみに対応する埋め込み酸化膜２を部分厚膜成長させ
る。これは、前記基板１を７０％のＯ2 濃度、残余Ａｒ
ガスからなる酸化雰囲気とされた加熱炉の内部におき、
１３５０℃に昇温させた状態で４時間の酸化処理を行う
（工程（２））。これにより、前記マスクパターン３で
遮蔽された以外の高耐圧デバイス形成部分の埋め込み酸
化膜２が厚膜化したエリア６を形成する。
【００４０】この後は、基板表面のマスクパターン５お
よび表面酸化膜をエッチング除去し（工程（３））、埋
め込み酸化膜２の膜厚段差部分にＬＯＣＯＳ膜等による
素子間分離を施した後、厚膜成長された埋め込み酸化膜
となっている前記エリア６に高耐圧デバイス（たとえば
ＩＧＢＴなど）を形成し、エリア６以外の部分に低耐圧
デバイス（たとえばＭＯＳ・ＬＯＧＩＣなど）を形成す
るのである。これらのデバイス形成は図示しないが公知
の手法を用いて行えばよい。
よび表面酸化膜をエッチング除去し（工程（３））、埋
め込み酸化膜２の膜厚段差部分にＬＯＣＯＳ膜等による
素子間分離を施した後、厚膜成長された埋め込み酸化膜
となっている前記エリア６に高耐圧デバイス（たとえば
ＩＧＢＴなど）を形成し、エリア６以外の部分に低耐圧
デバイス（たとえばＭＯＳ・ＬＯＧＩＣなど）を形成す
るのである。これらのデバイス形成は図示しないが公知
の手法を用いて行えばよい。
【００４１】図２の右方に示す製造工程は、ＳＩＭＯＸ
基板１の表面に第１のマスクパターン５を形成した後、
所定のＯ2 濃度雰囲気内で１１５０℃以上、融点温度未
満の温度範囲で数時間加熱する高温酸化を行って、埋め
込み酸化膜２を厚膜化したエリア６を形成する。次に、
基板表面の酸化膜およびマスクパターン５を除去するま
で同じ工程であるが、これに次の工程を付加したもので
ある。すなわち、ＳＩＭＯＸ基板１の表面に第２のマス
クパターン７を形成した後、１１５０℃以下の温度で加
熱する低温酸化を行い、シリコン層の厚さを所望の厚さ
に調整し、エリア８を形成する。そして、エリア６に高
耐圧デバイスを、エリア８に低耐圧デバイスを形成す
る。前記エリア６を形成し、基板表面の酸化膜を除去し
た後、再度所定のＯ2 濃度雰囲気内で１１５０℃以上、
融点温度未満の温度範囲で数時間加熱し、エリア６の一
部を更に厚膜化してもよい。
基板１の表面に第１のマスクパターン５を形成した後、
所定のＯ2 濃度雰囲気内で１１５０℃以上、融点温度未
満の温度範囲で数時間加熱する高温酸化を行って、埋め
込み酸化膜２を厚膜化したエリア６を形成する。次に、
基板表面の酸化膜およびマスクパターン５を除去するま
で同じ工程であるが、これに次の工程を付加したもので
ある。すなわち、ＳＩＭＯＸ基板１の表面に第２のマス
クパターン７を形成した後、１１５０℃以下の温度で加
熱する低温酸化を行い、シリコン層の厚さを所望の厚さ
に調整し、エリア８を形成する。そして、エリア６に高
耐圧デバイスを、エリア８に低耐圧デバイスを形成す
る。前記エリア６を形成し、基板表面の酸化膜を除去し
た後、再度所定のＯ2 濃度雰囲気内で１１５０℃以上、
融点温度未満の温度範囲で数時間加熱し、エリア６の一
部を更に厚膜化してもよい。
【００４２】従来、高耐圧デバイスを搭載するＳＩＭＯ
Ｘ基板の埋め込み酸化膜厚は４５０ｎｍ、低耐圧デバイ
スを搭載するＳＩＭＯＸ基板の埋め込み酸化膜厚は９０
ｎｍで、１枚の基板について酸素イオン注入法によるＳ
ＩＭＯＸ基板には上記のどちらか一方しか製作できなか
った。しかし、埋め込み酸化膜厚９０ｎｍのＳＩＭＯＸ
基板をもとに本発明によるＭＯＳ・ＬＳＩの製造方法を
適用することにより、局部的に４００ｎｍの埋め込み酸
化膜を得ることができ、酸素イオン注入法で形成した１
枚の基板に高耐圧、低耐圧のデバイスを混載することが
可能となる。
Ｘ基板の埋め込み酸化膜厚は４５０ｎｍ、低耐圧デバイ
スを搭載するＳＩＭＯＸ基板の埋め込み酸化膜厚は９０
ｎｍで、１枚の基板について酸素イオン注入法によるＳ
ＩＭＯＸ基板には上記のどちらか一方しか製作できなか
った。しかし、埋め込み酸化膜厚９０ｎｍのＳＩＭＯＸ
基板をもとに本発明によるＭＯＳ・ＬＳＩの製造方法を
適用することにより、局部的に４００ｎｍの埋め込み酸
化膜を得ることができ、酸素イオン注入法で形成した１
枚の基板に高耐圧、低耐圧のデバイスを混載することが
可能となる。
【００４３】なお、図示していないが、図２に示した製
造方法で耐圧の異なるデバイス形成部毎に埋め込み酸化
膜の厚さ調整を行った後、図１に示す工程を経て特に低
耐圧デバイスのソースおよびドレイン毎の寄生容量や負
性抵抗に起因する問題を同時に改善するように構成でき
る。これは図２に示す高温酸化によって埋め込み酸化膜
の厚み調整をなした基板を出発基板として、更に図１に
示す工程処理を行うことで容易に実現できる。
造方法で耐圧の異なるデバイス形成部毎に埋め込み酸化
膜の厚さ調整を行った後、図１に示す工程を経て特に低
耐圧デバイスのソースおよびドレイン毎の寄生容量や負
性抵抗に起因する問題を同時に改善するように構成でき
る。これは図２に示す高温酸化によって埋め込み酸化膜
の厚み調整をなした基板を出発基板として、更に図１に
示す工程処理を行うことで容易に実現できる。
【００４４】
【発明の効果】埋め込み酸化膜厚は、インバータの動作
速度の面からみると厚膜化することが好ましく、熱抵抗
の面すなわちドレイン電流低下の面ならびにＭＯＳＦＥ
Ｔの短チャンネル効果抑制の面からみると薄膜化するこ
とが好ましい。このように互いに相反する条件をそれぞ
れ満足させるＭＯＳ半導体デバイスの製造方法として、
本発明では、ＳＩＭＯＸ基板のデバイスのソースおよび
ドレイン毎にマスクパターンを形成して高温酸化処理を
施し、埋め込み酸化膜を局部的に厚膜化し、その上にＭ
ＯＳデバイスを形成することとした。これにより、従来
から問題となっていた寄生容量に起因する動作速度低下
や、負性抵抗によるドレイン電流低下の改善が可能とな
る。また、他の発明構成では、ＳＩＭＯＸ基板にマスク
パターンに対応して耐圧強度の異なるデバイス毎に異な
る絶縁耐圧を与える酸化膜を形成することとしたので、
１枚の同一基板に高低の耐圧の異なる複数のデバイスを
混載することができ、デバイスの小型化ならびにデバイ
スコストの大幅低減が可能となる。
速度の面からみると厚膜化することが好ましく、熱抵抗
の面すなわちドレイン電流低下の面ならびにＭＯＳＦＥ
Ｔの短チャンネル効果抑制の面からみると薄膜化するこ
とが好ましい。このように互いに相反する条件をそれぞ
れ満足させるＭＯＳ半導体デバイスの製造方法として、
本発明では、ＳＩＭＯＸ基板のデバイスのソースおよび
ドレイン毎にマスクパターンを形成して高温酸化処理を
施し、埋め込み酸化膜を局部的に厚膜化し、その上にＭ
ＯＳデバイスを形成することとした。これにより、従来
から問題となっていた寄生容量に起因する動作速度低下
や、負性抵抗によるドレイン電流低下の改善が可能とな
る。また、他の発明構成では、ＳＩＭＯＸ基板にマスク
パターンに対応して耐圧強度の異なるデバイス毎に異な
る絶縁耐圧を与える酸化膜を形成することとしたので、
１枚の同一基板に高低の耐圧の異なる複数のデバイスを
混載することができ、デバイスの小型化ならびにデバイ
スコストの大幅低減が可能となる。
【図１】本発明の実施例の製造工程を示すもので、デバ
イスのソースおよびドレイン毎に埋め込み酸化膜の膜厚
を調整してデバイス製造をなす製造工程図である。
イスのソースおよびドレイン毎に埋め込み酸化膜の膜厚
を調整してデバイス製造をなす製造工程図である。
【図２】本発明の他の実施例を示すもので、耐圧強度の
異なるデバイス毎に埋め込み酸化膜の膜厚を調整してデ
バイス製造をなす製造工程図である。
異なるデバイス毎に埋め込み酸化膜の膜厚を調整してデ
バイス製造をなす製造工程図である。
【図３】ＣＭＯＳ・ＬＳＩにおいて、埋め込み酸化膜厚
と伝搬遅延時間との相関を示す図である。
と伝搬遅延時間との相関を示す図である。
【図４】ＭＯＳ・ＬＳＩにおいて、ドレイン電圧とドレ
イン電流との相関を示す図である。
イン電流との相関を示す図である。
【図５】ＭＯＳＦＥＴの断面模式図である。
【図６】高温酸化工程において、表面のシリコン単結晶
層を約１８０ｎｍ酸化した場合の酸化温度と埋め込み酸
化膜増加量との相関を示す図である。
層を約１８０ｎｍ酸化した場合の酸化温度と埋め込み酸
化膜増加量との相関を示す図である。
【図７】高温酸化工程において、酸化時間を４時間に固
定し、Ｏ2 濃度を７０％とした場合の酸化温度と埋め込
み酸化膜増加量との相関を示す図である。
定し、Ｏ2 濃度を７０％とした場合の酸化温度と埋め込
み酸化膜増加量との相関を示す図である。
【図８】高温酸化工程における酸素分圧に対する埋め込
み酸化膜増加量との相関を示す図である。
み酸化膜増加量との相関を示す図である。
１ ＳＩＭＯＸ基板
２ 埋め込み酸化膜
３，５，７ マスクパターン
４，６，８ エリア
９ ＬＯＣＯＡ（素子間分離）酸化膜
１０ 基板シリコン
フロントページの続き
(72)発明者 泉 勝俊
東京都千代田区内幸町一丁目１番６号
日本電信電話株式会社内
(72)発明者 大和田 允彦
東京都武蔵野市吉祥寺本町１−14−５
エヌティティ エレクトロニクス テク
ノロジー株式会社内
(72)発明者 片山 達彦
神奈川県平塚市四之宮2612 コマツ電子
金属株式会社内
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 29/786
H01L 21/336
H01L 21/76
Claims (5)
- 【請求項１】 単結晶シリコン基板に酸素イオンを打ち
込み注入した後、不活性ガス雰囲気中で高温熱処理する
アニール処理を行うことにより埋め込み酸化膜を形成
し、表面層に基板と絶縁分離された表面シリコン層を形
成したＳＩＭＯＸ基板上に半導体デバイスを形成する製
造方法において、前記表面シリコン層 に形成すべき１つまたは複数個の半
導体デバイスの特定領域に対応して予め遮蔽マスクを形
成し、この遮蔽マスクを介して当該基板を酸素雰囲気中
において１１５０℃以上で酸化処理を行うことにより前
記マスク遮蔽領域以外の領域に対応する埋め込み酸化膜
を部分的に厚膜成長させた後、埋め込み酸化膜を厚膜化
した部分上の表面シリコン層をソースまたはドレインと
することを特徴とする半導体デバイス製造方法。 - 【請求項２】 請求項１に記載の半導体デバイス製造方
法において、前記半導体デバイスをｎＭＯＳとし、マス
クによる遮蔽される特定領域を除いた領域に対応する表
面シリコン層をドレインとしたことを特徴とする半導体
デバイス製造方法。 - 【請求項３】 請求項１に記載の半導体デバイス製造方
法において、前記半導体デバイスをｐＭＯＳとし、マス
クによる遮蔽される特定領域を除いた領域に対応する表
面シリコン層をドレインおよびソースの両者としたこと
を特徴とする半導体デバイス製造方法。 - 【請求項４】 単結晶シリコン基板に酸素イオンを打ち
込み注入した後、不活性ガス雰囲気中で高温熱処理する
アニール処理を行うことにより埋め込み酸化膜を形成
し、表面層に基板と絶縁分離された表面シリコン層を形
成したＳＩＭＯＸ基板上に半導体デバイスを形成する製
造方法において、前記表面シリコン層 に形成すべき複数の半導体デバイス
の低耐圧デバイス形成部に対応して予め遮蔽マスクを形
成し、この遮蔽マスクを介して当該基板を酸素雰囲気中
において１１５０℃以上で酸化処理を行うことにより前
記マスク遮蔽領域以外の領域に対応する埋め込み酸化膜
を部分的に厚膜成長させた後、埋め込み酸化膜の厚膜領
域の表面シリコン層上に高耐圧デバイスを形成するとと
もに、その他の薄膜領域に低耐圧デバイスを形成するこ
とを特徴とする半導体デバイス製造 方法。 - 【請求項５】 請求項４に記載の製造方法において、耐
圧の異なるデバイスに応じて埋め込み酸化膜の厚さを高
温酸化により調整した後、前記低耐圧デバイス形成部の
特定領域に対応して予め遮蔽マスクを形成し、この遮蔽
マスクを介して当該基板を酸素雰囲気中において１１５
０℃以上で酸化処理を行うことにより前記マスク遮蔽領
域以外の領域に対応する埋め込み酸化膜を部分的に厚膜
成長させた後、該低耐圧デバイス形成部内の埋め込み酸
化膜を厚膜化した部分上の表面シリコン層上にソース又
はドレインを形成する事を特徴とする半導体デバイス製
造方法。
Priority Applications (8)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14548694A JP3427114B2 (ja) | 1994-06-03 | 1994-06-03 | 半導体デバイス製造方法 |
| SG9500553A SG93171A1 (en) | 1994-06-03 | 1995-05-31 | Producing method of semiconductor device |
| EP95108390A EP0687002A3 (en) | 1994-06-03 | 1995-05-31 | Method for manufacturing a semiconductor device of the SOI type |
| CZ951436A CZ281876B6 (cs) | 1994-06-03 | 1995-06-02 | Způsob výroby polovodičových součástek na substrátu SIMOX |
| FI952719A FI952719A (fi) | 1994-06-03 | 1995-06-02 | Menetelmä puolijohdelaitteen valmistamiseksi |
| US08/458,507 US5665613A (en) | 1994-06-03 | 1995-06-02 | Method of making semiconductor device having SIMOX structure |
| KR1019950014704A KR0161611B1 (ko) | 1994-06-03 | 1995-06-03 | 반도체 장치의 제조방법 |
| TW084106176A TW285769B (ja) | 1994-06-03 | 1995-06-16 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14548694A JP3427114B2 (ja) | 1994-06-03 | 1994-06-03 | 半導体デバイス製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07335898A JPH07335898A (ja) | 1995-12-22 |
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Family
ID=15386379
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14548694A Expired - Fee Related JP3427114B2 (ja) | 1994-06-03 | 1994-06-03 | 半導体デバイス製造方法 |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US5665613A (ja) |
| EP (1) | EP0687002A3 (ja) |
| JP (1) | JP3427114B2 (ja) |
| KR (1) | KR0161611B1 (ja) |
| CZ (1) | CZ281876B6 (ja) |
| FI (1) | FI952719A (ja) |
| SG (1) | SG93171A1 (ja) |
| TW (1) | TW285769B (ja) |
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| TW323388B (ja) * | 1995-08-21 | 1997-12-21 | Hyundai Electronics Ind | |
| US5940691A (en) * | 1997-08-20 | 1999-08-17 | Micron Technology, Inc. | Methods of forming SOI insulator layers and methods of forming transistor devices |
| US6087242A (en) * | 1998-02-26 | 2000-07-11 | International Business Machines Corporation | Method to improve commercial bonded SOI material |
| US6358819B1 (en) | 1998-12-15 | 2002-03-19 | Lsi Logic Corporation | Dual gate oxide process for deep submicron ICS |
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| US6476446B2 (en) | 2000-01-03 | 2002-11-05 | Advanced Micro Devices, Inc. | Heat removal by removal of buried oxide in isolation areas |
| US6613643B1 (en) | 2000-01-28 | 2003-09-02 | Advanced Micro Devices, Inc. | Structure, and a method of realizing, for efficient heat removal on SOI |
| KR100366923B1 (ko) * | 2001-02-19 | 2003-01-06 | 삼성전자 주식회사 | 에스오아이 기판 및 이의 제조방법 |
| JP2003264290A (ja) | 2002-03-08 | 2003-09-19 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| US6737332B1 (en) * | 2002-03-28 | 2004-05-18 | Advanced Micro Devices, Inc. | Semiconductor device formed over a multiple thickness buried oxide layer, and methods of making same |
| US6707106B1 (en) | 2002-10-18 | 2004-03-16 | Advanced Micro Devices, Inc. | Semiconductor device with tensile strain silicon introduced by compressive material in a buried oxide layer |
| FR2847077B1 (fr) | 2002-11-12 | 2006-02-17 | Soitec Silicon On Insulator | Composants semi-conducteurs, et notamment de type soi mixtes, et procede de realisation |
| US7141459B2 (en) * | 2003-03-12 | 2006-11-28 | Taiwan Semiconductor Manufacturing Company, Ltd. | Silicon-on-insulator ULSI devices with multiple silicon film thicknesses |
| JP2004281761A (ja) | 2003-03-17 | 2004-10-07 | Seiko Epson Corp | 半導体装置およびその製造方法 |
| US6946358B2 (en) * | 2003-05-30 | 2005-09-20 | International Business Machines Corporation | Method of fabricating shallow trench isolation by ultra-thin SIMOX processing |
| JP2006128428A (ja) | 2004-10-29 | 2006-05-18 | Seiko Epson Corp | 半導体基板、半導体装置、半導体基板の製造方法および半導体装置の製造方法 |
| US7217604B2 (en) * | 2005-01-31 | 2007-05-15 | International Business Machines Corporation | Structure and method for thin box SOI device |
| US20070099372A1 (en) * | 2005-10-31 | 2007-05-03 | Sailesh Chittipeddi | Device having active regions of different depths |
| JP5130621B2 (ja) * | 2005-11-24 | 2013-01-30 | ソニー株式会社 | 半導体基板の製造方法 |
| KR100759825B1 (ko) * | 2006-09-29 | 2007-09-18 | 한국전자통신연구원 | 실리콘 집적 회로와 실리콘 광소자가 집적된 모놀리식 집적복합 소자 및 그 제조방법 |
| US8110470B2 (en) * | 2009-08-31 | 2012-02-07 | Globalfoundries Singapore Pte. Ltd. | Asymmetrical transistor device and method of fabrication |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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