JPH09199716A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH09199716A JPH09199716A JP542496A JP542496A JPH09199716A JP H09199716 A JPH09199716 A JP H09199716A JP 542496 A JP542496 A JP 542496A JP 542496 A JP542496 A JP 542496A JP H09199716 A JPH09199716 A JP H09199716A
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- JP
- Japan
- Prior art keywords
- region
- semiconductor device
- insulating layer
- oxide film
- semiconductor
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- Pending
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】バックチャネル減少を抑え、リーク電流を低減
させ、急峻なサブスレッショルド特性と高いパンチスル
ー耐圧をもつ絶縁ゲート型電界効果トランジスタを提供
する。 【解決手段】ＳＯＩ層の中に薄い絶縁膜層をつけ加え、
不純物の拡散を阻止してＳＯＩの裏面側にシャープなピ
ークをもった不純物分布を形成する。
させ、急峻なサブスレッショルド特性と高いパンチスル
ー耐圧をもつ絶縁ゲート型電界効果トランジスタを提供
する。 【解決手段】ＳＯＩ層の中に薄い絶縁膜層をつけ加え、
不純物の拡散を阻止してＳＯＩの裏面側にシャープなピ
ークをもった不純物分布を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は絶縁ゲート型電界効
果トランジスタのなかでも、特にＳＯＩ(SiliconOn Ins
ulator）構造を有する半導体装置およびその製造方法に
関する。
果トランジスタのなかでも、特にＳＯＩ(SiliconOn Ins
ulator）構造を有する半導体装置およびその製造方法に
関する。
【０００２】
【従来の技術】ＳＯＩ構造を有する絶縁ゲート型電界効
果トランジスタに特有なリーク電流の成分として、埋め
込み酸化膜とＳＯＩの界面に反転層（バックチャネル
層）が生じることによって流れる電流（バックチャネル
電流）がある。
果トランジスタに特有なリーク電流の成分として、埋め
込み酸化膜とＳＯＩの界面に反転層（バックチャネル
層）が生じることによって流れる電流（バックチャネル
電流）がある。
【０００３】バックチャネル電流を低減するには、埋め
込み酸化膜とＳＯＩの界面近くに、バックチャネル層と
反対導電型の不純物を注入する方法が有効である。しか
し、ＳＯＩが０.１ μｍ以下の非常に薄いものだと、製
造工程に含まれる加熱工程によって高濃度層の不純物が
表面まで拡散してしまう。また、高濃度層の不純物がボ
ロンのように偏析係数が１より小さいものの場合、ＳＯ
Ｉと埋め込み酸化膜の界面で埋め込み酸化膜に不純物が
吸収され、ＳＯＩ側の不純物濃度が低下してしまう。
込み酸化膜とＳＯＩの界面近くに、バックチャネル層と
反対導電型の不純物を注入する方法が有効である。しか
し、ＳＯＩが０.１ μｍ以下の非常に薄いものだと、製
造工程に含まれる加熱工程によって高濃度層の不純物が
表面まで拡散してしまう。また、高濃度層の不純物がボ
ロンのように偏析係数が１より小さいものの場合、ＳＯ
Ｉと埋め込み酸化膜の界面で埋め込み酸化膜に不純物が
吸収され、ＳＯＩ側の不純物濃度が低下してしまう。
【０００４】
【発明が解決しようとする課題】埋め込み酸化膜とＳＯ
Ｉの界面近くにバックチャネル層と反対導電型の不純物
による高濃度層を形成すること。
Ｉの界面近くにバックチャネル層と反対導電型の不純物
による高濃度層を形成すること。
【０００５】
【課題を解決するための手段】ＳＯＩ中に拡散を阻止す
る薄い絶縁層をつけ加える。
る薄い絶縁層をつけ加える。
【０００６】
【発明の実施の形態】図１は本発明の第１の実施例であ
る。この実施例は、Ｓｉ基板１０１，埋め込みＳｉＯ2
１０２，ｐ型Ｓｉ単結晶からなるチャネル領域１０４，
素子間分離酸化膜１０３，ＳｉＯ2 のゲート絶縁層１０
５，ソース及びドレインのｎ型不純物領域１０６，ｎ型
に導電化された多結晶シリコンからなるゲート電極１０
７，ゲート電極上に積層されたＳｉＯ2 １０８，ＳＯＩ
を上下に分けるＳｉＯ2 １０９によって構成された絶縁
ゲート型電界効果トランジスタである。
る。この実施例は、Ｓｉ基板１０１，埋め込みＳｉＯ2
１０２，ｐ型Ｓｉ単結晶からなるチャネル領域１０４，
素子間分離酸化膜１０３，ＳｉＯ2 のゲート絶縁層１０
５，ソース及びドレインのｎ型不純物領域１０６，ｎ型
に導電化された多結晶シリコンからなるゲート電極１０
７，ゲート電極上に積層されたＳｉＯ2 １０８，ＳＯＩ
を上下に分けるＳｉＯ2 １０９によって構成された絶縁
ゲート型電界効果トランジスタである。
【０００７】ＳｉＯ2 １０９によってチャネル領域１０
４は上下に分割され、上側の領域より下側の領域の不純
物濃度が大きくなっている。
４は上下に分割され、上側の領域より下側の領域の不純
物濃度が大きくなっている。
【０００８】図２から図４を用いて本構造の形成方法を
説明する。
説明する。
【０００９】まずＳＯＩ基板上に公知のＬＯＣＯＳ(Loc
al Oxidation of Silicon)法を用いて素子間分離酸化膜
１０３を形成する（図２）。
al Oxidation of Silicon)法を用いて素子間分離酸化膜
１０３を形成する（図２）。
【００１０】次に、基板表面に保護酸化膜を形成した
後、基板上にホトレジストを塗布し、ゲート電極が形成
される領域のホトレジストを開口する。イオン打ち込み
法によって酸素イオンを注入した後、ホトレジストを除
去し、アニールを加えてＳiＯ2１０９を形成する。さら
にイオン打ち込み法によってボロンを注入してチャネル
領域の不純物濃度を調整する。この時、打ち込んだボロ
ンの濃度のピークがＳｉＯ2 １０９より下に来るように
打ち込みのエネルギを選択する。保護酸化膜を除去し、
熱酸化法によりゲート絶縁膜を形成する（図３）。
後、基板上にホトレジストを塗布し、ゲート電極が形成
される領域のホトレジストを開口する。イオン打ち込み
法によって酸素イオンを注入した後、ホトレジストを除
去し、アニールを加えてＳiＯ2１０９を形成する。さら
にイオン打ち込み法によってボロンを注入してチャネル
領域の不純物濃度を調整する。この時、打ち込んだボロ
ンの濃度のピークがＳｉＯ2 １０９より下に来るように
打ち込みのエネルギを選択する。保護酸化膜を除去し、
熱酸化法によりゲート絶縁膜を形成する（図３）。
【００１１】次に、ＣＶＤ(Chemical Vapor Depositio
n）法によりリンを添加した多結晶ＳｉとＳｉＯ2 をこ
の順に堆積する。ホトリソグラフィおよびドライエッチ
ングによってゲート電極１０７とゲート電極上に積層さ
れたＳｉＯ2 １０８を形成する（図４）。
n）法によりリンを添加した多結晶ＳｉとＳｉＯ2 をこ
の順に堆積する。ホトリソグラフィおよびドライエッチ
ングによってゲート電極１０７とゲート電極上に積層さ
れたＳｉＯ2 １０８を形成する（図４）。
【００１２】次に、砒素イオンを打ち込み、アニールを
加えて不純物を電気的に活性化してソースおよびドレイ
ンの拡散層１０６を形成し、電気的接触を取るために拡
散層の上の酸化膜を除去する（図１）。
加えて不純物を電気的に活性化してソースおよびドレイ
ンの拡散層１０６を形成し、電気的接触を取るために拡
散層の上の酸化膜を除去する（図１）。
【００１３】図５は図１のチャネル領域の深さ方向のボ
ロンの濃度分布を示したもので、（ａ）はイオン打ち込
み工程の直後、（ｂ）はアニール工程を経たものであ
る。
ロンの濃度分布を示したもので、（ａ）はイオン打ち込
み工程の直後、（ｂ）はアニール工程を経たものであ
る。
【００１４】図６はＳＯＩを上下に分けるＳｉＯ2 １０
９がない場合のボロンの濃度分布を示したもので、
（ａ）はイオン打ち込み工程の直後、（ｂ）はアニール
工程を経たものである。
９がない場合のボロンの濃度分布を示したもので、
（ａ）はイオン打ち込み工程の直後、（ｂ）はアニール
工程を経たものである。
【００１５】図５と図６を用いて、本実施例の特長を説
明する。
明する。
【００１６】ＳＯＩを上下に分けるＳｉＯ2 １０９がな
い場合は、イオン打ち込み後のゲート絶縁膜の形成や不
純物の活性化のための加熱工程を経ることによって、不
純物ボロンがチャネル領域１０４全体にほぼ一様に広が
る（図６）。また、埋め込みＳｉＯ2 層１０２にボロン
が吸収され、界面での不純物濃度が低下してしまう。そ
のため、大きなバックチャネル電流が流れることにな
る。
い場合は、イオン打ち込み後のゲート絶縁膜の形成や不
純物の活性化のための加熱工程を経ることによって、不
純物ボロンがチャネル領域１０４全体にほぼ一様に広が
る（図６）。また、埋め込みＳｉＯ2 層１０２にボロン
が吸収され、界面での不純物濃度が低下してしまう。そ
のため、大きなバックチャネル電流が流れることにな
る。
【００１７】しかし、ＳｉＯ2 １０９がある場合には、
表面側への不純物の拡散が抑えられ、裏面側に不純物濃
度の高い領域ができることになる。また、埋め込みＳｉ
Ｏ2層１０２との界面における濃度も、ＳｉＯ2 １０９
がない場合に比べて高くすることができる。
表面側への不純物の拡散が抑えられ、裏面側に不純物濃
度の高い領域ができることになる。また、埋め込みＳｉ
Ｏ2層１０２との界面における濃度も、ＳｉＯ2 １０９
がない場合に比べて高くすることができる。
【００１８】図７は本発明の第２の実施例である。本実
施例は、図１で示した第１の実施例で、ＳｉＯ2 １０９
の長さがゲート電極の長さより短く、ソースおよびドレ
インの拡散層に接触しないようにしたものである。
施例は、図１で示した第１の実施例で、ＳｉＯ2 １０９
の長さがゲート電極の長さより短く、ソースおよびドレ
インの拡散層に接触しないようにしたものである。
【００１９】図８は図７のチャネル領域を中心とした拡
大図である。ここで図中８０１はボロンの高濃度領域で
ある。
大図である。ここで図中８０１はボロンの高濃度領域で
ある。
【００２０】図８を用いて本実施例の特長を説明する。
【００２１】ＳｉＯ2 １０９より外側の領域では、表面
側に向かってボロンが拡散するため、裏面側の不純物濃
度は高濃度領域８０１に比べて低くなる。すなわち、ｐ
型の高濃度領域８０１とｎ型の拡散層１０６が接触しな
くなる。そのため、ｐｎ接合の耐圧が向上する。
側に向かってボロンが拡散するため、裏面側の不純物濃
度は高濃度領域８０１に比べて低くなる。すなわち、ｐ
型の高濃度領域８０１とｎ型の拡散層１０６が接触しな
くなる。そのため、ｐｎ接合の耐圧が向上する。
【００２２】図９は本発明の第３の実施例である。
【００２３】本実施例は、図１で示した第１の実施例
で、基板１０１の一部を除去して、空洞９０１を形成し
たものである。
で、基板１０１の一部を除去して、空洞９０１を形成し
たものである。
【００２４】本実施例は、高周波動作の障害となる基板
とトランジスタの配線層との間に生ずる容量を極限まで
低減したものである。
とトランジスタの配線層との間に生ずる容量を極限まで
低減したものである。
【００２５】図１０は本発明の効果を示したものであ
る。同一のしきい電圧をもつ絶縁ゲート型電界効果トラ
ンジスタのゲート電圧−ドレイン電流特性で、ＳＯＩの
埋め込み酸化膜側の不純物濃度が表面側の不純物濃度よ
り低い場合の特性１００１は、ＳＯＩの埋め込み酸化膜
側の不純物濃度が表面側の不純物濃度より高い場合の特
性１００２に比べ、バックチャネル電流が低減されるた
め、オフ時のリーク電流が低減される。また、サブスレ
ッショルドの傾斜も急峻になり、高速なスイッチング特
性が得られる。
る。同一のしきい電圧をもつ絶縁ゲート型電界効果トラ
ンジスタのゲート電圧−ドレイン電流特性で、ＳＯＩの
埋め込み酸化膜側の不純物濃度が表面側の不純物濃度よ
り低い場合の特性１００１は、ＳＯＩの埋め込み酸化膜
側の不純物濃度が表面側の不純物濃度より高い場合の特
性１００２に比べ、バックチャネル電流が低減されるた
め、オフ時のリーク電流が低減される。また、サブスレ
ッショルドの傾斜も急峻になり、高速なスイッチング特
性が得られる。
【００２６】また、基板に電圧をかけてしきい電圧を変
化させて用いる場合、特にしきい電圧を低下させる場合
を考えると、基板にはＳＯＩの埋め込み酸化膜側に反転
層を形成する方向に電圧を印加することになる。ＳＯＩ
の埋め込み酸化膜側の不純物濃度が低い場合１００３
は、バックチャネル電流が大きくなり、ゲート電圧を０
にしても電流がオフできなくなる。しかし、ＳＯＩの埋
め込み酸化膜側の不純物濃度が高い場合１００４はバッ
クチャネル電流が抑制されるため、電流がオフできなく
なることはない。
化させて用いる場合、特にしきい電圧を低下させる場合
を考えると、基板にはＳＯＩの埋め込み酸化膜側に反転
層を形成する方向に電圧を印加することになる。ＳＯＩ
の埋め込み酸化膜側の不純物濃度が低い場合１００３
は、バックチャネル電流が大きくなり、ゲート電圧を０
にしても電流がオフできなくなる。しかし、ＳＯＩの埋
め込み酸化膜側の不純物濃度が高い場合１００４はバッ
クチャネル電流が抑制されるため、電流がオフできなく
なることはない。
【００２７】
【発明の効果】バックチャネル減少を抑え、リーク電流
を低減させ、急峻なサブスレッショルド特性と高いパン
チスルー耐圧をもつ絶縁ゲート型電界効果トランジスタ
を提供することができる。
を低減させ、急峻なサブスレッショルド特性と高いパン
チスルー耐圧をもつ絶縁ゲート型電界効果トランジスタ
を提供することができる。
【図１】本発明の第１の実施例を示す断面図。
【図２】本発明の第１の実施例の一工程を示す断面図。
【図３】本発明の第１の実施例の一工程を示す断面図。
【図４】本発明の第１の実施例の一工程を示す断面図。
【図５】本発明の第１の実施例におけるチャネル領域の
不純物ボロンの濃度を示す断面図。
不純物ボロンの濃度を示す断面図。
【図６】従来構造におけるチャネル領域の不純物ボロン
の濃度を示す断面図。
の濃度を示す断面図。
【図７】本発明の第２の実施例を示す断面図。
【図８】本発明の第２の実施例の特徴を示した断面図。
【図９】本発明の第３の実施例を示す断面図。
【図１０】本発明の効果を説明した特性図。
１０１…ｐ型シリコン層、１０２…埋め込み酸化膜、１
０３…素子間分離酸化膜、１０４…ｐ型単結晶シリコ
ン、１０５…ゲート絶縁膜、１０６…ｎ型の不純物領
域、１０７…多結晶シリコン層、１０８…２酸化シリコ
ン膜、１０９…シリコン膜。
０３…素子間分離酸化膜、１０４…ｐ型単結晶シリコ
ン、１０５…ゲート絶縁膜、１０６…ｎ型の不純物領
域、１０７…多結晶シリコン層、１０８…２酸化シリコ
ン膜、１０９…シリコン膜。
Claims (9)
- 【請求項１】基板上に第１の縁膜膜を介して設けられた
第１の半導体領域と、上記第１の半導体領域の表面に一
定の間隔をおいて設けられた第１導電型のソース領域と
ドレイン領域と、上記ソース領域とドレイン領域の間の
チャネル領域上に設けられた第２の絶縁膜と、上記第２
の絶縁膜上に設けられたゲート電極導電層とから構成さ
れる絶縁ゲート型電界効果トランジスタにおいて、 上記チャネル領域内に第３の絶縁層領域を有し、上記第
３の絶縁層領域によって、上記チャネル領域の少なくと
も一部分が、上記第３の絶縁層領域より上の部分と、上
記第３の絶縁層領域より下の部分とに分けられているこ
とを特徴とする半導体装置。 - 【請求項２】上記第１の半導体領域の、上記第３の絶縁
層領域より下の部分の不純物濃度が、上記第１の半導体
領域の、上記第３の絶縁層領域より上の部分の不純物濃
度より高い請求項１に記載の半導体装置。 - 【請求項３】上記第３の絶縁層領域がシリコン酸化物も
しくはシリコン窒化物からなる請求項２に記載の半導体
装置。 - 【請求項４】上記第１の半導体領域が単結晶シリコンか
らなる請求項２に記載の半導体装置。 - 【請求項５】上記単結晶シリコンの厚さが０.１ μｍ以
下である請求項４に記載の半導体装置。 - 【請求項６】上記第２の絶縁膜の厚さが３０ｎｍ以下で
ある請求項２に記載の半導体装置。 - 【請求項７】上記基板が半導体からなる請求項１に記載
の半導体装置。 - 【請求項８】上記第３の絶縁層領域を、酸素イオンに打
ち込むことによって形成する請求項２に記載の半導体装
置の製造方法。 - 【請求項９】上記基板の一部を除去し、上記第１の絶縁
膜下に空洞を設けた請求項２に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP542496A JPH09199716A (ja) | 1996-01-17 | 1996-01-17 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP542496A JPH09199716A (ja) | 1996-01-17 | 1996-01-17 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09199716A true JPH09199716A (ja) | 1997-07-31 |
Family
ID=11610797
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP542496A Pending JPH09199716A (ja) | 1996-01-17 | 1996-01-17 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09199716A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6414354B1 (en) | 1999-01-21 | 2002-07-02 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having a semiconductor layer with a channel region having a continuously increasing impurity concentration profile |
| JP2009004452A (ja) * | 2007-06-19 | 2009-01-08 | Toyota Motor Corp | 半導体装置とその製造方法 |
| US8629396B2 (en) | 2011-03-11 | 2014-01-14 | Kabushiki Kaisha Toshiba | Uncooled infrared imaging element and manufacturing method thereof |
-
1996
- 1996-01-17 JP JP542496A patent/JPH09199716A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6414354B1 (en) | 1999-01-21 | 2002-07-02 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having a semiconductor layer with a channel region having a continuously increasing impurity concentration profile |
| JP2009004452A (ja) * | 2007-06-19 | 2009-01-08 | Toyota Motor Corp | 半導体装置とその製造方法 |
| US8629396B2 (en) | 2011-03-11 | 2014-01-14 | Kabushiki Kaisha Toshiba | Uncooled infrared imaging element and manufacturing method thereof |
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