JP3337953B2 - Ｓｏｉ・ｍｏｓｆｅｔ及びその製造方法 - Google Patents
Ｓｏｉ・ｍｏｓｆｅｔ及びその製造方法Info
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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Description
【０００１】
【発明の属する技術分野】本発明はＳＯＩ・ＭＯＳＦＥ
Ｔ及びその製造方法に関し、より詳細にはチャネル領域
内にソース／ドレイン領域と分離された埋め込み領域を
有するＳＯＩ・ＭＯＳＦＥＴ及びその製造方法に関す
る。
Ｔ及びその製造方法に関し、より詳細にはチャネル領域
内にソース／ドレイン領域と分離された埋め込み領域を
有するＳＯＩ・ＭＯＳＦＥＴ及びその製造方法に関す
る。
【０００２】
【従来の技術及び発明が解決しようとする問題点】ＳＯ
Ｉ基板上に形成されたＭＯＳＦＥＴ、例えばＳＯＳ（Si
licon On Saphire）、ＳＩＭＯＸ(Silicon Separation
by ion Implantation of Oxygen)及びＢＳＯＩ（Bonded
SOI）等は、低電圧で高速動作を実現することができ
る。また、バルクシリコン上に形成されるデバイスはゲ
ート、ドレイン、ソース、基板の４種の端子が必要であ
るのに対し、例えばＳＯＩ・ＭＯＳＦＥＴは、ゲート、
ドレイン及びソースという３種の端子を有するのみとそ
の構成が比較的シンプルであるとともに、バルクシリコ
ンデバイスに比較してより小さなレイアウト面積で形成
できるという利点を有している。
Ｉ基板上に形成されたＭＯＳＦＥＴ、例えばＳＯＳ（Si
licon On Saphire）、ＳＩＭＯＸ(Silicon Separation
by ion Implantation of Oxygen)及びＢＳＯＩ（Bonded
SOI）等は、低電圧で高速動作を実現することができ
る。また、バルクシリコン上に形成されるデバイスはゲ
ート、ドレイン、ソース、基板の４種の端子が必要であ
るのに対し、例えばＳＯＩ・ＭＯＳＦＥＴは、ゲート、
ドレイン及びソースという３種の端子を有するのみとそ
の構成が比較的シンプルであるとともに、バルクシリコ
ンデバイスに比較してより小さなレイアウト面積で形成
できるという利点を有している。
【０００３】図５（ａ）及び（ｂ）は、従来のバルクシ
リコン上に形成されるＭＯＳＦＥＴを示す概略断面図及
びこのＭＯＳＦＥＴ構造において寄生的に発生するバイ
ポーラＮＰＮトランジスタを含む等価回路図である。こ
のＭＯＳＦＥＴでは、シリコン基板２０上にゲート酸化
膜２２を介してゲート電極２３が形成され、かつこのシ
リコン基板２０にソース／ドレイン領域２１が形成され
ているため、ソース／ドレイン領域及び基板２０によっ
て発生する寄生バイポーラトランジスタのベース電極は
基板電極に接続され、基板／ソース接合はバイアス反転
されることとなる。よって、寄生バイポーラトランジス
タは、ＭＯＳＦＥＴの動作においてはほとんど作用しな
い。
リコン上に形成されるＭＯＳＦＥＴを示す概略断面図及
びこのＭＯＳＦＥＴ構造において寄生的に発生するバイ
ポーラＮＰＮトランジスタを含む等価回路図である。こ
のＭＯＳＦＥＴでは、シリコン基板２０上にゲート酸化
膜２２を介してゲート電極２３が形成され、かつこのシ
リコン基板２０にソース／ドレイン領域２１が形成され
ているため、ソース／ドレイン領域及び基板２０によっ
て発生する寄生バイポーラトランジスタのベース電極は
基板電極に接続され、基板／ソース接合はバイアス反転
されることとなる。よって、寄生バイポーラトランジス
タは、ＭＯＳＦＥＴの動作においてはほとんど作用しな
い。
【０００４】一方、図６（ａ）及び（ｂ）は、従来のＳ
ＯＩ・ＭＯＳＦＥＴを示す概略断面図及びこのＳＯＩ・
ＭＯＳＦＥＴ構造において寄生的に発生するバイポーラ
ＮＰＮトランジスタを含む等価回路図である。このＳＯ
Ｉ・ＭＯＳＦＥＴでは、シリコン基板３０上にシリコン
酸化膜３２、トップ半導体層が順次形成され、トップシ
リコン層上にゲート酸化膜３４を介してゲート電極３５
が形成され、かつこのトップシリコン層内にソース／ド
レイン領域３３が形成されているため、寄生バイポーラ
バイアスは浮遊となる。よって、通常の動作において、
ドレイン端で発生するインパクトイオン化で生じたホー
ルが、寄生バイポーラトランジスタのベース電流として
作用し、ポジティブフィードバック効果を引き起こし、
電気特性、ことに短チャネル効果を低下させ、ソース／
ドレイン降伏電圧を減少させる。また、厚いトップ半導
体層におけるチャネル領域を有するＳＯＩ・ＭＯＳＦＥ
Ｔの場合には、部分空乏化モードで動作することとなる
ため、インパクトイオン化で発生したホールがチャネル
下のニュートラルな領域に対流してチャネルのポテンシ
ャルを上げるためにドレイン電流が増加し、さらにこれ
がホールを増加させ、出力特性において、いわゆる「キ
ンク」効果をもたらすというＳＯＩ・ＭＯＳＦＥＴの重
大な制限をもたらす。
ＯＩ・ＭＯＳＦＥＴを示す概略断面図及びこのＳＯＩ・
ＭＯＳＦＥＴ構造において寄生的に発生するバイポーラ
ＮＰＮトランジスタを含む等価回路図である。このＳＯ
Ｉ・ＭＯＳＦＥＴでは、シリコン基板３０上にシリコン
酸化膜３２、トップ半導体層が順次形成され、トップシ
リコン層上にゲート酸化膜３４を介してゲート電極３５
が形成され、かつこのトップシリコン層内にソース／ド
レイン領域３３が形成されているため、寄生バイポーラ
バイアスは浮遊となる。よって、通常の動作において、
ドレイン端で発生するインパクトイオン化で生じたホー
ルが、寄生バイポーラトランジスタのベース電流として
作用し、ポジティブフィードバック効果を引き起こし、
電気特性、ことに短チャネル効果を低下させ、ソース／
ドレイン降伏電圧を減少させる。また、厚いトップ半導
体層におけるチャネル領域を有するＳＯＩ・ＭＯＳＦＥ
Ｔの場合には、部分空乏化モードで動作することとなる
ため、インパクトイオン化で発生したホールがチャネル
下のニュートラルな領域に対流してチャネルのポテンシ
ャルを上げるためにドレイン電流が増加し、さらにこれ
がホールを増加させ、出力特性において、いわゆる「キ
ンク」効果をもたらすというＳＯＩ・ＭＯＳＦＥＴの重
大な制限をもたらす。
【０００５】この制限を回避するため、以下の方法が考
えられる。つまり、 ａ）厚いトップシリコン層上に形成されたＳＯＩ・ＭＯ
ＳＦＥＴを使用し、チャネル領域を固定電位に固定する
ためにボディコンタクトをとる。これにより、バルクシ
リコンデバイスのように、浮遊の基板効果及び寄生バイ
ポーラ効果が抑制される。しかし、ボディコンタクトに
よりチャネル領域を固定電位に固定したＳＯＩ・ＭＯＳ
ＦＥＴの場合には、面積を増大させ、また、ボディが完
全空乏化したときにはボディコンタクトは無効となると
いう問題がある。
えられる。つまり、 ａ）厚いトップシリコン層上に形成されたＳＯＩ・ＭＯ
ＳＦＥＴを使用し、チャネル領域を固定電位に固定する
ためにボディコンタクトをとる。これにより、バルクシ
リコンデバイスのように、浮遊の基板効果及び寄生バイ
ポーラ効果が抑制される。しかし、ボディコンタクトに
よりチャネル領域を固定電位に固定したＳＯＩ・ＭＯＳ
ＦＥＴの場合には、面積を増大させ、また、ボディが完
全空乏化したときにはボディコンタクトは無効となると
いう問題がある。
【０００６】ｂ）低いドーピングを行った薄いトップシ
リコン層をチャネル領域としたＳＯＩ・ＭＯＳＦＥＴを
用いて、チャネル領域を完全空乏化する。このように完
全空乏化されたＳＯＩ・ＭＯＳＦＥＴの場合には、理論
的にキンク効果を示さない。しかし、キンク効果を防止
することができたとしても、非常に薄いトップシリコン
層を必要とするために、製造工程を複雑にするという問
題がある。
リコン層をチャネル領域としたＳＯＩ・ＭＯＳＦＥＴを
用いて、チャネル領域を完全空乏化する。このように完
全空乏化されたＳＯＩ・ＭＯＳＦＥＴの場合には、理論
的にキンク効果を示さない。しかし、キンク効果を防止
することができたとしても、非常に薄いトップシリコン
層を必要とするために、製造工程を複雑にするという問
題がある。
【０００７】ｃ）特開昭６２−１３３７６２号において
提案されたＳＯＩ・ＭＯＳＦＥＴを用いる。このデバイ
スは、図７に示したように、チャネル内部４０がＮ型で
あり、表面チャネル４１がＰ型である。よって、キンク
効果は、Ｎ型チャネル内部４０においてインパクトイオ
ン化により発生したホールを再結合されることにより防
止される。ただし、Ｎ型チャネル内部４０を通ったソー
ス／ドレイン領域４２間のリーク電流を防止するため
に、完全空乏化されていなければならない。しかし、こ
のＳＯＩ・ＭＯＳＦＥＴでは、短チャネル効果やパンチ
スルーの影響を受けやすく、サブ−チャネル・リークを
増加させるという問題がある。
提案されたＳＯＩ・ＭＯＳＦＥＴを用いる。このデバイ
スは、図７に示したように、チャネル内部４０がＮ型で
あり、表面チャネル４１がＰ型である。よって、キンク
効果は、Ｎ型チャネル内部４０においてインパクトイオ
ン化により発生したホールを再結合されることにより防
止される。ただし、Ｎ型チャネル内部４０を通ったソー
ス／ドレイン領域４２間のリーク電流を防止するため
に、完全空乏化されていなければならない。しかし、こ
のＳＯＩ・ＭＯＳＦＥＴでは、短チャネル効果やパンチ
スルーの影響を受けやすく、サブ−チャネル・リークを
増加させるという問題がある。
【０００８】ｅ）特開平２−１７８９６５号に記載され
たＳＯＩ・ＭＯＳＦＥＴを用いる。このデバイスは、図
８に示したように、チャネル内部に基板電位に固定され
た導電体５０が形成されている。しかし、このデバイス
では、上述のａ）と同様に面積を増大させ、さらに、製
造工程を複雑にするという問題がある。
たＳＯＩ・ＭＯＳＦＥＴを用いる。このデバイスは、図
８に示したように、チャネル内部に基板電位に固定され
た導電体５０が形成されている。しかし、このデバイス
では、上述のａ）と同様に面積を増大させ、さらに、製
造工程を複雑にするという問題がある。
【０００９】
【問題を解決するための手段】本発明によれば、基板、
該基板上に形成された埋め込み酸化膜、該埋め込み酸化
膜上に形成された半導体層、該半導体層上にゲート酸化
膜を介して形成されたゲート電極、前記半導体層内であ
って前記ゲート電極の両側に形成された第１導電型のソ
ース／ドレイン領域、前記半導体層内であって、前記ソ
ース／ドレイン領域間に配設され、該ソース／ドレイン
領域及び前記半導体層とゲート酸化膜との界面から分離
され、電気的に浮遊である第１導電型の埋め込み領域と
からなるＳＯＩ・ＭＯＳＦＥＴが提供される。
該基板上に形成された埋め込み酸化膜、該埋め込み酸化
膜上に形成された半導体層、該半導体層上にゲート酸化
膜を介して形成されたゲート電極、前記半導体層内であ
って前記ゲート電極の両側に形成された第１導電型のソ
ース／ドレイン領域、前記半導体層内であって、前記ソ
ース／ドレイン領域間に配設され、該ソース／ドレイン
領域及び前記半導体層とゲート酸化膜との界面から分離
され、電気的に浮遊である第１導電型の埋め込み領域と
からなるＳＯＩ・ＭＯＳＦＥＴが提供される。
【００１０】また、本発明によれば、(i) 基板上に埋め
込み酸化膜、第１導電型の半導体層を順次形成し、 (ii)該半導体層の表面に第２導電型不純物を注入し、 (iii) 得られた基板上にゲート酸化膜、ゲート電極を順
次形成し、 (iv)該ゲート電極をマスクとして用いて第２導電型不純
物をチルト注入して前記ゲート電極下方に第１導電型埋
め込み領域を形成し、その前又は後に、前記ゲート電極
をマスクとして用いて、基板上方から第１導電型不純物
を注入して第１導電型埋め込み領域と分離するソース／
ドレイン領域を形成することからなるＳＯＩ・ＭＯＳＦ
ＥＴの製造方法が提供される。
込み酸化膜、第１導電型の半導体層を順次形成し、 (ii)該半導体層の表面に第２導電型不純物を注入し、 (iii) 得られた基板上にゲート酸化膜、ゲート電極を順
次形成し、 (iv)該ゲート電極をマスクとして用いて第２導電型不純
物をチルト注入して前記ゲート電極下方に第１導電型埋
め込み領域を形成し、その前又は後に、前記ゲート電極
をマスクとして用いて、基板上方から第１導電型不純物
を注入して第１導電型埋め込み領域と分離するソース／
ドレイン領域を形成することからなるＳＯＩ・ＭＯＳＦ
ＥＴの製造方法が提供される。
【００１１】
【発明の実施の形態】本発明は、比較的厚いトップ半導
体層に完全空乏化されたチャネル領域を有するＳＯＩ・
ＭＯＳＦＥＴである。本発明において、基板、埋め込み
酸化膜及びトップ半導体層は、一般にＳＯＩ構造の半導
体装置を形成する際に用いられるものであり、例えば基
板としては、シリコン、ゲルマニウム等の半導体基板、
ＧａＡｓ、ＩｎＧａＡｓ等の化合物半導体、サファイ
ア、石英、ガラス、プラスチック等の絶縁性基板等、種
々の基板を使用することができる。なお、この基板は、
後述する埋め込み酸化膜とトップ半導体層とを有し、結
合ＳＯＩ（ＢＳＯＩ）又はＳＩＭＯＸ（Separation by
Implantation of Oxygen）型基板として用いることがで
きる。
体層に完全空乏化されたチャネル領域を有するＳＯＩ・
ＭＯＳＦＥＴである。本発明において、基板、埋め込み
酸化膜及びトップ半導体層は、一般にＳＯＩ構造の半導
体装置を形成する際に用いられるものであり、例えば基
板としては、シリコン、ゲルマニウム等の半導体基板、
ＧａＡｓ、ＩｎＧａＡｓ等の化合物半導体、サファイ
ア、石英、ガラス、プラスチック等の絶縁性基板等、種
々の基板を使用することができる。なお、この基板は、
後述する埋め込み酸化膜とトップ半導体層とを有し、結
合ＳＯＩ（ＢＳＯＩ）又はＳＩＭＯＸ（Separation by
Implantation of Oxygen）型基板として用いることがで
きる。
【００１２】埋め込み酸化膜は、例えばＳｉＯ2 膜等
を、後述する関係を満たすような膜厚で形成することが
できる。埋め込み酸化膜の具体的な膜厚としては、以下
の式が示すように、他の条件により適宜変更することが
できるが、例えば５０〜４００ｎｍ程度に形成して使用
することができる。
を、後述する関係を満たすような膜厚で形成することが
できる。埋め込み酸化膜の具体的な膜厚としては、以下
の式が示すように、他の条件により適宜変更することが
できるが、例えば５０〜４００ｎｍ程度に形成して使用
することができる。
【００１３】トップ半導体層は、トランジスタを形成す
るための活性層として機能する半導体薄膜であり、後述
する関係を満たすような膜厚で形成することができる。
トップ半導体層の具体的な膜厚としては、以下の式が示
すように、他の条件により適宜変更することができる
が、例えば１００〜５００ｎｍ程度、さらに１００〜２
００ｎｍ程度の膜厚で形成されていることが好ましい。
また、トップ半導体層は、表面にトランジスタのチャネ
ル領域が形成されるが、その場合にチャネル領域が完全
空乏化するため及び閾値電圧制御のため、後述する関係
を満たすような不純物濃度を有するように形成されてい
ることが好ましい。トップ半導体層表面の不純物濃度の
具体例としては、以下の式が示すように、他の条件によ
り適宜変更することができるが、例えば、閾値電圧を
０．２〜０．６Ｖ程度に設定するために、第１導電型の
不純物を０．５〜３×１０12ｉｏｎｓ／ｃｍ2 程度のド
ーズで注入し、最終的に、５×１０16〜３×１０17ｉｏ
ｎｓ／ｃｍ3 程度になるような濃度が挙げられる。
るための活性層として機能する半導体薄膜であり、後述
する関係を満たすような膜厚で形成することができる。
トップ半導体層の具体的な膜厚としては、以下の式が示
すように、他の条件により適宜変更することができる
が、例えば１００〜５００ｎｍ程度、さらに１００〜２
００ｎｍ程度の膜厚で形成されていることが好ましい。
また、トップ半導体層は、表面にトランジスタのチャネ
ル領域が形成されるが、その場合にチャネル領域が完全
空乏化するため及び閾値電圧制御のため、後述する関係
を満たすような不純物濃度を有するように形成されてい
ることが好ましい。トップ半導体層表面の不純物濃度の
具体例としては、以下の式が示すように、他の条件によ
り適宜変更することができるが、例えば、閾値電圧を
０．２〜０．６Ｖ程度に設定するために、第１導電型の
不純物を０．５〜３×１０12ｉｏｎｓ／ｃｍ2 程度のド
ーズで注入し、最終的に、５×１０16〜３×１０17ｉｏ
ｎｓ／ｃｍ3 程度になるような濃度が挙げられる。
【００１４】このトップ半導体層上にはゲート酸化膜を
介してゲート電極が形成されており、さらに、このトッ
プ半導体内であってゲート電極の両側に第１導電型のソ
ース／ドレイン領域が形成されて、トランジスタを構成
する。ゲート酸化膜は、通常ゲート酸化膜として機能す
る膜厚であり、かつ後述する関係を満たすような膜厚で
形成することができる。ゲート酸化膜の具体的な膜厚と
しては、以下の式が示すように、他の条件により適宜変
更することができるが、例えば５〜１０ｎｍ、さらに５
〜８ｎｍ程度で形成することが好ましい。ゲート電極
は、ポリシリコン、Ｗ、Ｔａ、Ｔｉ、Ｍｏ等の高融点金
属によるシリサイド、これらシリサイドによるポリサイ
ド、その他の金属等により、膜厚１５０〜３００ｎｍ程
度で形成されていることが好ましい。なお、ゲート電極
は、後述するソース／ドレイン領域形成のための不純物
の横方向への拡散等を考慮して、１００〜２００ｎｍ程
度の膜厚を有する絶縁膜によるサイドウォールスペーサ
を有していてもよい。ソース／ドレイン領域は、第１導
電型の不純物を１×１０20〜１×１０21ｉｏｎｓ／ｃｍ
3 程度の濃度で含有している。なお、このソース／ドレ
イン領域は、チャネル側のソース／ドレイン領域端にＬ
ＤＤ構造のような低濃度の領域、あるいは同じ濃度の領
域や高濃度の領域で、ソース／ドレイン領域の接合深さ
よりやや浅い領域を有していてもよい。
介してゲート電極が形成されており、さらに、このトッ
プ半導体内であってゲート電極の両側に第１導電型のソ
ース／ドレイン領域が形成されて、トランジスタを構成
する。ゲート酸化膜は、通常ゲート酸化膜として機能す
る膜厚であり、かつ後述する関係を満たすような膜厚で
形成することができる。ゲート酸化膜の具体的な膜厚と
しては、以下の式が示すように、他の条件により適宜変
更することができるが、例えば５〜１０ｎｍ、さらに５
〜８ｎｍ程度で形成することが好ましい。ゲート電極
は、ポリシリコン、Ｗ、Ｔａ、Ｔｉ、Ｍｏ等の高融点金
属によるシリサイド、これらシリサイドによるポリサイ
ド、その他の金属等により、膜厚１５０〜３００ｎｍ程
度で形成されていることが好ましい。なお、ゲート電極
は、後述するソース／ドレイン領域形成のための不純物
の横方向への拡散等を考慮して、１００〜２００ｎｍ程
度の膜厚を有する絶縁膜によるサイドウォールスペーサ
を有していてもよい。ソース／ドレイン領域は、第１導
電型の不純物を１×１０20〜１×１０21ｉｏｎｓ／ｃｍ
3 程度の濃度で含有している。なお、このソース／ドレ
イン領域は、チャネル側のソース／ドレイン領域端にＬ
ＤＤ構造のような低濃度の領域、あるいは同じ濃度の領
域や高濃度の領域で、ソース／ドレイン領域の接合深さ
よりやや浅い領域を有していてもよい。
【００１５】また、本発明のＳＯＩ・ＭＯＳＦＥＴにお
いては、トップ半導体層内のソース／ドレイン領域間で
あって、ゲート電極下方に、ソース／ドレイン領域及び
トップ半導体層とゲート酸化膜との界面から分離された
第１導電型埋め込み領域が形成されている。この埋め込
み領域は、チャネル領域との接触電位により、チャネル
領域を完全に空乏化させるために利用するものであるた
め、埋め込み領域自体が完全に空乏化している必要はな
い。この目的のため、埋め込み領域の接合深さ、不純物
濃度等は、後述する関係を満たすように形成することが
できる。埋め込み領域の具体的な接合深さ、不純物濃度
としては、以下の式が示すように、他の条件により適宜
変更することができるが、例えば、トップ半導体層の膜
厚が１００〜５００ｎｍ程度の場合には、５０〜４５０
ｎｍ程度であることが好ましく、埋め込み領域の不純物
濃度は、例えば３×１０16〜１×１０18ｉｏｎｓ／ｃｍ
3程度が挙げられる。また、この埋め込み領域は、フロ
ーティング状態であることが好ましく、埋め込み酸化
膜、基板とによる容量結合を通して基板バイアスに結合
させるために、埋め込み酸化膜とトップ半導体層との界
面に接触していることが好ましい。なお、ここでは埋め
込み領域は第１導電型として説明しているが、エンハン
スドモードＮＭＯＳＦＥＴの場合にはＮ型であり、エン
ハンスドモードＰＭＯＳＦＥＴの場合にはＰ型である。
いては、トップ半導体層内のソース／ドレイン領域間で
あって、ゲート電極下方に、ソース／ドレイン領域及び
トップ半導体層とゲート酸化膜との界面から分離された
第１導電型埋め込み領域が形成されている。この埋め込
み領域は、チャネル領域との接触電位により、チャネル
領域を完全に空乏化させるために利用するものであるた
め、埋め込み領域自体が完全に空乏化している必要はな
い。この目的のため、埋め込み領域の接合深さ、不純物
濃度等は、後述する関係を満たすように形成することが
できる。埋め込み領域の具体的な接合深さ、不純物濃度
としては、以下の式が示すように、他の条件により適宜
変更することができるが、例えば、トップ半導体層の膜
厚が１００〜５００ｎｍ程度の場合には、５０〜４５０
ｎｍ程度であることが好ましく、埋め込み領域の不純物
濃度は、例えば３×１０16〜１×１０18ｉｏｎｓ／ｃｍ
3程度が挙げられる。また、この埋め込み領域は、フロ
ーティング状態であることが好ましく、埋め込み酸化
膜、基板とによる容量結合を通して基板バイアスに結合
させるために、埋め込み酸化膜とトップ半導体層との界
面に接触していることが好ましい。なお、ここでは埋め
込み領域は第１導電型として説明しているが、エンハン
スドモードＮＭＯＳＦＥＴの場合にはＮ型であり、エン
ハンスドモードＰＭＯＳＦＥＴの場合にはＰ型である。
【００１６】図１に示したＳＯＩ・ＭＯＳＦＥＴのチャ
ネル領域における深さ方向の電界分布を、図４に基づい
て説明する。図４において、ゲート酸化膜の膜厚を
Ｔox、表面チャネル（Ｐ型）の膜厚をＸ c 、不純物濃度
をＮa 、埋め込み領域の膜厚をＸb 、不純物濃度をＮb
とする。よって、トップ半導体層の膜厚はＴSi＝Ｘc ＋
Ｘb となる。また、埋め込み酸化膜の膜厚をＴbox とす
る。さらに、ゲート電極のバイアス電圧をＶg 、基板の
バイアス電圧をＶb とする。
ネル領域における深さ方向の電界分布を、図４に基づい
て説明する。図４において、ゲート酸化膜の膜厚を
Ｔox、表面チャネル（Ｐ型）の膜厚をＸ c 、不純物濃度
をＮa 、埋め込み領域の膜厚をＸb 、不純物濃度をＮb
とする。よって、トップ半導体層の膜厚はＴSi＝Ｘc ＋
Ｘb となる。また、埋め込み酸化膜の膜厚をＴbox とす
る。さらに、ゲート電極のバイアス電圧をＶg 、基板の
バイアス電圧をＶb とする。
【００１７】これによって、図１のＳＯＩ・ＭＯＳＦＥ
Ｔの閾値電圧Ｖthは、以下の式で表される。
Ｔの閾値電圧Ｖthは、以下の式で表される。
【００１８】
【数１】
【００１９】（式中、Ｖfbは表面のフラットバンド電
圧、φＢ＝２φＦ、Ｃox＝εox／Ｔox、Ｃbox ＝εox／
Ｔbox 、Ｃch＝ε／Ｘc 、Ｃjb＝ε／Ｘb 、Ｖb1＝Ｖb
−Ｖfbb （Ｖfbb は裏面のフラットバンド電圧であ
る））、
圧、φＢ＝２φＦ、Ｃox＝εox／Ｔox、Ｃbox ＝εox／
Ｔbox 、Ｃch＝ε／Ｘc 、Ｃjb＝ε／Ｘb 、Ｖb1＝Ｖb
−Ｖfbb （Ｖfbb は裏面のフラットバンド電圧であ
る））、
【００２０】
【数２】
【００２１】また、表面チャネルは、以下の式Ｘcsで表
されたように、ゲート酸化膜とトップ半導体層の界面か
ら空乏化されており、また、Ｘbpで表されたように、空
乏層が埋め込み領域とチャネル領域との間のＰＮ接合か
らチャネル領域まで広がっている。
されたように、ゲート酸化膜とトップ半導体層の界面か
ら空乏化されており、また、Ｘbpで表されたように、空
乏層が埋め込み領域とチャネル領域との間のＰＮ接合か
らチャネル領域まで広がっている。
【００２２】
【数３】
【００２３】 （式中、ＶbiはＰＮ接合のビルトイン電位である。） よって、Ｘc ＜Ｘcs＜Ｘbpのとき、表面チャネルは完全
に空乏化されることになる。また、本発明のＳＯＩ・Ｍ
ＯＳＦＥＴの製造方法において、工程(i) にて、基板上
に埋め込み酸化膜、第１導電型のトップ半導体層を順次
形成する。埋め込み酸化膜は、公知の方法、例えばＣＶ
Ｄ法等により所望の膜厚に形成することができる。ま
た、第１導電型のトップ半導体層は、例えばシリコン等
の半導体層を、ＣＶＤ法等の公知の方法で形成した後、
第１導電型の不純物をイオン注入し、所望の条件でアニ
ール処理を行うことにより形成してもよいし、シリコン
等の半導体層の形成の際に第１導電型の不純物をドーピ
ングしながら形成してもよく、最終的に、上述した埋め
込み領域を構成する濃度の第１導電型の不純物を含有し
て形成する。
に空乏化されることになる。また、本発明のＳＯＩ・Ｍ
ＯＳＦＥＴの製造方法において、工程(i) にて、基板上
に埋め込み酸化膜、第１導電型のトップ半導体層を順次
形成する。埋め込み酸化膜は、公知の方法、例えばＣＶ
Ｄ法等により所望の膜厚に形成することができる。ま
た、第１導電型のトップ半導体層は、例えばシリコン等
の半導体層を、ＣＶＤ法等の公知の方法で形成した後、
第１導電型の不純物をイオン注入し、所望の条件でアニ
ール処理を行うことにより形成してもよいし、シリコン
等の半導体層の形成の際に第１導電型の不純物をドーピ
ングしながら形成してもよく、最終的に、上述した埋め
込み領域を構成する濃度の第１導電型の不純物を含有し
て形成する。
【００２４】その後、工程(ii)において、トップ半導体
層の表面に第２導電型不純物を注入する。この第２導電
型不純物の注入は、チャネル領域を完全空乏化し及びチ
ャネル領域の閾値電圧を制御する等のために、全面に渡
って均一に行う。また、この際の注入は、ドーズ、トッ
プ半導体層の膜厚等により異なるが、１０〜２０ｋｅＶ
程度の注入エネルギーで行うことが好ましい。なお、こ
の不純物注入の後、任意の条件でアニール処理を行うこ
とが好ましい。
層の表面に第２導電型不純物を注入する。この第２導電
型不純物の注入は、チャネル領域を完全空乏化し及びチ
ャネル領域の閾値電圧を制御する等のために、全面に渡
って均一に行う。また、この際の注入は、ドーズ、トッ
プ半導体層の膜厚等により異なるが、１０〜２０ｋｅＶ
程度の注入エネルギーで行うことが好ましい。なお、こ
の不純物注入の後、任意の条件でアニール処理を行うこ
とが好ましい。
【００２５】工程(iii) において、得られた基板上にゲ
ート電極を形成する。ゲート電極は、ゲート電極となる
導電材料を所望の膜厚で基板全面にデポし、公知の方
法、例えばフォトリソグラフィ及びエッチング工程によ
り所望の形状にパターニングすることにより形成するこ
とができる。なお、ゲート電極を形成する前又は工程(i
i)においてトップ半導体層に不純物注入する場合にはそ
の前等に、ＬＯＣＯＳ法等により、フィールド酸化膜を
形成して活性領域を規定しておくことが好ましい。
ート電極を形成する。ゲート電極は、ゲート電極となる
導電材料を所望の膜厚で基板全面にデポし、公知の方
法、例えばフォトリソグラフィ及びエッチング工程によ
り所望の形状にパターニングすることにより形成するこ
とができる。なお、ゲート電極を形成する前又は工程(i
i)においてトップ半導体層に不純物注入する場合にはそ
の前等に、ＬＯＣＯＳ法等により、フィールド酸化膜を
形成して活性領域を規定しておくことが好ましい。
【００２６】次いで、工程(iv)において、上記で得られ
たゲート電極とマスクとして用いて、第２導電型不純物
をチルト注入する。この際の不純物注入は、後述するソ
ース／ドレイン領域に隣接する領域にチャネルの深部領
域を形成するために行うものであり、３０〜５０°のチ
ルト角にて、不純物注入の濃度ピークがトップ半導体層
の中央部付近にくるような注入エネルギーで行うことが
好ましい。具体的には、第２導電型不純物が11Ｂ+ の場
合には、３０〜８０ｋｅＶ程度、31Ｐ+ の場合には８０
〜１５０ｋｅＶ程度の注入エネルギーが挙げられる。こ
の不純物注入により、トップ半導体層の大部分の領域
（ゲート電極下方の一部の領域以外の領域）を第２導電
型に変換することができ、よって、ゲート電極の下方
に、上述した第１導電型埋め込み領域を形成することが
できる。
たゲート電極とマスクとして用いて、第２導電型不純物
をチルト注入する。この際の不純物注入は、後述するソ
ース／ドレイン領域に隣接する領域にチャネルの深部領
域を形成するために行うものであり、３０〜５０°のチ
ルト角にて、不純物注入の濃度ピークがトップ半導体層
の中央部付近にくるような注入エネルギーで行うことが
好ましい。具体的には、第２導電型不純物が11Ｂ+ の場
合には、３０〜８０ｋｅＶ程度、31Ｐ+ の場合には８０
〜１５０ｋｅＶ程度の注入エネルギーが挙げられる。こ
の不純物注入により、トップ半導体層の大部分の領域
（ゲート電極下方の一部の領域以外の領域）を第２導電
型に変換することができ、よって、ゲート電極の下方
に、上述した第１導電型埋め込み領域を形成することが
できる。
【００２７】さらに、上記ゲート電極をマスクとして、
基板上方から第１導電型不純物を注入する。この際の不
純物注入により、ソース／ドレイン領域を形成すること
ができる。なお、工程(iv)においては、チルト注入と基
板上方からの注入とは、いずれを先に行ってもよい。
基板上方から第１導電型不純物を注入する。この際の不
純物注入により、ソース／ドレイン領域を形成すること
ができる。なお、工程(iv)においては、チルト注入と基
板上方からの注入とは、いずれを先に行ってもよい。
【００２８】また、工程(iv)において、まず、上述した
チルト注入を行い、次に基板上方から第１導電型不純物
を注入してソース／ドレイン領域の第１領域を形成し、
さらにゲート電極にサイドウォールスペーサを形成し、
これらゲート電極及びサイドウォールスペーサをマスク
として用いて第１導電型不純物を基板上方から注入して
ソース／ドレイン領域の第２領域を形成してもよいし、
あるいは、まず基板上方から第１導電型不純物を注入し
てソース／ドレイン領域の第１領域を形成し、次に、上
述したチルト注入を行い、さらにゲート電極にサイドウ
ォールスペーサを形成し、これらゲート電極及びサイド
ウォールスペーサをマスクとして用いて第１導電型不純
物を基板上方から注入してソース／ドレイン領域の第２
領域を形成してもよい。ここで、ソース／ドレイン領域
の第１領域とは、上述したように、チャネル側のソース
／ドレイン領域端に形成されるＬＤＤ構造のような低濃
度領域、あるいは同じ濃度の領域や高濃度の領域であ
り、ソース／ドレイン領域の第２領域の接合深さよりも
やや浅い領域である。
チルト注入を行い、次に基板上方から第１導電型不純物
を注入してソース／ドレイン領域の第１領域を形成し、
さらにゲート電極にサイドウォールスペーサを形成し、
これらゲート電極及びサイドウォールスペーサをマスク
として用いて第１導電型不純物を基板上方から注入して
ソース／ドレイン領域の第２領域を形成してもよいし、
あるいは、まず基板上方から第１導電型不純物を注入し
てソース／ドレイン領域の第１領域を形成し、次に、上
述したチルト注入を行い、さらにゲート電極にサイドウ
ォールスペーサを形成し、これらゲート電極及びサイド
ウォールスペーサをマスクとして用いて第１導電型不純
物を基板上方から注入してソース／ドレイン領域の第２
領域を形成してもよい。ここで、ソース／ドレイン領域
の第１領域とは、上述したように、チャネル側のソース
／ドレイン領域端に形成されるＬＤＤ構造のような低濃
度領域、あるいは同じ濃度の領域や高濃度の領域であ
り、ソース／ドレイン領域の第２領域の接合深さよりも
やや浅い領域である。
【００２９】このように、ソース／ドレイン領域を２段
階の不純物注入で形成した場合には、ドレイン領域端部
で発生するホットエレクトロンを緩和することができ、
また、埋め込み領域とソース／ドレイン領域との間隔を
十分に確保することができるため、製造工程において余
分なマージンをとる必要がなくなり、ＳＯＩ・ＭＯＳＦ
ＥＴの占有面積の一層の縮小化を図ることができる。
階の不純物注入で形成した場合には、ドレイン領域端部
で発生するホットエレクトロンを緩和することができ、
また、埋め込み領域とソース／ドレイン領域との間隔を
十分に確保することができるため、製造工程において余
分なマージンをとる必要がなくなり、ＳＯＩ・ＭＯＳＦ
ＥＴの占有面積の一層の縮小化を図ることができる。
【００３０】さらに、本発明においては、上記工程によ
りＳＯＩ・ＭＯＳＦＥＴを形成した後に、所望の配線工
程等を行ってデバイス製造を完成させることができる。
この際、少なくともソース／ドレイン領域上、さらにゲ
ート電極上にサリサイド化工程を施すことができる。つ
まり、本発明においては、トップ半導体層が比較的膜厚
であるため、トップ半導体層を突き抜けることなくサリ
サイド工程を行うことができる。
りＳＯＩ・ＭＯＳＦＥＴを形成した後に、所望の配線工
程等を行ってデバイス製造を完成させることができる。
この際、少なくともソース／ドレイン領域上、さらにゲ
ート電極上にサリサイド化工程を施すことができる。つ
まり、本発明においては、トップ半導体層が比較的膜厚
であるため、トップ半導体層を突き抜けることなくサリ
サイド工程を行うことができる。
【００３１】以下に、本発明のＳＯＩ・ＭＯＳＦＥＴの
実施例を、図面に基づいて説明する。本実施例におい
て、ＳＯＩ・ＮＭＯＳＦＥＴは、図１に示すように、主
としてシリコン基板１、埋め込み酸化膜２、トップシリ
コン層３、ゲート絶縁膜７、サイドウォールスペーサ８
を有するゲート電極４、ＬＤＤ構造を有するＮ型のソー
ス／ドレイン領域１３及びＮ型の埋め込み領域６からな
り、トップシリコン層３におけるソース／ドレイン領域
１３の間に、上記式に従って調節された不純物濃度を含
有する完全空乏化された表面チャネル（Ｐ型）を備える
チャネル領域５が配置されている。
実施例を、図面に基づいて説明する。本実施例におい
て、ＳＯＩ・ＮＭＯＳＦＥＴは、図１に示すように、主
としてシリコン基板１、埋め込み酸化膜２、トップシリ
コン層３、ゲート絶縁膜７、サイドウォールスペーサ８
を有するゲート電極４、ＬＤＤ構造を有するＮ型のソー
ス／ドレイン領域１３及びＮ型の埋め込み領域６からな
り、トップシリコン層３におけるソース／ドレイン領域
１３の間に、上記式に従って調節された不純物濃度を含
有する完全空乏化された表面チャネル（Ｐ型）を備える
チャネル領域５が配置されている。
【００３２】埋め込み領域６は、ソース／ドレイン領域
１３と同じＮ型であり、表面チャネルと異なる導電型を
有し、ソース／ドレイン領域１３及びゲート酸化膜７／
表面チャネル界面から分離されている。また、埋め込み
領域６は浮遊しているが、埋め込み酸化膜２と接し、埋
め込み領域６、埋め込み酸化膜２と基板１とからなるキ
ャパシタをとおして基板電位と容量的に結合している。
１３と同じＮ型であり、表面チャネルと異なる導電型を
有し、ソース／ドレイン領域１３及びゲート酸化膜７／
表面チャネル界面から分離されている。また、埋め込み
領域６は浮遊しているが、埋め込み酸化膜２と接し、埋
め込み領域６、埋め込み酸化膜２と基板１とからなるキ
ャパシタをとおして基板電位と容量的に結合している。
【００３３】なお、表面チャネル（Ｐ型）と埋め込み領
域６との間の接触電位は、表面チャネルを完全空乏化す
るために用いられ、埋め込み領域６は、上述したよう
に、チャネル領域５によりソース／ドレイン領域から分
離されているため、埋め込み領域６自体が完全に空乏化
されていなくてもよい。次に、上記ＳＯＩ・ＭＯＳＦＥ
Ｔの製造方法を説明する。
域６との間の接触電位は、表面チャネルを完全空乏化す
るために用いられ、埋め込み領域６は、上述したよう
に、チャネル領域５によりソース／ドレイン領域から分
離されているため、埋め込み領域６自体が完全に空乏化
されていなくてもよい。次に、上記ＳＯＩ・ＭＯＳＦＥ
Ｔの製造方法を説明する。
【００３４】図２（ａ）に示したように、シリコン基板
１を用い、このシリコン基板１上に埋め込み酸化膜２を
ＴBOX ＝１００ｎｍ程度の膜厚で、シラン系ガスを用い
たＣＶＤ法により形成し、さらに、この埋め込み酸化膜
２上に、トップシリコン層３を膜厚ＴSi＝１００ｎｍ程
度で、シラン系ガスを用いたＣＶＤ法により形成した。
１を用い、このシリコン基板１上に埋め込み酸化膜２を
ＴBOX ＝１００ｎｍ程度の膜厚で、シラン系ガスを用い
たＣＶＤ法により形成し、さらに、この埋め込み酸化膜
２上に、トップシリコン層３を膜厚ＴSi＝１００ｎｍ程
度で、シラン系ガスを用いたＣＶＤ法により形成した。
【００３５】次いで、得られたシリコン基板１に、ＬＯ
ＣＯＳ法により素子分離膜（図示せず）を形成し、活性
化領域を規定した。さらに、トップシリコン層３全面
に、31Ｐ+ イオンを、例えば６×１０11ｃｍ-2のドー
ズ、４０ｋｅＶ程度の注入エネルギーで均一に注入し、
その後、９００℃にて６０分間アニールを行って、最終
的な不純物濃度がＮd ＝４×１０16ｃｍ-3程度のＮ型の
トップシリコン層３を形成した。
ＣＯＳ法により素子分離膜（図示せず）を形成し、活性
化領域を規定した。さらに、トップシリコン層３全面
に、31Ｐ+ イオンを、例えば６×１０11ｃｍ-2のドー
ズ、４０ｋｅＶ程度の注入エネルギーで均一に注入し、
その後、９００℃にて６０分間アニールを行って、最終
的な不純物濃度がＮd ＝４×１０16ｃｍ-3程度のＮ型の
トップシリコン層３を形成した。
【００３６】続いて、図２（ｂ）に示したように、トッ
プシリコン層３の表面の不純物濃度と閾値とを制御する
ために、49ＢＦ2 のイオンを１５ｋｅＶ程度で注入し、
トップシリコン層３の表面にＰ型の表面チャネル５ａを
形成した。この際のドーズは、例えば、閾値電圧を０．
２〜０．６Ｖに設定するために、０．５〜３×１０12ｃ
ｍ-2を採用した。その後、トップシリコン層３上に、熱
酸化による７ｎｍ程度のゲート酸化膜７を形成した。
プシリコン層３の表面の不純物濃度と閾値とを制御する
ために、49ＢＦ2 のイオンを１５ｋｅＶ程度で注入し、
トップシリコン層３の表面にＰ型の表面チャネル５ａを
形成した。この際のドーズは、例えば、閾値電圧を０．
２〜０．６Ｖに設定するために、０．５〜３×１０12ｃ
ｍ-2を採用した。その後、トップシリコン層３上に、熱
酸化による７ｎｍ程度のゲート酸化膜７を形成した。
【００３７】その後、図２（ｃ）に示したように、ゲー
ト電極材料として多結晶シリコン膜をシラン系ガスを使
用したＣＶＤ法により、膜厚２００ｎｍ程度デポし、公
知のフォトリソグラフィ及びエッチング工程によりパタ
ーニングして、ゲート電極４を形成した。
ト電極材料として多結晶シリコン膜をシラン系ガスを使
用したＣＶＤ法により、膜厚２００ｎｍ程度デポし、公
知のフォトリソグラフィ及びエッチング工程によりパタ
ーニングして、ゲート電極４を形成した。
【００３８】次いで、ゲート電極４をマスクとして用い
て、表面チャネル５ａと同じ導電型であるＰ型の不純物
イオン、例えば11Ｂ+ をトップシリコン層３の比較的深
部に注入することにより、Ｐ型領域５ｂを形成するとと
もに、ゲート電極４下方であって表面チャネル５ａ下に
深さ５０ｎｍ程度のＮ型の埋め込み領域６を形成した。
この際のイオン注入は、不純物がゲート電極４の下方に
まで注入され、かつ不純物濃度のピークがトップリシリ
コン層３の中央付近にくるように、かつ短チャネル効果
を減少させるために、例えばチルト角３０〜５０°、５
０ｋｅＶ程度の注入エネルギーにて、７〜１０×１０12
ｃｍ-2のドーズで注入した。
て、表面チャネル５ａと同じ導電型であるＰ型の不純物
イオン、例えば11Ｂ+ をトップシリコン層３の比較的深
部に注入することにより、Ｐ型領域５ｂを形成するとと
もに、ゲート電極４下方であって表面チャネル５ａ下に
深さ５０ｎｍ程度のＮ型の埋め込み領域６を形成した。
この際のイオン注入は、不純物がゲート電極４の下方に
まで注入され、かつ不純物濃度のピークがトップリシリ
コン層３の中央付近にくるように、かつ短チャネル効果
を減少させるために、例えばチルト角３０〜５０°、５
０ｋｅＶ程度の注入エネルギーにて、７〜１０×１０12
ｃｍ-2のドーズで注入した。
【００３９】続いて、図３（ｄ）に示したように、ゲー
ト電極４をマスクとして用いて、シリコン基板１の上方
から、Ａｓ+ イオンを２０ｋｅＶの注入エネルギー、２
×１０14ｃｍ-2のドーズで注入し、Ｎ型ソース／ドレイ
ン領域の浅い低濃度領域１３ａを形成した。
ト電極４をマスクとして用いて、シリコン基板１の上方
から、Ａｓ+ イオンを２０ｋｅＶの注入エネルギー、２
×１０14ｃｍ-2のドーズで注入し、Ｎ型ソース／ドレイ
ン領域の浅い低濃度領域１３ａを形成した。
【００４０】次に、図３（ｅ）に示したように、ＣＶＤ
法により酸化膜を膜厚１００〜２００ｎｍ程度でデポ
し、エッチバックしてサイドウォールスペーサ８を形成
した。その後、ゲート電極４及びサイドウォールスペー
サ８をマスクとして用いて、Ａｓ+ イオンを４０ｋｅＶ
の注入エネルギー、５×１０15ｃｍ-2のドーズで注入
し、ソース／ドレイン領域の高濃度領域１３ｂを形成し
て、ＬＤＤ構造を有するソース／ドレイン領域１３を得
るとともに、チャネル領域５を形成した。
法により酸化膜を膜厚１００〜２００ｎｍ程度でデポ
し、エッチバックしてサイドウォールスペーサ８を形成
した。その後、ゲート電極４及びサイドウォールスペー
サ８をマスクとして用いて、Ａｓ+ イオンを４０ｋｅＶ
の注入エネルギー、５×１０15ｃｍ-2のドーズで注入
し、ソース／ドレイン領域の高濃度領域１３ｂを形成し
て、ＬＤＤ構造を有するソース／ドレイン領域１３を得
るとともに、チャネル領域５を形成した。
【００４１】上記工程により、埋め込み領域６がソース
／ドレイン領域１３から分離することとなる。
／ドレイン領域１３から分離することとなる。
【００４２】続いて、図３（ｆ）に示したように、ゲー
ト電極４及びソース／ドレイン領域１３の表面をサリサ
イド化してシリサイド層１４を形成し、配線工程を行っ
てメタル配線１５を形成することにより、ＳＯＩ・ＭＯ
ＳＦＥＴを完成させた。
ト電極４及びソース／ドレイン領域１３の表面をサリサ
イド化してシリサイド層１４を形成し、配線工程を行っ
てメタル配線１５を形成することにより、ＳＯＩ・ＭＯ
ＳＦＥＴを完成させた。
【００４３】
【発明の効果】本発明によれば、比較的膜厚のトップ半
導体層を用いた場合でも、完全に空乏化された表面チャ
ネルを有するＳＯＩ・ＭＯＳＦＥＴを得ることができ、
従来問題となっていたキンク効果を防止することがで
き、結果としてＳＯＩ・ＭＯＳＦＥＴの電気的パラメー
タを良好に制御することができ、生産効率を挙げること
が可能となる。また、配線工程において、サリサイド化
を可能とすることができる。さらに、集積工程を促進す
ることができるとともに、プロセスマージンを広くする
ことができ、従来のエッチング工程を利用することが可
能となる。
導体層を用いた場合でも、完全に空乏化された表面チャ
ネルを有するＳＯＩ・ＭＯＳＦＥＴを得ることができ、
従来問題となっていたキンク効果を防止することがで
き、結果としてＳＯＩ・ＭＯＳＦＥＴの電気的パラメー
タを良好に制御することができ、生産効率を挙げること
が可能となる。また、配線工程において、サリサイド化
を可能とすることができる。さらに、集積工程を促進す
ることができるとともに、プロセスマージンを広くする
ことができ、従来のエッチング工程を利用することが可
能となる。
【００４４】また、本発明によれば、特に煩雑な製造工
程を追加することなく、上述のＳＯＩ・ＭＯＳＦＥＴを
製造することができるとともに、プロセス制御が容易で
ある。特に、ソース／ドレイン領域の形成を２段階の不
純物注入により行う場合には、プロセスマージンを広く
することができ、ＳＯＩ・ＭＯＳＦＥＴの占有面積のよ
り一層の縮小化を図ることができる。
程を追加することなく、上述のＳＯＩ・ＭＯＳＦＥＴを
製造することができるとともに、プロセス制御が容易で
ある。特に、ソース／ドレイン領域の形成を２段階の不
純物注入により行う場合には、プロセスマージンを広く
することができ、ＳＯＩ・ＭＯＳＦＥＴの占有面積のよ
り一層の縮小化を図ることができる。
【図１】本発明のＳＯＩ・ＭＯＳＦＥＴの実施例を示す
要部の概略断面図である。
要部の概略断面図である。
【図２】本発明のＳＯＩ・ＭＯＳＦＥＴの製造工程を説
明するための要部の概略断面工程図である。
明するための要部の概略断面工程図である。
【図３】本発明のＳＯＩ・ＭＯＳＦＥＴの製造工程を説
明するための要部の概略断面工程図である。
明するための要部の概略断面工程図である。
【図４】本発明のＳＯＩ・ＭＯＳＦＥＴのチャネル領域
における深さ方向の電界分布を説明するための図であ
る。
における深さ方向の電界分布を説明するための図であ
る。
【図５】（ａ）は従来のバルクシリコン上に形成される
ＭＯＳＦＥＴを示す概略断面図であり、（ｂ）はこのＭ
ＯＳＦＥＴ構造において寄生的に発生するバイポーラＮ
ＰＮトランジスタを含む等価回路図である。
ＭＯＳＦＥＴを示す概略断面図であり、（ｂ）はこのＭ
ＯＳＦＥＴ構造において寄生的に発生するバイポーラＮ
ＰＮトランジスタを含む等価回路図である。
【図６】（ａ）は従来のＳＯＩ・ＭＯＳＦＥＴを示す概
略断面図であり、（ｂ）はこのＳＯＩ・ＭＯＳＦＥＴ構
造において寄生的に発生するバイポーラＮＰＮトランジ
スタを含む等価回路図である。
略断面図であり、（ｂ）はこのＳＯＩ・ＭＯＳＦＥＴ構
造において寄生的に発生するバイポーラＮＰＮトランジ
スタを含む等価回路図である。
【図７】従来の別のＳＯＩ・ＭＯＳＦＥＴの概略断面図
である。
である。
【図８】従来のさらに別のＳＯＩ・ＭＯＳＦＥＴの概略
断面図である。
断面図である。
１ シリコン基板 ２ 埋め込み酸化膜 ３ トップシリコン層（トップ半導体層） ４ ゲート電極 ５ チャネル領域 ５ａ 表面チャネル ５ｂ Ｐ型領域 ６ 埋め込み領域 ７ ゲート酸化膜 ８ サイドウォールスペーサ １３ ソース／ドレイン領域 １３ａ 低濃度領域 １３ｂ 高濃度領域
Claims (6)
- 【請求項１】 基板、 該基板上に形成された埋め込み酸化膜、 該埋め込み酸化膜上に形成された半導体層、 該半導体層上にゲート酸化膜を介して形成されたゲート
電極、 前記半導体層内であって前記ゲート電極の両側に形成さ
れた第１導電型のソース／ドレイン領域、 前記半導体層内であって、前記ソース／ドレイン領域間
に配設され、該ソース／ドレイン領域及び前記半導体層
とゲート酸化膜との界面から分離され、電気的に浮遊で
ある第１導電型の埋め込み領域とからなることを特徴と
するＳＯＩ・ＭＯＳＦＥＴ。 - 【請求項２】 埋め込み領域が、埋め込み酸化膜と半導
体層との界面に接して形成されている請求項１記載のＳ
ＯＩ・ＭＯＳＦＥＴ。 - 【請求項３】 半導体層の表面が、ゲート酸化膜−半導
体層界面からの空乏層と、埋め込み領域−半導体層界面
からの空乏層とにより、完全空乏化されている請求項１
又は２に記載のＳＯＩ・ＭＯＳＦＥＴ。 - 【請求項４】 少なくともソース／ドレイン領域がサリ
サイド化されている請求項１〜３のいずれか１つに記載
のＳＯＩ・ＭＯＳＦＥＴ。 - 【請求項５】 (i) 基板上に埋め込み酸化膜、第１導電
型の半導体層を順次形成し、 (ii）該半導体層の表面に第２導電型不純物を注入し、 (iii) 得られた基板上にゲート酸化膜、ゲート電極を順
次形成し、 (iv)該ゲート電極をマスクとして用いて第２導電型不純
物をチルト注入して前記ゲート電極下方に第１導電型埋
め込み領域を形成し、その前又は後に、前記ゲート電極
をマスクとして用いて、基板上方から第１導電型不純物
を注入して第１導電型埋め込み領域と分離するソース／
ドレイン領域を形成することからなるＳＯＩ・ＭＯＳＦ
ＥＴの製造方法。 - 【請求項６】 工程(iv)において、（ａ）ゲート電極と
マスクとして用いて第２導電型不純物をチルト注入して
前記ゲート電極下方に第１導電型埋め込み領域を形成
し、その前又は後に、前記ゲート電極をマスクとして用
いて基板上方から第１導電型不純物を注入して低濃度ソ
ース／ドレイン領域を形成し、さらにその後、（ｂ）前
記ゲート電極にサイドウォールスペーサを形成し、該ゲ
ート電極及びサイドウォールスペーサをマスクとして用
いて第１導電型不純物を基板上方から注入して高濃度ソ
ース／ドレイン領域を形成することからなる請求項５記
載のＳＯＩ・ＭＯＳＦＥＴの製造方法。
Priority Applications (6)
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|---|---|---|---|
| JP24148297A JP3337953B2 (ja) | 1997-09-05 | 1997-09-05 | Ｓｏｉ・ｍｏｓｆｅｔ及びその製造方法 |
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| US09/099,107 US6288425B1 (en) | 1997-09-05 | 1998-06-18 | SOI-MOSFET device |
| EP98305138A EP0902482B1 (en) | 1997-09-05 | 1998-06-29 | SOI-MOSFET and fabrication process thereof |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24148297A JP3337953B2 (ja) | 1997-09-05 | 1997-09-05 | Ｓｏｉ・ｍｏｓｆｅｔ及びその製造方法 |
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ID=17074977
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| US6740912B1 (en) * | 1999-06-24 | 2004-05-25 | Agere Systems Inc. | Semiconductor device free of LLD regions |
| US6362082B1 (en) * | 1999-06-28 | 2002-03-26 | Intel Corporation | Methodology for control of short channel effects in MOS transistors |
| JP3573056B2 (ja) * | 1999-07-16 | 2004-10-06 | セイコーエプソン株式会社 | 半導体装置、半導体ゲートアレイおよび電気光学装置および電子機器 |
| JP2001036092A (ja) | 1999-07-23 | 2001-02-09 | Mitsubishi Electric Corp | 半導体装置 |
| US6521959B2 (en) | 1999-10-25 | 2003-02-18 | Samsung Electronics Co., Ltd. | SOI semiconductor integrated circuit for eliminating floating body effects in SOI MOSFETs and method of fabricating the same |
| KR100343288B1 (ko) * | 1999-10-25 | 2002-07-15 | 윤종용 | 에스오아이 모스 트랜지스터의 플로팅 바디 효과를제거하기 위한 에스오아이 반도체 집적회로 및 그 제조방법 |
| JP3608456B2 (ja) * | 1999-12-08 | 2005-01-12 | セイコーエプソン株式会社 | Ｓｏｉ構造のｍｉｓ電界効果トランジスタの製造方法 |
| JP3504212B2 (ja) * | 2000-04-04 | 2004-03-08 | シャープ株式会社 | Ｓｏｉ構造の半導体装置 |
| KR100365411B1 (ko) * | 2000-06-30 | 2002-12-18 | 주식회사 하이닉스반도체 | 절연층상의 실리콘 금속 산화물 전계 효과 트랜지스터의제조 방법 |
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| CN1897282A (zh) * | 2005-06-30 | 2007-01-17 | St微电子克鲁勒斯图股份公司 | 包括具有隔离体的一个mos晶体管的存储单元 |
| KR100650901B1 (ko) * | 2005-12-29 | 2006-11-28 | 동부일렉트로닉스 주식회사 | 매립 게이트를 갖는 금속 산화물 반도체 트랜지스터 |
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| CN113363323B (zh) * | 2020-03-05 | 2023-08-18 | 苏州大学 | 单栅场效应晶体管器件及调控其驱动电流的方法 |
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