KR100252866B1 - 반도체소자 및 이의 제조방법 - Google Patents

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Abstract

게이트전극 하부에 이온주입에 의한 데미지층을 형성하여 플로팅 바디 효과를 감소시켜 소자의 특성을 개선시키기 위한 것으로써, 매몰절연층이 형성된 기판과, 상기 매몰절연층과 연결되도록 기판의 소정영역에 매립된 소자격리막과, 활성영역의 기판상의 소정영역에 게이트절연막을 사이에 두고 형성된 게이트전극과, 상기 게이트전극의 양측면에 게이트전극의 두께 이상으로 형성된 사이드월과, 상기 게이트전극 양측의 기판에 형성된 LDD영역을 갖는 소오스 및 드레인영역과, 그리고 이온주입에 의해 상기 게이트전극 하부의 상기 매몰절연층의 경계면에 형성된 데미지층을 포함하여 구성되는 것을 특징으로 한다.

Description

반도체소자 및 이의 제조방법
본 발명은 반도체소자에 관한 것으로서 특히, SOI(Silicon On Insulator)모스팻(MOSFET)에 관한 것이다.
일반적으로 CMOS/SOI소자는 기생 캐패시턴스를 감소시키고, 급격한 문턱전압의 기울기를 갖고, 숏채널 효과(Short Channel Effect)를 방지하며 CMOS의 래치업(LATCHUP)를 제거하기 위해 사용되어 왔다.
하지만 이러한 CMOS/SOI소자는 몇 가지의 문제점들을 안고 있다.
이중 가장 중요한 문제는 플로팅된 바디(BODY)NMOSFET에서 어떻게 기생 캐패시턴스를 방지하느냐 하는 것이다.
물론 PMOSFET에서는 정공의 충돌 이온화계수가 전자에 비해 매우 낮기 때문에 그 중요성이 덜하지만 NMOSFET에서의 기생 캐패시턴스는 매우 중요하다.
최근에는 이와같은 문제를 극복하기 위한 연구가 계속되고 있다.
이하, 본 발명의 반도체소자 및 이의 제조방법을 첨부된 도면을 참조하여 설명하기로 한다.
도 1은 종래기술에 따른 반도체소자의 구조단면도이다.
도 1에 도시한 바와같이 종래 반도체소자는 매몰(Buried)절연층(23)이 형성된 기판(21)과, 소자간 격리를 위해 소정의 기판(21)표면내에 형성된 소자격리막(27)과, 상기 소자격리막(27)사이의 활성영역의 기판(21)상에 형성된 게이트전극(31a)과, 상기 게이트전극(31a)양측의 기판(21)에 형성된 소오스/드레인영역(35/35a)으로 구성된다.
여기서, 상기 기판(21)은 고저항의 P형기판이고, 상기 소오스/드레인영역(35/35a)은 기판(21)과 반대도전형의 불순물이 도핑된 N도전형이다.
이와같이 구성된 종래 반도체소자 제조방법을 첨부된 도면을 참조하여 설명하기로 한다.
도 2a 내지 2e는 종래 반도체소자 제조방법을 설명하기 위한 공정단면도이다.
먼저, 도 2a에 도시한 바와같이 P형기판(21)내에 매몰절연층(23)을 형성한다.
여기서, 상기 매몰절연층(23)의 두께는 100nm이고, 액티브기판(21)의 두께는 50nm이다.
이후, 사진식각공정을 통해 상기 기판(21)을 소정깊이로 식각하여 트랜치(25)를 형성한다.
도 2b에 도시한 바와같이 상기 트랜치(25)를 절연층으로 매립하여 소자격리막(27)을 형성한다.
그리고 문턱전압 조절을 위한 채널 이온주입을 실시한다.
이어서, 도 2c에 도시한 바와같이 50Å정도의 게이트절연막(29)을 성장시킨 후 불순물이 도핑된 폴리실리콘층(31)을 형성한다.
여기서, NMOS를 형성하기 위해서는 n형 불순물이 도핑된 폴리실리콘층을 형성하고, PMOS를 형성하기 위해서는 p형 불순물이 도핑된 폴리실리콘층을 형성한다.
도 2d에 도시한 바와같이 상기 폴리실리콘층(31)을 선택적으로 제거하여 게이트전극(31a)을 형성한 후, 상기 게이트전극(31a)을 포함한 전면에 절연층(옥사이드 또는 나이트라이드)를 증착한다.
상기 절연층을 에치백하여 게이트전극(31a)의 양측면에 사이드월(33)을 형성한다.
이어, 상기 사이드월(33) 및 게이트전극(31a)을 마스크로 이용한 불순물 이온주입 공정으로 상기 게이트전극(31a)양측의 기판(31)내에 소오스/드레인영역(35/35a)을 형성한다.
이어, 도 2e에 도시한 바와같이 상기 사이드월(33)을 제거한 후, 아르곤(Ar)이온주입을 실시하여 불순물 접합을 따라 데미지층(37)한다.
이때 상기 이온주입을 위한 틸트(tilt)각은 4∼70°이고 농도는 2×1014cm-2로 한다.
또한 에너지는 상기 기판(21)과 매몰절연층(23)의 경계면에 이온주입에 따른 RP가 형성되어 이온주입으로 인한 데미지층이 형성될 수 있는 범위로 한다.
이후, 950℃조건에서 약 10초동안 열처리를 실시한다.(RTA :Rapid Thermal Annealing)
상기와 같은 종래 반도체소자는 소오스, 바디(body), 드레인이 각각 에미터, 베이스, 콜렉터로 작용하는 기생 바이폴라 트랜지스터의 바디(body)에 리컴비네이션 센터를 형성함으로써, 에미터 주입 효율(emitter injection efficiency)를 감소시킨다.
따라서, NMOS의 경우 바디(body)에서 발생한 정공(hole)이 소오스(에미터)쪽으로 쉽게 빠져나가도록하여 플로팅 바디 효과(floating body effect)에 의한 소자특성 저하를 개선시킨다.
그러나 상기와 같은 종래 반도체소자 및 이의 제조방법은 다음과 같은 문제점이 있었다.
첫째, 아르곤(Ar)이온주입에 의해 기판과 매몰절연층과의 경계면에 발생된 데미지가 게이트 절연막에도 영향을 주어 게이트 절연막의 신뢰성을 저하시키며, 게이트절연막의 인터페이스에도 존재하여 핫 캐리어특성을 저하시킨다.
둘째, 데미지영역이 소오스/드레인영역에도 형성되어 소오스/드레인저항을 증가시키게 되어 결국 전류를 감소시킨다.
본 발명은 상기한 문제점을 해결하기 위해 안출한 것으로서, 데미지영역을 게이트전극 하부에 한정시켜 소자의 특성을 개선시키고 공정을 보다 간략화하는데 적당한 반도체소자 및 이의 제조방법을 제공하는데 그 목적이 있다.
도 1은 종래기술에 따른 반도체소자의 구조단면도
도 2a 내지 2e는 종래 반도체소자 제조방법을 설명하기 위한 공정단면도
도 3은 본 발명에 따른 반도체소자 구조단면도
도 4a 내지 4g는 본 발명의 반도체소자 제조방법을 설명하기 위한 공정단면도
도면의 주요부분에 대한 부호의 설명
21,41 : 기판 23,43 : 매몰절연층
27,45 : 소자격리막 31a,49a : 게이트전극
29,47 : 게이트절연막 35/35a,59/59a : 소오스/드레인영역
55 : 사이드월 37,57 : 데미지층
상기의 목적을 달성하기 위한 본 발명의 반도체소자는 매몰절연층이 형성된 기판과, 상기 매몰절연층과 연결되도록 기판의 소정영역에 매립된 소자격리막과, 활성영역의 기판상의 소정영역에 게이트절연막을 사이에 두고 형성된 게이트전극과, 상기 게이트전극의 양측면에 게이트전극의 두께 이상으로 형성된 사이드월과, 상기 게이트전극 양측의 기판에 형성된 LDD영역을 갖는 소오스 및 드레인영역과, 그리고 이온주입에 의해 상기 게이트전극 하부의 상기 매몰절연층의 경계면에 형성된 데미지층을 포함하여 구성되고, 본 발명의 반도체소자 제조방법은 기판의 내부에 매몰절연층을 형성하는 공정과, 상기 매몰절연층과 연결되도록 상기 기판의 소정영역에 절연층을 매립하여 소자격리막을 형성하는 공정과, 상기 기판상에 게이트절연막을 형성한 후 캡절연막을 갖는 게이트전극을 형성하는 공정과, 상기 게이트전극을 마스크로하여 LDD이온주입을 실시한 후, 상기 게이트전극 양측면에 게이트전극의 두께 이상으로 사이드월을 형성하는 공정과, 상기 캡절연막을 제거한 후, 전면에 Ar이온을 주입하여 상기 게이트전극 하부의 매몰절연층의 경계면에 데미지층을 형성하는 공정과, 상기 게이트전극 양측의 기판에 불순물 이온주입을 통해 소오스/드레인영역을 형성하는 공정을 포함하여 이루어지는 것을 특징으로 한다.
이하, 본 발명의 반도체소자 및 이의 제조방법을 첨부된 도면을 참조하여 설명하기로 한다.
도 3은 본 발명에 따른 반도체소자의 구조단면도이다.
본 발명의 반도체소자는 도 3에 도시한 바와같이 매몰절연층(43)이 형성된 기판(41)과, 소자격리를 위해 기판(41)표면내의 소정영역에 형성되고, 상기 매몰절연층(43)과 연결된 소자격리막(45)과, 상기 소자격리막(45)사이의 활성영역의 기판(41)상에 형성된 게이트전극(49a)과, 상기 게이트전극(49a)의 양측면에서 상기 게이트전극(49a)의 두께보다 더 두껍게 형성된 사이드월(55)과, 상기 게이트전극(49a)양측의 기판(41)에 LDD영역(53)을 갖고 형성된 소오스/드레인영역(59/59a)을 포함하여 구성된다.
여기서, 상기 매몰절연층(43)의 두께는 1000∼4000Å이고, 상기 매몰절연층(43)상의 기판(41)의 두께는 800∼2000Å이다.
상기 게이트전극(49a)의 물질은 인-시튜 도핑된 폴리실리콘 또는 불순물이 도핑되지 않은 폴리실리콘중 어느하나를 사용한다.
이와같이 구성된 본 발명의 반도체소자 제조방법을 첨부된 도면을 참조하여 설명하기로 한다.
도 4a 내지 4f는 본 발명의 반도체소자 제조방법을 설명하기 위한 공정단면도이다.
먼저, 도 4a에 도시한 바와같이 반도체기판(41)내에 매몰절연층(43)을 형성한다.
이때 상기 매몰절연층(43)의 두께는 1000∼4000Å의 범위로 형성하고, 상기 매몰절연층(43)상의 기판(41)의 두께는 800∼2000Å정도가 남도록 한다.
그리고, 도 4b에 도시한 바와같이 상기 반도체기판(41)의 소정부분을 제거하여 상기 매몰절연층(43)의 표면이 노출되도록 트랜치를 형성한 후 트랜치내부에 절연층을 매립하여 소자격리막(45)을 형성한다.
이때 상기 소자격리막(45)을 형성하기 위해 트랜치를 형성한 후 매립하는 공정 대신에 선택적 산화공정(LOCOS)을 이용할 수도 있다.
이어, 상기 기판(41)상에 게이트절연막(47)을 형성하고, 상기 게이트절연막(47)상에 인-시튜 도핑된 폴리실리콘층(49)과, 질화막(51)을 적층형성한다.
여기서, 상기 인-시튜 도핑된 폴리실리콘층(49)이외에 폴리실리콘층과 메탈이 적층되거나, 폴리실리콘층과 실리사이드가 적층되거나, 또는 불순물이 도핑되지 않은 폴리실리콘층을 형성할 수 있다.
이때 상기 인-시튜 도핑된 폴리실리콘층(49)의 두께는 1000∼2000Å의 범위로 한다.
그리고 상기 질화막(51)은 캡게이트 절연막으로 사용된다.
이어서, 도 4d에 도시한 바와같이 사진식각공정을 이용하여 상기 질화막(51)과 인-시튜 도핑된 폴리실리콘층(49)을 선택적으로 제거하여 캡게이트 절연막을 갖는 게이트전극(49a)을 형성한다.
그리고, 상기 게이트전극(49a)을 마스크로 이용한 불순물 이온주입으로 상기 게이트전극(49a)양측의 기판(41)에 LDD영역(53)을 형성한다.
도 4e에 도시한 바와같이 캡게이트 절연막으로 사용되는 질화막(51)을 포함한 기판(41)전면에 상기 질화막(51)과 식각선택비가 큰 물질, 예컨대 실리콘산화막을 증착한 후, 에치백하여 상기 게이트전극(49a) 및 질화막(51)의 양측면에 사이드월(55)을 형성한다.
이후, 도 4f에 도시한 바와같이 상기 캡절연막으로 사용되는 질화막(51)을 제거한다.
이어, 상기 사이드월(55) 및 게이트전극(49a)을 포함한 전면에 아르곤(Ar)이온을 주입한다.
상기 아르곤(Ar)이온 대신에 Ge 또는 Si을 사용할 수 있으며 주입되는 이온의 농도는 1×1014cm-2이다.
여기서, 상기 아르곤(Ar)이온을 주입함에 따라 상기 게이트전극(49a)하부의 매몰절연층(43)의 경계면에서 아르곤 이온에 의해 실리콘의 격자가 파괴되는 데미지층(57)이 형성된다.
상기 데미지층(57)을 형성하기 위한 위치설정은 게이트전극(49a)의 두께를 조절함으로써 가능하다. 즉, 도 4f에 도시한 바와같이 상기 매몰절연층(43)의 경계면에 데미지층(57)을 형성하기 위해서는 게이트전극(49a)의 두께를 고려하여 이온주입 에너지를 조절하면 된다.
이때 상기 게이트전극(49a)의 두께는 전술한 바와같이 1000∼2000Å로 한다.
상기 데미지층(57)이 게이트전극(49a)하부에만 형성되는 이유는 상기 게이트전극(49a)양측에는 아르곤 이온이 기판(41)에 주입되는 것이 아니라 상기 매몰절연층(43)내에 주입되기 때문이다.
즉, 동일한 에너지로 이온을 주입하였을 경우, 게이트전극(49a)양측의 기판(41)표면에서 상기 매몰절연층(43)과의 거리에 비해 상기 게이트전극(49a)의 표면에서 상기 매몰절연층(43)과의 거리가 더 멀기 때문이다.
여기서, 상기 데미지층(57)의 위치를 결정하는 요인으로서는 상술한 게이트전극(49a)의 두께 및 이온주입 에너지 이외에 매몰절연층(43)상의 기판의 두께도 포함된다.
이어, 도 4g에 도시한 바와같이 상기 사이드월(55) 및 게이트전극(49a)을 마스크로 이용한 불순물 이온주입으로 상기 게이트전극(41)양측의 기판에 소오스/드레인영역(59/59a)을 형성하면 본 발명의 반도체소자 제조공정이 완료된다.
이때 상기 소오스/드레인영역(59/59a)은 상기 N도전형의 기판(41)과 반대도전형인 P도전형이다.
상기 소오스/드레인영역(59/59a)의 저항을 감소시키기 위해 상기 소오스/드레인영역(59/59a)의 표면에 실리사이드를 형성하는 공정을 적용할 수 있다.
이와같은 본 발명의 반도체소자 및 이의 제조방법에 의하면, 바디(body)가 전기적으로 플로팅되더라도 기생 바이폴라 트랜지스터의 베이스에 데미지층을 형성함으로써 NMOS의 동작에 따라 바디에 발생하는 정공이 인위적으로 형성한 데미지층에 의해 캐리어 라이프타임(lifetime)이 짧아진다.
이상 상술한 바와같이 본 발명의 반도체소자 및 이의 제조방법은 다음과 같은 효과가 있다.
첫째, 게이트전극의 하부에 데미지층을 형성하여 이로인해 플로팅 바디 효과를 감소시켜 소자의 특성을 개선시킨다.
둘째, 소오스/드레인저항을 작게하고, 캐리어 라이프타임을 짧게 함과 동시에 게이트절연막의 신뢰성을 향상시킨다.

Claims (4)

  1. 매몰절연층이 형성된 기판;
    상기 매몰절연층과 연결되도록 기판의 소정영역에 매립된 소자격리막;
    활성영역의 기판상의 소정영역에 게이트절연막을 사이에 두고 형성된 게이트전극;
    상기 게이트전극의 양측에 게이트전극의 두께 이상으로 형성된 사이드월;
    상기 게이트전극 양측의 기판에 형성된 LDD영역을 갖는 소오스 및 드레인영역; 그리고
    이온주입에 의해 상기 게이트전극 하부의 상기 매몰절연층의 경계면에 형성된 데미지층을 포함하여 구성되는 것을 특징으로 하는 반도체소자.
  2. 기판의 내부에 매몰절연층을 형성하는 공정;
    상기 매몰절연층과 연결되도록 상기 기판의 소정영역에 절연층을 매립하여 소자격리막을 형성하는 공정;
    상기 기판상에 게이트절연막을 형성한 후 캡절연막을 갖는 게이트전극을 형성하는 공정;
    상기 게이트전극을 마스크로하여 LDD이온주입을 실시한 후, 상기 게이트전극 양측면에 게이트전극의 두께 이상으로 사이드월을 형성하는 공정;
    상기 캡절연막을 제거한 후, 전면에 Ar이온을 주입하여 상기 게이트전극 하부의 매몰절연층의 경계면에 데미지층을 형성하는 공정;
    상기 게이트전극 양측의 기판에 불순물 이온주입을 통해 소오스/드레인영역을 형성하는 공정을 포함하여 이루어지는 것을 특징으로 하는 반도체소자 제조방법.
  3. 제 2 항에 있어서,
    상기 데미지층의 위치는 게이트전극의 두께, 매몰절연층상의 기판의 두께 그리고 이온주입 에너지로써 조절하는 것을 특징으로 하는 반도체소자 제조방법.
  4. 제 2 항에 있어서,
    상기 소오스/드레인영역의 기판상에 실리사이드를 형성하는 공정을 더 포함하여 이루어지는 것을 특징으로 하는 반도체소자 제조방법.
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