JPH06120491A - 半導体装置、及びその製造方法 - Google Patents
半導体装置、及びその製造方法Info
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- JPH06120491A JPH06120491A JP26628092A JP26628092A JPH06120491A JP H06120491 A JPH06120491 A JP H06120491A JP 26628092 A JP26628092 A JP 26628092A JP 26628092 A JP26628092 A JP 26628092A JP H06120491 A JPH06120491 A JP H06120491A
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- Japan
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- semiconductor device
- drain
- source
- layer
- nitride film
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Abstract
(57)【要約】
【構成】ＭＩＳ型半導体装置のチャネル直下のみに埋め
込まれた絶縁物層を持つことを特徴とする半導体装置。
及びシリコン基板上に窒化膜を堆積させる工程と、所望
の領域の窒化膜を除去する工程と、窒化膜をマスクとし
て酸素のイオン注入を行う工程と、ポリシリコン膜を堆
積させる工程と、エッチバックにより窒化膜の除去され
た領域にポリシリコン膜を堆積する工程と、窒化膜を除
去する工程、から成ることを特徴とする半導体装置の製
造方法。 【効果】自己整合的に上記の構造が形成可能で、そのた
め構造・工程が簡単である。またチャネル直下に絶縁層
を持つためにパンチスルー耐圧が高く、かつ接合容量が
小さく、接合リーク電流が小さく、さらにホットキャリ
ア劣化に強い半導体装置が得られる。特にチャネル長が
１μｍを切るような微細化のＭＩＳ型半導体装置に於い
て有効である。
込まれた絶縁物層を持つことを特徴とする半導体装置。
及びシリコン基板上に窒化膜を堆積させる工程と、所望
の領域の窒化膜を除去する工程と、窒化膜をマスクとし
て酸素のイオン注入を行う工程と、ポリシリコン膜を堆
積させる工程と、エッチバックにより窒化膜の除去され
た領域にポリシリコン膜を堆積する工程と、窒化膜を除
去する工程、から成ることを特徴とする半導体装置の製
造方法。 【効果】自己整合的に上記の構造が形成可能で、そのた
め構造・工程が簡単である。またチャネル直下に絶縁層
を持つためにパンチスルー耐圧が高く、かつ接合容量が
小さく、接合リーク電流が小さく、さらにホットキャリ
ア劣化に強い半導体装置が得られる。特にチャネル長が
１μｍを切るような微細化のＭＩＳ型半導体装置に於い
て有効である。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置、とくにＭＩ
Ｓ型半導体装置の構造及びその製造方法に関する。
Ｓ型半導体装置の構造及びその製造方法に関する。
【０００２】
【従来の技術】ＭＩＳ型導体装置、特にシリコンを主材
とするＭＯＳ型半導体装置は年々素子の微細化が進み近
年ではチャネル長が１μｍを切るような寸法の素子が求
められるようになった。このように素子の微細化が進む
とＭＩＳ型半導体装置に於いてはパンチスルー耐圧の低
下という弊害が顕著に現われるようになる。これを防ぐ
には素子を形成する領域となる基板やウエルの不純物濃
度を上げることにより実現されるが、同時に寄生容量や
接合リーク電流が増加したり、ドレイン端で電界が強く
なることによりホットキャリアと呼ばれる運動エネルギ
ーの大きな伝導キャリアがより生じ易くなり、それがゲ
ート絶縁膜に飛び込むことで生じる素子の劣化現象が大
きな問題となってしまう。
とするＭＯＳ型半導体装置は年々素子の微細化が進み近
年ではチャネル長が１μｍを切るような寸法の素子が求
められるようになった。このように素子の微細化が進む
とＭＩＳ型半導体装置に於いてはパンチスルー耐圧の低
下という弊害が顕著に現われるようになる。これを防ぐ
には素子を形成する領域となる基板やウエルの不純物濃
度を上げることにより実現されるが、同時に寄生容量や
接合リーク電流が増加したり、ドレイン端で電界が強く
なることによりホットキャリアと呼ばれる運動エネルギ
ーの大きな伝導キャリアがより生じ易くなり、それがゲ
ート絶縁膜に飛び込むことで生じる素子の劣化現象が大
きな問題となってしまう。
【０００３】このような問題を解決するために、ドレイ
ン構造に手を加えたＬＤＤ構造やＤＤＤ構造のＭＩＳ型
半導体装置が提案された。
ン構造に手を加えたＬＤＤ構造やＤＤＤ構造のＭＩＳ型
半導体装置が提案された。
【０００４】この両構造はともにドレイン拡散層を取り
囲むように濃度の低い拡散層を形成することにより、ド
レイン近傍の電界を緩和する効果とドレイン側へ空乏層
を伸ばしチャネル側への広がりを抑えることによりパン
チスルー耐圧を稼ぐことができる。
囲むように濃度の低い拡散層を形成することにより、ド
レイン近傍の電界を緩和する効果とドレイン側へ空乏層
を伸ばしチャネル側への広がりを抑えることによりパン
チスルー耐圧を稼ぐことができる。
【０００５】さらに、チャネル長が短くなってくると顕
著にドレイン端の電界の効果が大きくなるためにホット
キャリアに対してより強くなるようにドレイン端に対し
ゲート電極の電界が及ぶ構造であるゲートオーバーラッ
プ構造のＭＩＳトランジスタも提案されている。
著にドレイン端の電界の効果が大きくなるためにホット
キャリアに対してより強くなるようにドレイン端に対し
ゲート電極の電界が及ぶ構造であるゲートオーバーラッ
プ構造のＭＩＳトランジスタも提案されている。
【０００６】
【発明が解決しようとする課題】ところが、素子のサイ
ズがさらに小さくなりハーフミクロンのチャネル長が要
求されるようになってくるとＬＤＤ構造やＤＤＤ構造と
するだけではパンチスルーの問題を解決できない。も
し、それらの構造で無理にパンチスルーを抑え込もうと
するとリーク電流が極端に増大したり、ホットキャリア
による劣化が激しく起きたりするために、電源電圧を低
下させない限り形成不能となってしまう事態となった。
ズがさらに小さくなりハーフミクロンのチャネル長が要
求されるようになってくるとＬＤＤ構造やＤＤＤ構造と
するだけではパンチスルーの問題を解決できない。も
し、それらの構造で無理にパンチスルーを抑え込もうと
するとリーク電流が極端に増大したり、ホットキャリア
による劣化が激しく起きたりするために、電源電圧を低
下させない限り形成不能となってしまう事態となった。
【０００７】そこで、本発明は構造・工程が簡単で、パ
ンチスルー耐圧が高く、かつ接合容量が小さく、接合リ
ーク電流が小さく、さらにホットキャリア劣化に強い半
導体装置及びその製造方法を提供することを目的とす
る。
ンチスルー耐圧が高く、かつ接合容量が小さく、接合リ
ーク電流が小さく、さらにホットキャリア劣化に強い半
導体装置及びその製造方法を提供することを目的とす
る。
【０００８】
【課題を解決するための手段】課題を解決するために本
発明による構造は、ＭＩＳ型半導体装置であり、ＭＩＳ
型半導体装置のチャネル直下のみに埋め込まれた絶縁物
層を持つことを特徴とする半導体装置とすることを手段
とし、またその製造方法として、シリコン基板上に窒化
膜を堆積させる工程と、所望の領域の窒化膜を除去する
工程と、窒化膜をマスクとして酸素のイオン注入を行う
工程と、ポリシリコン膜を堆積させる工程と、エッチバ
ックにより窒化膜の除去された領域にポリシリコンを埋
め残す工程と、窒化膜を除去する工程、から成る半導体
装置の製造方法をもちいることを手段とする。
発明による構造は、ＭＩＳ型半導体装置であり、ＭＩＳ
型半導体装置のチャネル直下のみに埋め込まれた絶縁物
層を持つことを特徴とする半導体装置とすることを手段
とし、またその製造方法として、シリコン基板上に窒化
膜を堆積させる工程と、所望の領域の窒化膜を除去する
工程と、窒化膜をマスクとして酸素のイオン注入を行う
工程と、ポリシリコン膜を堆積させる工程と、エッチバ
ックにより窒化膜の除去された領域にポリシリコンを埋
め残す工程と、窒化膜を除去する工程、から成る半導体
装置の製造方法をもちいることを手段とする。
【０００９】
【実施例】以下に本発明の１実施例として埋め込まれた
絶縁物層として酸化シリコンを持つＭＯＳ構造のＮチャ
ネルトランジスタの構造とその製造方法について図１及
び図２に従って説明する。
絶縁物層として酸化シリコンを持つＭＯＳ構造のＮチャ
ネルトランジスタの構造とその製造方法について図１及
び図２に従って説明する。
【００１０】図１は本実施例のトランジスタの構造を示
す断面図である。構造について簡単に説明すると、比抵
抗１０ΩｃｍのＮ型基板１００に、深さ５μｍ・ボロン
の表面不純物濃度５Ｅ１６ｃｍ-3のＰウエル領域１０１
を形成し、酸化シリコン埋め込み層１０２を深さゲート
電極１０３直下にチャネル領域として深さ０．１μｍを
確保するように深さ０．１μｍから１μｍにかけて形成
し、ソース・ドレイン部はＬＤＤ構造とし、ソース・ド
レインオフセット拡散層１０４を２Ｅ１９ｃｍ-3、ソー
ス・ドレイン拡散層１０５を２Ｅ２１ｃｍ-3の濃度に形
成する。また、本実施例に於てゲート酸化膜１０６の膜
厚は１５ｎｍとした。また、チャネル領域１０７のＰ型
不純物濃度は実効的な濃度で１．４Ｅ１７ｃｍ-3としゲ
ート電極１０３にＮ型ポリシリコンを用いることでしき
い値電圧０．７Ｖに設定した。この構造によるとゲート
長の最小寸法は０．３μｍまでパンチスルーを起こさな
い。また、チャネル領域の不純物濃度が低いためにカッ
トオフ電流はチャネル幅２０μｍで１ｐＡ以下に抑えら
れている。また、ドレイン端の不純物濃度分布をチャネ
ル長１μｍのトランジスタと同程度にできるために、接
合容量もホットキャリアに対する耐性もチャネル長１μ
ｍのデバイスと同じ程度となっている。さらに、チャネ
ル長自体は短いためにトランジスタの駆動能力はチャネ
ル長１μｍのトランジスタの３倍以上となっている。
す断面図である。構造について簡単に説明すると、比抵
抗１０ΩｃｍのＮ型基板１００に、深さ５μｍ・ボロン
の表面不純物濃度５Ｅ１６ｃｍ-3のＰウエル領域１０１
を形成し、酸化シリコン埋め込み層１０２を深さゲート
電極１０３直下にチャネル領域として深さ０．１μｍを
確保するように深さ０．１μｍから１μｍにかけて形成
し、ソース・ドレイン部はＬＤＤ構造とし、ソース・ド
レインオフセット拡散層１０４を２Ｅ１９ｃｍ-3、ソー
ス・ドレイン拡散層１０５を２Ｅ２１ｃｍ-3の濃度に形
成する。また、本実施例に於てゲート酸化膜１０６の膜
厚は１５ｎｍとした。また、チャネル領域１０７のＰ型
不純物濃度は実効的な濃度で１．４Ｅ１７ｃｍ-3としゲ
ート電極１０３にＮ型ポリシリコンを用いることでしき
い値電圧０．７Ｖに設定した。この構造によるとゲート
長の最小寸法は０．３μｍまでパンチスルーを起こさな
い。また、チャネル領域の不純物濃度が低いためにカッ
トオフ電流はチャネル幅２０μｍで１ｐＡ以下に抑えら
れている。また、ドレイン端の不純物濃度分布をチャネ
ル長１μｍのトランジスタと同程度にできるために、接
合容量もホットキャリアに対する耐性もチャネル長１μ
ｍのデバイスと同じ程度となっている。さらに、チャネ
ル長自体は短いためにトランジスタの駆動能力はチャネ
ル長１μｍのトランジスタの３倍以上となっている。
【００１１】次に本実施例の製造方法について図２に基
づき説明する。
づき説明する。
【００１２】はじめ、図２（Ａ）に示すように比抵抗１
０ΩｃｍのＮ型シリコン基板２００にボロンをドーズ量
１Ｅ１３ｃｍ-2イオン注入し、１２００℃・１０時間の
条件でアニールを行いＰウエル領域２０１を形成する。
その後、表面に窒化膜２０２を６００ｎｍデポジション
してゲート電極を形成したい部分の窒化膜をフォトリソ
グラフィー工程とドライエッチング工程により除去す
る。そして、酸素を加速エネルギー２５０〜３００Ｋｅ
Ｖ・ドーズ量１〜４Ｅ１８ｃｍ-2の条件でイオン注入を
おこなう。図中２０３で示すのはイオン注入された酸素
を示す。
０ΩｃｍのＮ型シリコン基板２００にボロンをドーズ量
１Ｅ１３ｃｍ-2イオン注入し、１２００℃・１０時間の
条件でアニールを行いＰウエル領域２０１を形成する。
その後、表面に窒化膜２０２を６００ｎｍデポジション
してゲート電極を形成したい部分の窒化膜をフォトリソ
グラフィー工程とドライエッチング工程により除去す
る。そして、酸素を加速エネルギー２５０〜３００Ｋｅ
Ｖ・ドーズ量１〜４Ｅ１８ｃｍ-2の条件でイオン注入を
おこなう。図中２０３で示すのはイオン注入された酸素
を示す。
【００１３】その後、図２（Ｂ）に示すように９００℃
・２時間の条件でアニールを行い、酸化シリコン埋め込
み層２０４を形成し、さらに、熱酸化によりゲート酸化
膜２０５を形成後、Ｎ型ポリシリコン２０６をＣＶＤ法
によりデポジションする。
・２時間の条件でアニールを行い、酸化シリコン埋め込
み層２０４を形成し、さらに、熱酸化によりゲート酸化
膜２０５を形成後、Ｎ型ポリシリコン２０６をＣＶＤ法
によりデポジションする。
【００１４】次に、図２（Ｃ）に示すようにＮ型ポリシ
リコンをエッチバックする。これがゲート電極となる。
このゲート電極は埋め込まれた酸化シリコン層に対して
自己整合的に形成されるという特徴がある。
リコンをエッチバックする。これがゲート電極となる。
このゲート電極は埋め込まれた酸化シリコン層に対して
自己整合的に形成されるという特徴がある。
【００１５】そして、図２（Ｄ）に示すように窒化膜を
除去した後に酸素雰囲気中でアニールを行いゲート電極
表面に酸化膜２０７を５〜１０ｎｍ形成し、ソース・ド
レインオフセット拡散層を２０８を燐・ドーズ量１〜３
Ｅ１３ｃｍ-2・加速エネルギー１２０〜１５０ＫｅＶの
条件でイオン注入する。
除去した後に酸素雰囲気中でアニールを行いゲート電極
表面に酸化膜２０７を５〜１０ｎｍ形成し、ソース・ド
レインオフセット拡散層を２０８を燐・ドーズ量１〜３
Ｅ１３ｃｍ-2・加速エネルギー１２０〜１５０ＫｅＶの
条件でイオン注入する。
【００１６】その後図２（Ｅ）に示すように酸化シリコ
ン膜のデポジションとドライエッチングにより側壁保護
膜を０．２μｍの幅で形成し、さらに、砒素・ドーズ量
３〜５Ｅ１６ｃｍ-2・加速エネルギー５０〜６０ＫｅＶ
の条件でソース・ドレイン拡散層２０９を形成する。
ン膜のデポジションとドライエッチングにより側壁保護
膜を０．２μｍの幅で形成し、さらに、砒素・ドーズ量
３〜５Ｅ１６ｃｍ-2・加速エネルギー５０〜６０ＫｅＶ
の条件でソース・ドレイン拡散層２０９を形成する。
【００１７】最後に図２（Ｆ）に示すように層間絶縁膜
２１０・アルミ配線２１１を形成して目的のＭＯＳトラ
ンジスタが得られる。
２１０・アルミ配線２１１を形成して目的のＭＯＳトラ
ンジスタが得られる。
【００１８】
【発明の効果】本発明のトランジスタの構造は埋め込み
絶縁層とゲート電極が自己整合的に形成可能で、微細化
に適している。
絶縁層とゲート電極が自己整合的に形成可能で、微細化
に適している。
【００１９】また本発明により得られるトランジスタは
チャンネル直下に酸化膜が存在するためにα線が酸化膜
中に入っても電離したキャリアは流れないためにメモリ
ー回路に用いた場合、α線より生じるソフトエラーに強
いトランジスタとなっている。
チャンネル直下に酸化膜が存在するためにα線が酸化膜
中に入っても電離したキャリアは流れないためにメモリ
ー回路に用いた場合、α線より生じるソフトエラーに強
いトランジスタとなっている。
【００２０】また、チャネル領域はＳＯＩ構造となって
いる為に、チャネル領域が薄くでき、そのため移動度が
大きくなる。さらに、空乏層の一番延びる領域が絶縁物
であるためにパンチスルー耐圧が高い。従ってチャネル
長も短くできることから、トランジスタの能力が上が
り、より高速のデバイスが得られる。その上、基板やウ
エルの不純物濃度が下げられ、接合容量の低減や接合リ
ーク電流の低減も図られる。
いる為に、チャネル領域が薄くでき、そのため移動度が
大きくなる。さらに、空乏層の一番延びる領域が絶縁物
であるためにパンチスルー耐圧が高い。従ってチャネル
長も短くできることから、トランジスタの能力が上が
り、より高速のデバイスが得られる。その上、基板やウ
エルの不純物濃度が下げられ、接合容量の低減や接合リ
ーク電流の低減も図られる。
【００２１】また本構造は全面に酸化物層を埋め込む構
造と異なり基板電位が取れるためにトランジスタの動作
がＳＯＩ−ＴＦＴトランジスタに比べて安定している
為、動作時電位のふらつきの為の誤動作が生じにくい。
造と異なり基板電位が取れるためにトランジスタの動作
がＳＯＩ−ＴＦＴトランジスタに比べて安定している
為、動作時電位のふらつきの為の誤動作が生じにくい。
【００２２】そして、チャネル部直下のみに酸化物層を
形成している為に拡散層は深く形成でき拡散抵抗を下げ
られる。従って、本構造を集積回路に利用した場合、Ｓ
ＯＩ−ＴＦＴトランジスタを利用した場合より、高速動
作を行なう集積回路が得られる。
形成している為に拡散層は深く形成でき拡散抵抗を下げ
られる。従って、本構造を集積回路に利用した場合、Ｓ
ＯＩ−ＴＦＴトランジスタを利用した場合より、高速動
作を行なう集積回路が得られる。
【図１】 本発明の１実施例の半導体装置を表わす断面
図。
図。
【図２】（Ａ）〜（Ｅ）は本発明の１実施例の半導体装
置の製造方法を示す主要工程毎の断面図。
置の製造方法を示す主要工程毎の断面図。
１００・・・Ｎ型シリコン基板 １０１・・・Ｐウエル拡散層 １０２・・・酸化シリコン埋め込み層 １０３・・・ゲート電極 １０４・・・ソース・ドレインオフセット拡散層 １０５・・・ソース・ドレイン拡散層 １０６・・・ゲート酸化膜 １０７・・・チャネル領域 ２００・・・Ｎ型シリコン基板 ２０１・・・Ｐウエル領域 ２０２・・・窒化シリコン膜 ２０３・・・酸素注入層 ２０４・・・酸化シリコン埋め込み層 ２０５・・・ゲート酸化膜 ２０６・・・Ｎ型ポリシリコン ２０７・・・酸化膜 ２０８・・・ソース・ドレインオフセット拡散層 ２０９・・・ソース・ドレイン拡散層 ２１０・・・層間絶縁膜 ２１１・・・アルミ配線
Claims (3)
- 【請求項１】 ＭＩＳ型半導体装置に於て、ＭＩＳ型半
導体装置のチャネル直下のみに埋め込まれた絶縁物層を
持つことを特徴とする半導体装置。 - 【請求項２】 ＭＩＳ型半導体装置であり、且つ、埋め
込まれた絶縁物層が酸化シリコンであることを特徴とす
る請求項１記載の半導体装置。 - 【請求項３】 ＭＩＳ型半導体装置の製造方法に於て、 ａ）シリコン基板上に窒化膜を堆積させる工程と、 ｂ）所望の領域の窒化膜を除去する工程と、 ｃ）窒化膜をマスクとして酸素のイオン注入を行う工程
と、 ｄ）ポリシリコン膜を堆積させる工程と、 ｅ）エッチバックにより窒化膜の除去された領域にポリ
シリコンを埋め残す工程と、 ｆ）窒化膜を除去する工程、 から成ることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26628092A JPH06120491A (ja) | 1992-10-05 | 1992-10-05 | 半導体装置、及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26628092A JPH06120491A (ja) | 1992-10-05 | 1992-10-05 | 半導体装置、及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06120491A true JPH06120491A (ja) | 1994-04-28 |
Family
ID=17428765
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26628092A Pending JPH06120491A (ja) | 1992-10-05 | 1992-10-05 | 半導体装置、及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06120491A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100396703B1 (ko) * | 2001-04-28 | 2003-09-02 | 주식회사 하이닉스반도체 | 고전압 소자 및 그 제조방법 |
-
1992
- 1992-10-05 JP JP26628092A patent/JPH06120491A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100396703B1 (ko) * | 2001-04-28 | 2003-09-02 | 주식회사 하이닉스반도체 | 고전압 소자 및 그 제조방법 |
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