KR100396469B1 - 반도체 장치의 게이트 전극 형성 방법 및 이를 이용한불휘발성 메모리 장치의 제조방법 - Google Patents

반도체 장치의 게이트 전극 형성 방법 및 이를 이용한불휘발성 메모리 장치의 제조방법 Download PDF

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Abstract

각각의 게이트 전극간의 저항의 차이가 최소화되는 게이트 전극 형성 방법 및 이를 이용한 불휘발성 메모리 장치의 제조 방법이 개시되어 있다. 기판 상에 산화막 패턴, 폴리실리콘층 패턴 및 하드 마스크 패턴이 적층된 형태로 이루어지는 게이트 구조물을 형성한다. 상기 게이트 구조물의 측벽에 산화물계의 절연물질로 이루어진 게이트 스페이서를 형성한다. 상기 게이트 구조물의 최상층 패턴인 하드 마스크 패턴을 제거하여 폴리실리콘층 패턴을 노출시킨다. 상기 제거된 하드 마스크 패턴의 둘레로 돌출되어 있는 게이트 스페이서를 제거하여 상기 폴리실리콘층 패턴 및 게이트 스페이서의 상부를 평탄하게 하여 게이트 전극 형성한다. 상기 하드 마스크 패턴을 제거한 이후에 후속 공정들을 진행하기 때문에, 상기 하드 마스크 패턴의 두께 차이에 의해 게이트 전극으로 제공되는 각각의 막의 두께나 상기 막이 노출되는 정도의 차이가 발생되지 않는다. 따라서 상기 게이트 전극들의 저항 차이가 감소되는 반도체 장치를 형성할 수 있다.

Description

반도체 장치의 게이트 전극 형성 방법 및 이를 이용한 불휘발성 메모리 장치의 제조 방법{Method of forming the gate electrode in semiconductor device and Method of manufacturing the non-volatile memory device comprising the same}
본 발명은 반도체 장치의 제조방법에 관한 것으로, 보다 상세하게는 게이트 전극을 갖는 반도체 장치의 제조 방법에 관한 것이다.
반도체 메모리 장치는 DRAM(dynamic random access memory) 및 SRAM(static random access memory)과 같이 시간이 지남에 따라 데이터를 잃어버리는 휘발성(volatile)이면서 데이터의 입·출력이 빠른 RAM 제품과, 한번 데이터를 입력하면 그 상태를 유지할 수 있지만 데이터의 입·출력이 느린 ROM(read only memory) 제품으로 크게 구분할 수 있다. 이러한 ROM 제품 중에서, 전기적으로 데이터의 입·출력이 가능한 EEPROM(electrically erasable and programmable ROM) 또는 플래쉬 메모리에 대한 수요가 늘고 있다
상기 반도체 장치들은 일반적으로 게이트 전극을 포함하는 트렌지스터를 갖는다. 상기 반도체 장치의 각 셀들에 포함되어 있는 게이트 전극들은 미세한 선폭을 가지면서도 저저항을 갖는 것이 요구되고 있으며, 또한 상기 게이트 전극들은 균일한 저항값을 가져서 각 셀에서의 데이터의 입,출력 동작의 신뢰성이 향상되어야 한다.
도 1a 및 도 1e는 종래의 불휘발성 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 1a를 참조하면, 통상의 소자 분리 공정에 의해 필드 영역(Field area)과 액티브 영역(Active area)으로 구분되어진 반도체 기판(10)상에 게이트 산화막(도시안함)을 형성한다. 상기 게이트 산화막상에 플로팅 게이트(Floating Gate)를 형성하기 위한 도전층을 형성한다. 상기 도전층상에 유전체막을 형성한 후, 그 위에컨트롤 게이트(Control Gate)로 사용되어질 폴리실리콘층을 순차적으로 형성한다. 상기 폴리실리콘층 상에 질화물 계열의 절연물질을 800내지 1500Å의 두께로 증착하여 하드 마스크층을 형성한다.
상기 하드 마스크층에 사진 식각 공정을 수행하여 게이트 전극을 패터닝하기 위한 상기 하드 마스크 패턴(18)을 형성한다. 상기 하드 마스크 패턴(18)을 이용하여 상기 폴리실리콘층, 유전체막 및 도전층을 연속적으로 이방성 식각하여 게이트 산화막 패턴(도시안함), 도전층 패턴(12), 유전체막 패턴(14) 및 폴리실리콘층 패턴(16) 및 하드 마스크 패턴(18)이 적층된 형태로 이루어지는 게이트 구조물(20)을 형성한다.
그런데 상기 게이트 구조물(20)을 형성하기 위해 이방성 식각을 수행하면, 상기 식각 마스크로 사용되어지는 상기 하드 마스크 패턴(18)도 이온빔의 충격에 의해 일부가 식각된다. 그러나 상기 폴리실리콘층 패턴(16)들의 상부에 구비되는 각각의 하드 마스크 패턴(18)들은 균일한 두께로 식각되지 않는다. 그러므로 상기 식각을 수행한 이후에 남아있는 하드 마스크 패턴(18)들은 두께의 차이가 발생된다.
도 1b를 참조하면, 상기 도 1a에서 형성되어진 결과물의 프로파일을 따라 산화물 계열의 절연물질을 증착하고, 상기 증착된 절연물질을 이방성 식각하여 게이트 스페이서(22, gate spacer)를 형성한다.
이어서, 상기 형성된 게이트 스페이서(22)와, 반도체 기판(10) 및 상기 게이트 구조물의 프로파일을 따라 연속적으로 500 내지 800Å의 두께를 갖는저지막(24, stopping layer)을 형성한다.
상기 저지막(24)은 질화물 계열의 절연물질로 형성한다. 상기 저지막(24)은 후속 공정에서 수행되는 연마의 종말점을 알려주는 막임과 동시에, 후속 공정에 의해 형성되는 게이트 전극들 사이에 콘택을 형성할 경우에 자기 정렬(self-align)을 위해 사용되는 막이다.
따라서, 상기 각각의 폴리실리콘층 패턴(16) 상에는 하드 마스크 패턴(18)과 저지막(24)으로 이루지는 질화막(26)이 형성된다. 그런데, 상기 각각의 폴리실리콘층 패턴(16)의 상에 남아있는 하드 마스크 패턴(18)의 두께의 차이 때문에 상기 저지막(24)이 균일한 두께로 증착되더라도, 상기 하드 마스크 패턴과 상기 저지막으로 이루어지는 상기 질화막(26)의 두께의 차이가 발생된다.
도 1c와 도1d는 상기 저지막(24)을 포함하는 상기 결과물들을 매몰하면서 층간 절연층(28)을 형성하고, 평탄화 공정을 수행하여 상기 폴리실리콘층 패턴(16)이 노출되도록 한다.
우선 도 1c를 참조하면, 상기 저지막(24)을 포함하는 상기 결과물들이 매몰되도록 층간 절연층(28)을 형성한 다음, 상기 층간 절연층(28)에 화학 기계적 연마 공정을 수행하여 상기 저지막(24)을 노출시킨다. 상기 저지막이 노출되도록 연마 공정을 수행하기 위해서는 산화막의 연마 속도에 비해 질화막의 연마 속도가 느려야한다. 상기 화학 기계적 연마 공정에서 질화막에 대해 산화막의 선택비를 조절할 수 있는 슬러리 조성의 일 예는 미 합중국 특허 제 6,132,637호에 개시되어 있다.
그런데 상기에서 설명한 바와 같이, 각각의 게이트 구조물의 최상층인 질화막(26)의 두께가 일정하지 않기 때문에, 상기 화학 기계적 연마 공정을 수행한 이후에 상기 폴리실리콘층 패턴(16)상에 남아있는 질화막(26)은 두께 차이를 갖는다.
도 1d를 참조하면, 상기 노출된 저지막(24)과 하드 마스크 패턴(18)을 제거하여 하부의 폴리실리콘층 패턴(16)이 노출되도록 한다. 즉, 상기 폴리실리콘층 패턴 상에 형성된 질화막(26)을 제거한다. 상기 질화막(26)의 제거는 건식 식각 또는 습식 식각에 의해 수행된다.
그런데, 각각의 폴리실리콘층 패턴(16)상에 형성되어 있는 질화막(26)은 두께의 차이에 때문에 상기 질화막(26)을 제거하면 하부에 남아있는 폴리실리콘층 패턴(16)의 두께가 각각 달라지거나 또는 상기 폴리실리콘층 패턴(16)이 외부와 노출되는 부위의 면적이 각각 달라진다.
구체적으로, 건식 식각을 수행하여 상기 질화막(26)을 제거하면, 상기 폴리실리콘층 패턴(16)의 상부에 남아있는 질화막(26)의 두께가 작은 부위는 상기 질화막(26)이 식각된 후에 계속적으로 하부의 폴리실리콘층 패턴(16)이 조금씩 식각되어 상기 폴리실리콘층 패턴(16)의 두께가 감소된다. 또한 상기 게이트 스페이서(22)도 식각되어 상기 폴리실리콘층 패턴(16)의 측벽도 일부 노출된다. 따라서 폴리실리콘층 패턴(16)상에 남아있는 질화막(26)의 두께가 작은 부위는 남아있는 질화막(26)의 두께가 큰 부위에 비해, 상기 질화막(26)을 식각한 이후에 남아있는 폴리실리콘층 패턴(16)의 두께가 작아진다.
만일 상기 질화막(26)을 습식 식각에 의해 제거하면, 상기 사용되는 식각액은 상기 게이트 스페이서(22)의 측벽으로 침투하여 상기 게이트 스페이서(22) 측벽에 형성되어 있는 저지막(24)의 일부도 제거된다. 이 때, 상기 질화막(26)의 두께 차이 때문에 상기 게이트 스페이서(22)의 측벽에 형성되어 있는 저지막(24)의 일부는 균일하게 제거되지 않는다. 이에 따라 상기 각각의 폴리실리콘층 패턴(16)들의 측벽은 외부와 노출되는 면적의 차이를 보이게 된다.
도 1e를 참조하면, 상기 노출된 폴리실리콘층 패턴(16)의 상부에 선택적으로 금속 실리사이드층(30)을 형성시켜 게이트 전극을 형성한다.
그런데 각각의 상기 폴리실리콘층 패턴(16)이 노출되어 있는 면적이 다르기 때문에 상기 금속 실리사이드층(30)이 형성되는 면적이 달라진다. 또한 상기 폴리실리콘층 패턴(16)의 두께가 각각 다르기 때문에 형성되는 게이트 전극의 두께도 차이가 발생된다.
설명한 바와 같이, 종래의 불휘발성 메모리 장치를 형성하기 위한 공정은 게이트 전극을 형성하기 위한 폴리실리콘층 패턴이 균일하게 형성되지 않아서, 각각의 게이트 전극은 저항의 차이가 발생된다. 때문에 반도체 장치의 신뢰도를 감소시키게 된다.
따라서, 본 발명의 제1 목적은 저항의 차이가 감소되는 게이트 전극의 형성 방법을 제공하는 데 있다.
따라서, 본 발명의 제2 목적은 저항의 차이가 감소된 게이트 전극을 갖는 불휘발성 반도체 장치의 제조 방법을 제공하는 데 있다.
도 1a 및 도 1e는 종래의 불휘발성 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 2a 내지 도 2j는 본 발명의 제1 실시예에 의한 반도체 장치에서 게이트 전극의 형성 방법을 설명하기 위한 단면도들이다.
도 3a 내지 도 3k는 본 발명의 제2 실시예에 의한 불휘발성 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
40, 100 : 반도체 기판 44a, 106a : 폴리실리콘층 패턴
46a, 108a : 하드 마스크 패턴 48, 110 : 게이트 구조물
52 , 114 : 게이트 스페이서 54, 116 : 저지막
56, 118 : 층간 절연층 58, 120 : 실리사이드층
상기한 제1 목적을 달성하기 위해 본 발명은, 기판 상에 산화막 패턴, 폴리실리콘층 패턴 및 하드 마스크 패턴이 적층된 형태로 이루어지는 게이트 구조물을 형성한다. 상기 게이트 구조물의 측벽에 산화물계의 절연물질로 이루어진 게이트 스페이서를 형성한다. 상기 게이트 구조물의 최상층 패턴인 하드 마스크 패턴을 제거하여 폴리실리콘층 패턴을 노출시킨다. 상기 제거된 하드 마스크 패턴의 둘레로 돌출되어 있는 게이트 스페이서를 제거하여 상기 폴리실리콘층 패턴 및 게이트 스페이서의 상부를 평탄하게 하여 게이트 전극을 형성한다.
상기한 제2 목적을 달성하기 위해 본 발명은, 반도체 기판 상에 산화막, 도전층, 유전막, 폴리실리콘층 및 질화막으로 이루어지는 하드 마스크층을 순차적으로 형성한다. 상기 하드 마스크층의 소정부위를 식각하여 하드 마스크 패턴을 형성한다. 상기 하드 마스크 패턴을 식각마스크로 하여 상기 폴리실리콘층, 유전막 및 도전층을 연속적으로 식각하여, 산화막 패턴, 폴리실리콘층 패턴, 유전막 패턴, 도전층 패턴 및 하드 마스크 패턴이 적층된 형태로 이루어지는 게이트 구조물을 형성한다. 상기 게이트 구조물의 측벽에 산화물계의 절연물질로 이루어진 게이트 스페이서를 형성한다. 상기 게이트 구조물의 최상층 패턴인 하드 마스크 패턴을 제거하여 상기 폴리실리콘층 패턴을 노출시킨다. 상기 하드 마스크 패턴이 제거된 부위의 둘레에 돌출되어 있는 게이트 스페이서를 제거하여, 상기 폴리실리콘층 패턴 및 게이트 스페이서 상층부를 평탄하게 한다. 상기 폴리실리콘층 패턴, 게이트 스페이서 및 반도체 기판의 프로파일을 따라 연속적으로 저지막을 형성한다. 상기 결과물 상에 층간 절연층을 형성한다. 상기 층간 절연층을 평탄화하여 상기 폴리실리콘층 패턴의 상부면을 노출시켜 불휘발성 메모리 장치를 제조한다.
상기 방법에 의하면, 하드 마스크 패턴을 제거한 이후에 후속 공정들을 진행하기 때문에 상기 하드 마스크 패턴의 두께 차이에 의해 게이트 전극으로 제공되는 각각의 막의 두께나 상기 막이 노출되는 정도의 차이가 발생되지 않는다. 따라서 상기 게이트 전극들의 저항 차이가 감소되는 반도체 장치를 형성할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
도 2a 내지 도 2j는 본 발명의 제1 실시예에 의한 반도체 장치에서 게이트 전극의 형성 방법을 설명하기 위한 단면도들이다
도 2a를 참조하면, 실리콘(Si)과 같은 물질로 이루어진 반도체 기판(40)상에 통상적인 소자 분리를 수행하여 엑티브(Active) 영역과 필드(field) 영역을 구분짓는다. 그리고 상기 엑티브 영역과 필드 영역이 구분되어 있는 반도체 기판(40)상에 실리콘 산화막을 성장시켜 셀 트랜지스터의 게이트 산화막(42)을 형성한다.
상기 게이트 산화막(42)상에 불순물이 도핑된 폴리실리콘을 증착시켜 폴리실리콘층(44)을 형성한다. 그리고, 상기 폴리실리콘층(44)의 상에는 질화물 계열의 절연 물질을 증착하여, 후속공정에서 식각 마스크로 사용하기 위한 하드 마스크층(46)을 형성한다. 상기 하드 마스크층(46)은 실리콘 질화막 또는 실리콘 산 질화막으로 형성할 수 있다.
도 2b를 참조하면, 상기 하드 마스크층(46)의 소정 부위를 사진 식각하여, 하부에 게이트 전극이 형성될 부위에만 질화막이 남아있는 형상의 하드 마스크 패턴(46a)을 형성한다. 상기 하드 마스크 패턴(46)은 후속 공정에서 게이트 구조물을 형성하기 위한 식각 마스크로 사용된다.
도 2c를 참조하면, 상기 하드 마스크 패턴(46a)을 식각 마스크로 하여 하부막들을 연속적으로 이방성 식각하여 상기 하드 마스크 패턴(46a), 폴리실리콘층 패턴(44a) 및 게이트 산화막 패턴(42a)이 적층된 형태로 이루어지는 게이트 구조물(48)을 형성한다.
상기 게이트 구조물(48)을 이온주입 마스크로 이용하여 불순물을 이온주입하여 반도체 기판(40)의 표면 아래로 소오스/드레인 영역(50)을 형성한다.
그런데, 상기 게이트 구조물(48)을 형성하기 위하여 상기 이방성 식각을 수행하면, 상기 식각 마스크로 사용되는 하드 마스크 패턴(46a)은 이온빔의 충격으로 인해 상부면의 일부가 식각된다. 상기 각각의 하드 마스크 패턴(46a)은 상기 하드 마스크 패턴(46a)이 형성되어 있는 주변의 패턴의 밀집도나, 상기 하드 마스크 패턴(46a)가 형성되어 있는 반도체 기판의 위치등에 따라 식각되는 정도가 달라져서, 균일한 식각이 이루어지지 않는다. 따라서 상기 식각 공정을 수행한 이후에 상기 각각의 게이트 구조물(48)의 최상층에 남아있는 상기 하드 마스크 패턴(46a)의 두께는 차이가 발생된다.
도 2d를 참조하면, 상기 게이트 구조물(48) 및 반도체 기판(40)의 프로파일을 따라 산화막을 형성한다. 그리고, 상기 산화막을 이방성으로 식각하여 상기 게이트 구조물(48)의 측벽에 게이트 스페이서(52)를 형성한다.
도 2e를 참조하면, 상기 게이트 구조물(48)의 최상층에 형성되어 있는 하드마스크 패턴(46a)을 제거하여 폴리실리콘층 패턴(44a)의 상부면을 노출시킨다.
상기 하드 마스크 패턴(46a)은 인산(H3PO4)을 포함하는 케미컬에 침지하는 인산 스트립 공정에 의해 제거한다.
상기 하드 마스크 패턴(46a)의 제거는 상기와 같이 인산을 식각액으로 사용 하는 방법 이외에도 건식 식각 방법에 의해 제거할 수도 있다. 그러나 상기 건식 식각 방법에 의하면, 상기 폴리실리콘층 패턴(44a)이 형성되어 있지 않은 상기 반도체 기판(40)의 표면에 이온빔의 충격이 가해져서 서브 결함(sub defect)을 포함하는 공정 불량이 유발될 수 있기 때문에 상기 인산 스트립 공정에 의해 제거하는 방법이 바람직하다.
상기 두께 차이를 갖는 하드 마스크 패턴(46a)을 제거함으로서 노출되어 있는 각각의 폴리실리콘층 패턴(44a)들의 높이는 균일해진다.
도 2f를 참조하면, 상기 제거된 하드 마스크 패턴(46a)의 둘레에 돌출되어 있는 게이트 스페이서(52a)를 제거하여 상기 폴리실리콘층 패턴(44a)및 게이트 스페이서(52b)의 상부를 평탄하게 한다.
이를 위해, 상기 돌출되어 있는 게이트 스페이서(52a)를 포함하는 상기 반도체 기판 전체를 불화 수소(HF) 용액에 약 30초 정도 침지한다. 상기 불화 수소에 상기 반도체 기판 전체를 침지하면, 상기 불화 수소의 식각 특성에 의해 상기 게이트 스페이서(52a)의 돌출 부위를 제거할 뿐 아니라 노출되어 있는 반도체 기판(40) 표면의 세정도 동시에 수행된다.
도 2g를 참조하면, 상기 폴리실리콘층 패턴(44a)의 상부와, 게이트 스페이서(52b)의 측벽 및 반도체 기판(40)표면의 프로파일을 따라 연속적으로 저지막(54)을 형성한다.
상기 저지막(54)은 후속으로 진행되는 평탄화 공정시에 연마를 중지하는 종말점을 알려주는 막이다. 또한 상기 저지막은 후속 공정에 의해 게이트 전극이 형성된 이후에 상기 게이트 전극들 사이로 콘택을 형성시킬 경우에, 자기 정렬을 위한 막으로 사용할 수 있다. 상기 저지막(54)은 질화물 계열의 절연 물질을 증착하여 형성되는 질화막으로 형성한다.
이 때 상기 폴리실리콘층 패턴(44a)이 균일한 두께를 갖고 있으므로, 상기 각각의 폴리실리콘층 패턴(44a)의 상부면에 형성되는 저지막(54)은 균일하게 형성된다.
도 2h와 도 2i를 참조하면, 상기 저지막(54)이 형성되어 있는 결과물에 층간 절연층(56)을 형성하고, 상기 층간 절연층(56)에 평탄화 공정을 수행하여 상기 폴리실리콘층 패턴(44a)의 상부면이 노출되도록 한다.
먼저 도 2h를 참조하면, 상기 저지막(54)이 형성되어 있는 결과물들을 매몰하면서 층간 절연층(56)을 형성한다. 이어서, 상기 층간 절연층(56)은 하부에 형성되어 있는 저지막(43)이 노출될 때까지 화학 기계적 연마 공정에 의해 연마한다.
상기 화학 기계적 연마 공정에 의해 상기 층간 절연층을 정확한 위치까지 연마하기 위해 상기 저지막은 상기 층간 절연층(56)에 비해 연마 속도가 느려야 한다. 이를 달성하기 위해, 상기 층간 절연층(56)과 상기 저지막(54)의 연마 선택비가 4:1 내지 10:1 인 슬러리를 사용하여 공정을 수행한다. 따라서 상기 화학 기계적 연마 공정을 수행한 이후에 상기 각각의 폴리실리콘층 패턴(44a)의 상부에 남아있는 저지막(54)의 두께의 차이가 최소화된다.
도 2i를 참조하면, 상기 화학 기계적 연마 공정에 의해 노출된 상기 저지막(54)을 제거하여 폴리실리콘층 패턴(44a)의 상부면을 노출시킨다. 상기 저지막(54)의 제거는 건식 식각 또는 습식 식각에 의해 수행할 수 있다.
상기 건식 식각에 의한 저지막(54)의 제거는 일반적으로 CHF3와 아르곤의 혼합 가스 또는 CHF3와 CF4의 혼합가스를 사용하여 수행할 수 있다. 또한 상기 습식 식각에 의한 저지막(54)의 제거는 인산을 포함하는 케미컬에 침지하여 수행할 수 있다.
그러나 인산을 포함하는 케미컬을 사용한 습식 식각을 수행하여 상기 저지막(54)을 제거하면, 상기 게이트 스페이서(52b)의 측벽에 형성된 저지막(54)까지 일부 제거된다. 따라서, 상기 건식 식각을 수행하여 저지막(54)을 제거하는 것이 바람직하다
그런데, 상기 각각의 폴리실리콘층 패턴(44a)의 상부에 남아있는 저지막(54)들은 균일한 두께를 갖고 있기 때문에 상기의 식각 공정에 의해 상기 저지막(54)만을 균일하게 식각할 수 있다. 그리고, 상기 저지막(54)의 균일한 식각에 의해 상기 폴리실리콘층 패턴(44a)의 두께 및 노출되는 폴리실리콘층 패턴(44a)의 면적이 균일해진다.
도 2j를 참조하면, 상기 폴리실리콘층 패턴(44a)의 상부면에 선택적으로 금속 실리사이드층(58)을 형성하여 각각의 게이트 전극을 형성한다. 상기 금속 실리사이드층(58)은 게이트 전극의 저항을 낮추는 역할을 한다.
이 때 상기 폴리실리콘층 패턴(44a)이 노출되어 있는 면적이 균일하므로, 상기 금속 실리사이드층(58)도 균일하게 형성된다.
따라서 상기 각각의 게이트 전극으로 제공되는 상기 폴리실리콘층 패턴(44a) 및 금속 실리사이드층(58)이 균일하게 형성되므로, 상기 각각의 게이트 전극간의 저항의 차이를 최소화할 수 있다. 이로 인해, 상기 게이트 전극들로 이루어지는 반도체 장치의 신뢰도를 향상시킬 수 있다.
도 3a 내지 도 3k는 본 발명의 제2 실시예에 의한 불휘발성 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 3a를 참조하면, 실리콘과 같은 물질로 이루어진 반도체 기판(100)상에 통상적인 소자 분리를 수행하여 엑티브 영역과 필드 영역을 구분짓는다.
그리고 상기 엑티브 영역과 필드 영역이 구분되어 있는 반도체 기판 상에 실리콘 산화막을 성장시켜 셀 트랜지스터의 게이트 산화막(예컨대, 터널 산화막)(도시안함)을 형성한다. 반도체 기판(100) 상에는 대기 중에 노출되는 경우에 대기중의 산소와 반응하여 자연산화막이 형성된다. 따라서, 본 실시예에 따른 반도체 기판()에도 자연산화막이 형성되어 있다. 본 실시예에서는 이러한 자연 산화막을 제외하고 약 50∼100Å의 두께로 상기 게이트 산화막(도시안함)을 얇게 성장시킨다.
상기 게이트 산화막(도시안함) 상에 플로팅 게이트로 사용될 도전층(102)을저압 화학 기상 증착(LPCVD) 방법에 의해 약 2000Å의 두께로 형성하고, 통상의 도핑 방법, 예컨대 POCl3확산, 이온주입, 또는 인-시튜 도핑에 의해 도전층(102)을 고농도의 N형 불순물로 도핑시킨다. 바람직하게는, 도전층(102)은 폴리실리콘으로 형성한다.
상기 도전층(102)상에 ONO(산화막/질화막/산화막)로 이루어진 유전체막(104)을 형성한다. 구체적으로, 도전층(102)을 산화시켜 약 100Å 두께의 제1 산화막을 성장시킨 후 그 위에 약 130Å 두께의 질화막을 증착하고, 이 질화막 상에 약 40Å 두께의 제2 산화막을 형성시켜 두께가 약 100∼150Å인 유전체막(104)을 형성한다.
이어서, 상기 유전체막(104)상에 N+형으로 도핑된 폴리실리콘층(106)을 형성한다. 폴리실리콘층(106)은 컨트롤 게이트(Control Gate)로 사용되어 진다.
상기 폴리실리콘층(106)의 상에는 질화물 계열의 절연 물질을 증착하여, 후속공정에서 식각 마스크로 사용하기 위한 하드 마스크층(108)을 형성한다. 상기 하드 마스크층(108)은 실리콘 질화막 또는 실리콘 산 질화막으로 형성할 수 있다.
상기 하드 마스크층(108)의 두께는 후속 공정에 의해 식각되는 하부막의 종류 및 두께에 의해 달라질 수 있으나, 본 실시예에서는 800 내지 1500Å으로 형성한다.
도 3b를 참조하면, 상기 하드 마스크층(108)에서 하부에 게이트 전극이 형성될 부위의 질화막을 남기면서 상기 하드 마스크층(108)을 식각하여 하드 마스크 패턴(108a)을 형성한다.
즉, 상기 하드 마스크층(108)의 상부에 포토레지스트 패턴(도시안함)을 형성하고, 상기 포토레지스트 패턴(도시안함)을 식각 마스크로 하여 식각을 수행하는 통상적인 사진 식각 공정을 수행하여, 상기 하드 마스크층(108)은 하드 마스크 패턴(108a)으로 형성된다.
도 3c를 참조하면, 상기 하드 마스크 패턴(108a)을 식각 마스크로 하여 순차적으로 하부막을 이방성 식각하여, 상기 게이트 산화막 패턴(도시안함), 도전층 패턴(102a), 유전체막 패턴(104a), 폴리실리콘층 패턴(106a) 및 하드 마스크 패턴(108a)이 적층된 게이트 구조물(110)을 형성한다.
이어서, 상기 게이트 구조물(110)을 이온주입 마스크로 이용하여 NMOS 트랜지스터 영역에는 N형 불순물을 이온주입하고 PMOS 트랜지스터에는 P형 불순물을 이온주입하여 저농도의 소오스/드레인 영역(112)을 형성한다.
그런데, 상기 게이트 구조물(110)을 형성하기 위한 이방성 식각을 수행하면, 상기 식각 마스크로 사용한 하드 마스크 패턴(108a)도 이온빔의 충격에 의해 상부면의 일부가 식각된다. 그러나 상기 하드 마스크 패턴(108a)은 상기 하드 마스크 패턴(108a)이 형성되어 있는 주변의 패턴의 밀집도나 상기 하드 마스크 패턴(108a)이 형성되어 있는 반도체 기판상의 위치 등에 따라 균일한 두께로 식각되지 않는다. 따라서, 상기 식각 공정을 수행한 이후에 상기 각각의 게이트 구조물(110)의 최상층에 남아있는 상기 하드 마스크 패턴(108a)의 두께는 차이가 발생된다.
본 실시예와 같은 조건에 의해 공정을 수행하면, 상기 식각을 수행한 이후에 남아있는 하드 마스크 패턴(108a)의 두께는 상기 식각 수행 전에 비해 100 내지500Å정도가 감소된다. 또한 각각의 게이트 구조물(110)에서 최상층에 남아있는 상기 하드 마스크 패턴(108a)의 두께는 상기 하드 마스크 패턴이 형성되어 있는 주변의 패턴 밀집도 및 반도체 기판의 위치에 따라 400 내지 500Å정도의 편차(variation)를 보인다.
도 3d를 참조하면, 상기 게이트 구조물(110) 및 반도체 기판(100)의 프로파일을 따라 산화막을 형성한다. 그리고, 상기 산화막을 이방성으로 식각하여, 상기 게이트 구조물(110)의 측벽에 게이트 스페이서(114, Gate Spacer)를 형성한다.
상기 산화막으로 형성되는 게이트 스페이서(114)는 후속 공정을 진행하면서 상기 게이트 구조물(110)의 측벽이 손상되는 것을 방지한다.
도 3e를 참조하면, 상기 게이트 구조물(110)의 최상층인 하드 마스크 패턴(108a)을 제거하여 폴리실리콘층 패턴(106a)의 상부면을 노출시킨다.
상기 하드 마스크 패턴(108a)은 인산을 포함하는 케미컬에 침지하여 수행되는 인산 스트립 공정에 의해 제거한다. 상기 하드 마스크 패턴(108a)이 제거되면 하부의 폴리실리콘층 패턴(106a)이 노출된다.
상기 하드 마스크 패턴(108a)의 제거는 상기와 같이 인산 스트립 공정을 수행하는 방법 이외에도 건식 식각법에 의해 제거할 수 있다.
그러나 상기 게이트 구조물(110)이 형성되어 있지 않은 부위는 반도체 기판(100)의 표면이 노출되어 있기 때문에, 상기 건식 식각 공정을 수행하면 상기 반도체 기판(100)의 표면과 식각을 위한 이온빔과 충돌하여 서브 결함(sub defect)을 포함하는 공정 불량이 유발될 수 있다. 따라서 상기 제시한 인산 스트립 공정을사용하는 것이 하부막에 영향을 주지 않으면서 더욱 효과적으로 상기 하드 마스크 패턴(108a)을 제거할 수 있다.
상기 하드 마스크 패턴(108a)을 제거하면, 하드 마스크 패턴(108a)이 제거된 부위의 둘레에는 게이트 스페이서(114a)가 돌출된다.
도 3f를 참조하면, 상기 제거된 하드 마스크 패턴(108a)의 둘레에 돌출되어 있는 게이트 스페이서(114a)를 제거하여 상기 폴리실리콘층 패턴(106a) 및 상기 게이트 스페이서(114b)의 상부를 평탄하게 한다.
이를 위해서, 상기 돌출되어 있는 게이트 스페이서(114b)를 포함하는 상기 반도체 기판 전체를 불화 수소(HF) 용액에 약 30초 정도 침지한다. 상기 불화 수소에 반도체 기판 전체를 침지하면, 상기 불화 수소의 식각 특성에 의해 상기 게이트 스페이서(114a)의 돌출 부위를 제거할 뿐 아니라 노출되어 있는 반도체 기판(100) 표면의 세정이 동시에 수행된다.
도 3g를 참조하면, 상기 폴리실리콘층 패턴(106a)의 상부면, 게이트 스페이서(114b)의 측벽 및 반도체 기판(100) 표면의 프로파일을 따라 연속적으로 저지막(116)을 형성한다.
상기 저지막(116)은 후속으로 진행되는 연마 공정 시에, 연마를 중지하는 종말점을 알려주는 막이다. 또한 상기 저지막은 후속 공정에 의해 게이트 전극이 형성된 이후에 상기 게이트 전극들 사이로 콘택을 형성시킬 경우에, 자기 정렬을 위한 막으로 사용할 수 있다. 상기 저지막(116)은 500내지 800Å의 두께로 질화물 계열의 절연 물질을 증착하여 형성된다.
이 때 상기 폴리실리콘층 패턴(106a)이 균일한 두께를 갖고 있으므로, 상기 각각의 폴리실리콘층(106a)의 상부면에 형성되는 저지막(116)은 균일하게 형성된다.
도 3h를 참조하면, 상기 저지막(116)이 형성되어 있는 결과물을 매몰하도록 층간 절연층(118)을 형성한다.
상기 층간 절연층(118)은 예컨대, 고밀도 플라즈마 산화막(High Density Plasma oxide)을 약 5000∼6000Å의 두께로 증착하는 제1 절연층을 형성하고, 그 위에 제2 절연층으로서 PE-TEOS막을 약 4000∼8000Å의 두께로 증착한다.
상기 고밀도 플라즈마 산화막을 사용함으로서, 인접하게 형성되어 있는 각각의 게이트 구조물들 사이로 산화막의 갭 매립(gap fill)을 양호하게 수행할 수 있다.
도 3i 내지 도 3j를 참조하면, 상기 결과물에 평탄화 공정을 수행하여 폴리실리콘층 패턴(106a)이 노출되도록 한다.
먼저 도 3i를 참조하면, 상기 층간 절연층(118)은 하부에 형성되어 있는 저지막(116)이 노출될 때까지 화학 기계적 연마 공정을 수행한다.(118a)
이 때 상기 각각의 폴리실리콘층 패턴(106a)의 상부면에 형성된 저지막(116)의 두께가 균일하므로, 상기 화학 기계적 연마 공정을 수행하고 난 이후에 남아있는 저지막(116)의 두께의 차이도 최소화된다.
상기 화학 기계적 연마 공정을 수행할 때, 상기 층간 절연층(118a)을 정확한 위치까지 연마하기 위해 상기 저지막(116)은 상기 층간 절연층(118a)에 비해 연마속도가 느려야 한다. 이를 위하여 상기 층간 절연층(118a)과 상기 저지막(116)이 4:1 내지 10:1 의 선택비를 갖는 슬러리를 사용하여 공정을 수행한다. 상기 슬러리를 사용하면 연마 시에 저지막(116)의 소모가 최소화된다. 이로 인해 상기 패턴의 밀집도가 낮은 페리(peri)부위와 패턴의 밀집도가 높은 셀(cell)부위 및 상기 반도체 기판의 위치에 따라 발생하였던 상기 각각의 폴리실리콘층 패턴(106a)상에 남아있는 상기 저지막(116)의 두께 편차가 감소된다.
예를 들어, 상기 화학 기계적 연마 공정을 수행하기 이전에 저지막(116)이 600Å의 두께로 형성되어 있었다면, 상기와 같이 층간 절연막(118a)과 저지막(116)간에 4:1 이상의 연마 선택비를 갖는 슬러리를 사용하여 화학 기계적 연마 공정을 수행한 이후에 상기 저지막(116)은 주변 패턴의 밀집도 및 반도체 기판의 위치에 따라 350 내지 500Å의 두께만큼 남게된다. 즉, 상기 남아있는 저지막(116)의 최대의 두께 차이는 대략 100 내지 250Å정도가 된다.
도 3j를 참조하면, 폴리실리콘층 패턴(106a)의 상부면에 형성되어 있는 저지막(116)을 제거한다. 상기 폴리실리콘층 패턴(106a)의 상부면에 형성된 저지막(116)을 제거하면 상기 게이트 스페이서(114b)의 측벽에만 상기 저지막(116a)이 남게된다. 상기 저지막(116)의 제거는 건식 식각 또는 습식 식각에 의해 수행할 수 있다.
구체적으로, 상기 건식 식각에 의한 저지막(116)의 제거는 CHF3 와 아르곤의 혼합 가스 또는 CHF3와 CF4의 혼합가스를 사용하여 수행할 수 있다. 또한 상기 습식 식각에 의한 저지막(116)의 제거는 인산을 포함하는 케미컬에 침지하여 수행할수 있다.
그러나 인산과 같은 케미컬을 사용한 습식 식각에 의해 상기 저지막(116)을 제거하면, 상기 게이트 스페이서(114b)의 측벽으로도 상기 식각액이 침투하여 상기 게이트 스페이서(114b) 측벽에 형성된 저지막(116a)의 일부가 제거된다.
상기 게이트 스페이서(114b) 측벽에 형성된 저지막(116a)은 후속 공정에 의해 게이트 전극이 형성된 후에 상기 게이트 전극들 사이로 콘택을 형성시킬 경우에, 자기 정렬을 위한 막으로 사용할 수 있다. 그런데, 상기 게이트 스페이서(114b)의 측벽 상부에 형성된 저지막(116a)의 일부가 제거될 경우 콘택 형성 시에 불량을 유발하게 되므로, 건식 식각을 수행하여 저지막(116)을 제거하는 것이 바람직하다.
상기 건식 식각에 의해 상기 저지막(116)을 제거하면, 상기 저지막(116)주변의 절연층도 함께 식각된다. 또한 상기 저지막(116)이 식각이 완료되면 노출되어 있는 상기 폴리실리콘층 패턴(106a)의 상부면에 플라즈마 이온이 가해지고, 이로 인해 상기 폴리실리콘층 패턴(106a)의 표면이 손상된다. 그리고, 상기 폴리실리콘층 패턴(106a)이 상기 이온들과 충돌하면서 식각되어 두께가 감소된다.
그런데, 상기 저지막(116)을 형성하기 이전에 미리 상기 하드 마스크 패턴(108a)을 제거함으로서, 각각의 폴리실리콘층 패턴(106a)의 상부에 형성되는 상기 저지막(116)은 균일한 두께를 갖는다. 그러므로 상기 각 폴리실리콘층 패턴(106a)상에 형성된 저지막(116)은 상기 식각 공정에 의해 균일하게 식각된다.
따라서 상기 식각을 수행할 때, 상기 저지막(116)의 두께 차이에 의해 빈번히 발생되었던 상기 폴리실리콘층 패턴(106a)의 두께 차이 및 폴리실리콘층 패턴(106a)이 외부와 노출되는 면적의 차이가 최소화된다.
도 3k를 참조하면, 상기 폴리실리콘층 패턴(106a)이 노출된 부위에 선택적으로 금속 실리사이드층(120)을 형성하여 게이트 전극을 형성한다.
상기 형성되는 금속 실리사이드층(120)은 코발트 실리사이드(CoSix), 텅스텐 실리사이드(WSix), 티타늄 실리사이드(TiSix), 탄탈륨 실리사이드(TaSix)층 중에서 선택한 어느 하나이다. 상기 금속 실리사이드층(120)은 폴리실리콘층 패턴(106a)에서 노출되어 있는 부분을 실리시데이션하여 형성된다. 또한, 상기 금속 실리사이드층(120)은 게이트 전극의 저항을 낮추는 역할을 한다.
상기 금속 실리사이드층(120)은 전도도가 높은 금속 물질로 이루어지므로 게이트 전극의 저항에 지배적인 영향을 준다. 그러므로 상기 금속 실리사이드층(120)은 각각의 게이트 전극에서 저항의 차이가 발생되지 않도록 각 폴리실리콘층 패턴(106a)에 균일하게 형성되어야만 한다.
그런데, 상기 폴리실리콘층 패턴(106a)은 외부로 노출되어 있는 면적이 거의 동일하므로 상기 실리시데이션 되는 면적이 균일하고, 이에 따라 상기 금속 실리사이드층(120)도 균일하게 형성된다.
따라서 각각의 게이트 전극에서 상기 폴리실리콘층 패턴(106a)의 두께 및 금속 실리사이드층(120)이 균일하게 형성되므로, 상기 게이트 전극들이 저항의 차이가 최소화된다. 또한 상기 게이트 전극을 갖는 불휘발성 메모리 장치는 신뢰성이 향상되는 효과가 있다.
하기의 표1에서는, 종래의 방법 및 본 발명의 일 실시예에 의한 방법에 의해 불휘발성 메모리 장치를 제조하기 위한 공정을 각각 수행하고, 상기 저지막을 노출시키는 화학 기계적 연마 공정을 수행한 이후에 상기 폴리실리콘층 패턴의 상부에 남아있는 질화막의 두께를 비교하였다. 상기 질화막은 저지막 및 하드 마스크 패턴을 포함한다.
상술한 바와 같이 상기 연마 공정을 수행한 이후에 폴리실리콘층 패턴의 상부에 남아있는 질화막의 두께 차이에 의해 상기 반도체 장치의 게이트 전극의 저항차를 발생시키므로, 반도체 기판 상의 각 부위(상부, 중앙부, 하부, 왼쪽부, 오른쪽부)에서의 셀(cell) 및 페리(peri)영역에 각각 남아있는 질화막의 두께를 측정한 데이터를 표 1에 나타내었다. 하기의 표 1에 표기된 수치의 단위는 Å이다.
상부 중앙부 하부 왼쪽부 오른쪽부 최대차이
셀 페리 셀 페리 셀 페리 셀 페리 셀 페리
#1 1200 1000 720 700 790 350 860 730 570 550 850
#2 1140 1280 800 1000 1120 1240 1120 1270 1040 1140 480
#3 490 390 380 350 540 470 440 390 470 350 190
상기 표1을 참조하면, #1의 데이터는 종래의 방법에 의해 불휘발성 메모리 장치를 제조할 때 상기 연마 공정을 수행한 이후에 상기 폴리실리콘층 패턴의 상부에 남아있는 질화막의 두께를 반도체 기판의 각 부위에서 측정한 것이다. 상기 질화막은 저지막 및 하드 마스크 패턴을 포함한다. 그리고 #1의 데이터는 상기 연마 공정시에 상기 층간 절연막과 질화막간에 연마 선택비가 없는 슬러리를 사용하여수득한 것 이다. 따라서 상기 남아있는 질화막의 두께는 반도체 기판상의 각 영역별로 편차가 크고, 각 영역 최대의 두께 차이는 850Å이다
#2의 데이터는 종래의 방법에 의해 불휘발성 메모리 장치를 제조할 때 상기 연마 공정을 수행한 이후에 상기 폴리실리콘층 패턴의 상부에 남아있는 질화막의 두께를 반도체 기판의 각 부위에서 측정한 것이다. 상기 질화막은 저지막 및 하드 마스크 패턴을 포함한다. 단, #2의 데이터는 상기 연마 공정시에 상기 층간 절연막과 상기 질화막이 4:1 이상의 선택비를 갖는 슬러리를 사용하여 수득하였다. 따라서 상기 연마 공정에 의해 층간 절연층은 연마되고, 상기 질화막의 연마는 최소화된다. 그러므로 상기 #2의 데이터는 #1의 데이터에서 비해 상기 남아있는 질화막의 두께가 두껍고, 반도체 기판상의 각 영역별로 두께의 편차가 작음을 알 수 있다. 이 때의 각 영역 최대의 두께차이는 480Å이다. 그러나 상기 남아있는 질화막의 두께가 두꺼워져서 상기 질화막을 제거하는 공정 시간이 길어지는 단점이 있다.
#3의 데이터는 본 발명의 일 실시예에 따른 방법에 의해 불휘발성 메모리 장치를 제조할 때 상기 연마 공정을 수행한 이후에 상기 폴리실리콘층 패턴의 상부에 남아있는 질화막의 두께를 반도체 기판의 각 부위에서 측정한 것이다. 본 발명의 방법에서는 저지막을 형성하기 전에 상기 하드 마스크 패턴을 제거하였으므로, 상기 질화막은 저지막만을 포함한다. 또한, #3의 데이터는 상기 연마 공정시에 상기 층간 절연막과 상기 질화막이 4:1 이상의 연마 선택비를 갖는 슬러리를 사용하여 수득하였다.
#3의 데이터는 #1 내지 #2의 데이터에서 비해 상기 남아있는 질화막의 두께가 작고, 반도체 기판상의 각 영역별로 두께의 편차가 작음을 알 수 있다. 이 때의 각 영역 최대의 두께차이는 190Å로서 종래의 방법에 비해 두께의 편차가 현저히 작음을 알 수 있다.
상술한 바와 같이 본 발명에 의하면, 저지막을 형성하기 이전에 하드 마스크 패턴을 제거함으로서, 폴리실리콘층 패턴의 두께 및 폴리실리콘층 패턴이 노출되는 면적이 균일하게 형성할 수 있다. 따라서 형성되는 각 게이트 전극간의 저항차가 최소화되고, 반도체 장치의 신뢰성이 향상되는 효과가 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (19)

  1. 기판 상에 산화막 패턴, 폴리실리콘층 패턴 및 하드 마스크 패턴이 적층된 형태로 이루어지는 게이트 구조물을 형성하는 단계;
    상기 게이트 구조물의 측벽에 산화물계의 절연물질로 이루어진 게이트 스페이서를 형성하는 단계;
    상기 게이트 구조물의 최상층 패턴인 하드 마스크 패턴을 제거하여, 폴리실리콘층 패턴을 노출시키는 단계; 및
    상기 제거된 하드 마스크 패턴의 둘레에 돌출되어 있는 게이트 스페이서를 제거하여 상기 폴리실리콘층 패턴 및 게이트 스페이서의 상부를 평탄하게 하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 게이트 전극 형성 방법.
  2. 제1항에 있어서, 상기 하드 마스크 패턴은 질화물 계열의 절연 물질로 형성하는 것을 특징으로 하는 반도체 장치의 게이트 전극 형성 방법.
  3. 제2항에 있어서, 상기 질화물 계열의 절연 물질로 형성되어 있는 하드 마스크 패턴은 인산을 식각액으로 사용하여 제거하는 것을 특징으로 하는 반도체 장치의 게이트 전극 형성 방법.
  4. 제1항에 있어서, 상기 제거된 하드 마스크 패턴의 둘레에 돌출되어 있는 게이트 스페이서는 불화 수소를 사용하여 세정함으로서 제거되는 것을 특징으로 하는 반도체 장치의 게이트 전극 형성 방법.
  5. 제1항에 있어서, 상기 폴리실리콘층 패턴 및 게이트 스페이서의 상부를 평탄하게 하는 단계를 수행한 이후에,
    상기 폴리실리콘층 패턴, 게이트 스페이서 및 반도체 기판의 프로파일을 따라 연속적으로 저지막을 더 형성하는 단계;
    상기 결과물 상에 층간 절연층을 형성하는 단계;
    상기 층간 절연층을 평탄화하여 상기 폴리실리콘층 패턴의 상부면을 노출시키는 단계를 더 구비하는 것을 특징으로 하는 반도체 장치의 게이트 전극 형성 방법.
  6. 제5항에 있어서, 상기 저지막은 질화물 계열의 절연물질을 증착시켜 형성하는 것을 특징으로 하는 반도체 장치의 게이트 전극 형성 방법.
  7. 제5항에 있어서, 상기 평탄화 공정은,
    상기 저지막의 상부면이 노출될 때까지 화학 기계적 연마(CMP)을 수행하는 단계; 및
    상기 노출된 저지막을 식각하여 상기 폴리실리콘층 패턴의 상부면을 노출시키는 단계를 수행하여 이루어지는 것을 특징으로 하는 반도체 장치의 게이트 전극형성 방법.
  8. 제7항에 있어서, 상기 화학 기계적 연마(CMP)는 상기 저지막에 대해 상기 층간 절연층이 4:1 내지 10:1의 연마 선택비를 갖는 슬러리를 사용하여 공정을 수행하는 것을 특징으로 하는 반도체 장치의 게이트 전극 형성 방법.
  9. 제5항에 있어서, 상기 평탄화 공정을 수행한 다음에 상기 노출된 폴리실리콘층의 상부에 선택적으로 금속 실리사이드층을 더 형성하는 것을 특징으로 하는 반도체 장치의 게이트 전극 형성 방법.
  10. 제9항에 있어서, 상기 금속 실리사이드층은 코발트 실리사이드(CoSix), 텅스텐 실리사이드(WSix), 티타늄 실리사이드(TiSix) 및 탄탈륨 실리사이드(TaSix)로 이루어진 군에서 선택되는 어느 하나로 이루어진 것을 특징으로 하는 반도체 장치의 게이트 전극 형성 방법.
  11. 반도체 기판 상에 산화막, 도전층, 유전막, 폴리실리콘층 및 질화막으로 이루어지는 하드 마스크층을 순차적으로 형성하는 단계;
    상기 하드 마스크층의 소정부위를 식각하여 하드 마스크 패턴을 형성하는 단계;
    상기 하드 마스크 패턴을 식각마스크로 하여 상기 폴리실리콘층, 유전막 및도전층을 연속적으로 식각하여, 산화막 패턴, 폴리실리콘층 패턴, 유전막 패턴, 도전층 패턴 및 하드 마스크 패턴이 적층된 형태로 이루어지는 게이트 구조물을 형성하는 단계;
    상기 게이트 구조물의 측벽에 산화물계의 절연물질로 이루어진 게이트 스페이서를 형성하는 단계;
    상기 게이트 구조물의 최상층 패턴인 하드 마스크 패턴을 제거하여 폴리실리콘층 패턴을 노출시키는 단계;
    상기 제거된 하드 마스크 패턴의 둘레에 돌출되어 있는 게이트 스페이서를 제거하여 상기 폴리실리콘층 패턴 및 게이트 스페이서 상부를 평탄하게 하는 단계;
    상기 폴리실리콘층 패턴, 게이트 스페이서, 및 반도체 기판의 프로파일을 따라 연속적으로 저지막을 형성하는 단계;
    상기 결과물 상에 층간 절연층을 형성하는 단계; 및
    상기 층간 절연층을 평탄화하여 상기 게이트 구조물의 상부면을 노출시키는 단계를 구비하는 것을 특징으로 하는 불휘발성 반도체 장치의 제조방법.
  12. 제11항에 있어서, 상기 하드 마스크 패턴은 인산을 식각액으로 사용하여 제거하는 것을 특징으로 하는 불휘발성 반도체 장치의 제조방법.
  13. 제11항에 있어서, 상기 게이트 구조물의 둘레로 돌출되어 있는 게이트 스페이서는 불화 수소를 사용하여 세정함으로서 제거하는 것을 특징으로 하는 불휘발성반도체 장치의 제조방법.
  14. 제11항에 있어서, 상기 저지막은 질화물 계열의 절연물질로 형성하는 것을 특징으로 하는 불휘발성 반도체 장치의 제조방법.
  15. 제11항에 있어서, 상기 평탄화 공정은,
    상기 저지막의 상부면이 노출될 때까지 화학 기계적 연마(CMP)을 수행하는 단계; 및
    상기 노출된 저지막을 식각하여 상기 폴리실리콘층 패턴의 상부면을 노출시키는 단계를 수행하여 이루어지는 것을 특징으로 하는 불휘발성 반도체 장치의 제조방법.
  16. 제15항에 있어서, 상기 저지막을 식각하는 단계는 습식 식각 또는 건식 식각을 수행하여 이루어지는 것을 특징으로 하는 불휘발성 반도체 장치의 제조방법.
  17. 제15항에 있어서, 상기 화학 기계적 연마(CMP)는 상기 저지막에 대해 상기 층간 절연층이 4:1 내지 10:1의 연마 선택비를 갖는 슬러리를 사용하여 공정을 수행하는 것을 특징으로 하는 불휘발성 반도체 장치의 제조방법.
  18. 제11항에 있어서, 상기 평탄화 공정을 수행한 다음에 상기 노출된 폴리실리콘층의 상부에 선택적으로 금속 실리사이드층을 더 형성하는 것을 특징으로 하는 불휘발성 반도체 장치의 제조방법.
  19. 제18항에 있어서, 상기 금속 실리사이드층은 코발트 실리사이드(CoSix), 텅스텐 실리사이드(WSix), 티타늄 실리사이드(TiSix) 및 탄탈륨 실리사이드(TaSix) 로 이루어진 군에서 선택되는 어느 하나로 이루어진 것을 특징으로 하는 불휘발성 반도체 장치의 제조방법.
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