JP2006295025A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

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Abstract

【課題】 ゲート電極の高さが低くなっても、ゲート電極とソース・ドレイン領域間の短絡の防止を図ることができるように改良された半導体装置の製造方法を提供することを主要な目的とする。
【解決手段】 半導体基板１の上に、ゲート絶縁膜３を介在させて、その上面に第１の絶縁層５が形成されたゲート電極１０を形成する。ゲート電極１０の側壁および第１の絶縁層５の上面を被覆するように、半導体基板１の上に第２の絶縁層７を形成する。第２の絶縁層７をエッチングバックし、ゲート電極１０の側壁にサイドウォールスペーサ１１を形成するとともに、素子領域の表面を露出させる。第１の絶縁層５をゲート電極１０の上面から除去する。ゲート電極１０の上面およびソース・ドレイン領域１ｂの表面を被覆するように、半導体基板１の表面に高融点金属膜８を形成し、その後アニールし、ゲート電極１０の上面およびソース・ドレイン領域１ｂの表面をシリサイド化し、シリサイド化層９を形成する。
【選択図】図２

Description

本発明は一般に半導体装置の製造方法に関するものであり、より特定的には、ゲート電極の薄膜化が可能になり、素子構造の微細化に対応することができ、ひいては半導体装置の高集積化を可能にするように改良された半導体装置の製造方法に関する。この発明は、またそのような方法によって得られた半導体装置に関する。
現在、回路素子の高速化のために、素子領域をシリサイド化することにより配線抵抗を低減する技術が用いられている。
従来の半導体装置の製造方法について説明する。
図１４（Ａ）を参照して、半導体基板１上に、素子領域を他の素子領域より区画する素子分離領域２を形成し、その上に、ゲート絶縁膜３、ポリシリコン層４を堆積する。
図１４（Ｂ）を参照して、ポリシリコン層４の上であって、ゲート配線を形成する部分に対応する部分に、リソグラフィー技術によりレジストパターン６を形成する。図１４（Ｂ）と（Ｃ）を参照して、レジストパターン６をマスクにして、ポリシリコン層４、ゲート絶縁膜３をエッチングし、ゲート電極１０を形成する。続いてレジストパターン６を除去する。
更に、図１４（Ｄ）を参照して、半導体基板１上に形成されたゲート電極１０を覆うように、絶縁層７としてシリコン酸化膜を堆積する。
図１４（Ｄ）と図１５（Ｅ）を参照して、絶縁層７をエッチングバックし、ゲート電極１０の側壁に、シリサイド化防止用のシリコン酸化膜のサイドウォールスペーサ１１を残す。引き続き、図示しないが、サイドウォールスペーサ１１をマスクにして、不純物イオンを注入することにより、半導体基板１の表面であって、ゲート電極１０の両側に一対のソース・ドレイン領域を形成する。
図１５（Ｆ）を参照して、半導体基板１の全面に、高融点金属のＴｉ（チタン）、Ｃｏ（コバルト）、Ｎｉ（ニッケル）等をスパッタ法により堆積し、高融点金属膜８を形成する。図１５（Ｇ）を参照して、適当な熱処理によってシリサイド化アニール処理を行うことにより半導体基板１と高融点金属膜８を反応させ、シリサイド化層９を形成する。図１５（Ｇ）と（Ｈ）を参照して、選択エッチングにより高融点金属膜８の内の未反応の高融点金属膜を除去すると、シリサイド化領域と非シリサイド化領域とが同時に形成できる。図示しないが、引き続き、半導体基板１の上に、層間絶縁膜を形成し、層間絶縁膜中に、シリサイド化層９に到るコンタクトホールを形成し、配線を形成すると半導体装置が完成する。
この方法によると、図１５（Ｇ）を参照して、シリサイド化アニール処理に際して、ソース・ドレイン領域からのシリコンの拡散がサイドウォールスペーサ１１上の高融点金属膜８中に起きても、サイドウォールスペーサ１１の表面上においてゲート電極１０とソース・ドレイン領域間の距離が十分な場合は、ゲート電極１０とソース・ドレイン領域の間においてシリサイド化層による短絡は発生しない。
しかし、ゲート配線の微細化に伴い、ゲート電極の膜厚は薄くなってきている。ゲート電極の膜厚を薄くした場合において、上記従来技術をそのまま適用した場合の、半導体装置の製造工程を図１６（Ａ）〜（Ｄ）および図１７（Ｅ）〜（Ｈ）に示す。これらの図において、図１４（Ａ）〜（Ｄ）および図１５（Ｅ）〜（Ｈ）に示すものと同一または相当する部分には、同一の参照番号を付し、その説明を繰り返さない。
さて、この場合、図１６（Ａ）を参照して、ゲート電極のもとになるポリシリコン層４は、上記従来技術に比べて、薄く形成される。この場合、図１７（Ｇ）を参照して、ゲート電極１０が薄膜化しているので、ゲート電極１０の側面部で、サイドウォールスペーサ１１の幅が狭くなり、サイドウォールスペーサ１１の表面上において、ゲート電極１０とソース・ドレイン領域間の距離が短くなる。そのため、シリサイド化アニール処理に際して、ソース・ドレイン領域からのシリコンの拡散がサイドウォールスペーサ１１上の高融点金属膜８中に起きると、サイドウォールスペーサ１１の表面上において薄いシリサイド化層が形成され、ゲート電極１０とソース・ドレイン領域の短絡が発生するという問題点があった。
上記問題点を解決するために、サイドウォールスペーサの表面におけるゲート電極とソース・ドレイン領域間の距離を長くするための方法として、図１８に示すような従来技術が提案されている（例えば特許文献１，２参照）。これらの図において、図１４（Ａ）〜（Ｄ）および図１５（Ｅ）〜（Ｈ）に示すものと同一または相当する部分には、同一の参照番号を付し、その説明を繰り返さない。
図１８（Ａ）を参照して、ゲート絶縁膜３、ゲート電極１０、ＰＳＧ膜パターン５１からなる凸状パターンの側面に、シリコン窒化膜のサイドウォールスペーサ１１を形成する。その後、図１８（Ｂ）を参照して、ＰＳＧ膜パターン５１を除去して、ゲート電極１０の高さよりも高く突き出した形状のサイドウォールスペーサ１１を残す。図１８（Ｃ）を参照して、チタン膜８を堆積し、４５０〜５５０℃の温度で５〜１０分間の加熱炉による加熱処理を行なう。その後、未反応のチタン膜を除去すると、図１８（Ｄ）を参照して、ゲート電極１０の表面とソース・ドレイン領域表面にシリサイド化層９が形成された半導体装置が得られる。
この方法によると、ゲート電極１０の高さよりも高く突き出した形状のサイドウォールスペーサ１１を形成することによって、サイドウォールスペーサ１１の表面におけるゲート電極１０とソース・ドレイン領域間の距離を長くすることができ、ひいては、シリサイド化工程でソース・ドレイン領域とゲート電極１０との間の短絡を抑えることができる。
特開平０８−２０４１９３号公報
特開平０８―２７４０４３号公報
しかし、図１８に示す従来方法のように、ゲート電極１０の高さよりも高く突き出した形状のサイドウォールスペーサ１１を有する場合、ゲート電極１０上からＰＳＧ膜５１を除去する工程からシリサイド化形成までの間の洗浄工程において受ける物理的ダメージ等により、サイドウォールスペーサ１１の上部の突起の欠落が生じ、パーティクルが発生する可能性がある。その結果、パーティクルの発生による製造装置の汚染、半導体基板へのパーティクルの付着に伴う、歩留まりの大幅な低下を引き起こすという問題があった。
この発明は上記のような問題点を解決するためになされたもので、ゲート電極の高さが低くなっても、ゲート電極とソース・ドレイン領域間の短絡の防止を図ることができるように改良された半導体装置の製造方法を提供することにある。
この発明の他の目的は、パーティクルを発生させずに、ゲート電極とソース・ドレイン領域間の短絡の防止を図ることができるように改良された半導体装置の製造方法を提供することにある。
この発明のさらに他の目的は、そのような方法によって得られた半導体装置を提供することにある。
この発明の第１の局面に従う半導体装置の製造方法においては、まず、半導体基板の表面に素子領域を他の素子領域から分離するための素子分離領域を形成する。次に半導体基板の上に、ゲート絶縁膜を介在させて、その上面に第１の絶縁層が形成されたゲート電極を形成する。上記ゲート電極の側壁および上記第１の絶縁層の上面を被覆するように、上記半導体基板の上に第２の絶縁層を形成する。上記第２の絶縁層をエッチングバックし、上記ゲート電極の側壁にサイドウォールスペーサを形成するとともに、上記素子領域の表面を露出させる。上記ゲート電極および上記サイドウォールスペーサをマスクにして、上記素子領域の表面に不純物イオンを注入することにより、上記半導体基板の表面であって、上記ゲート電極の両側に一対のソース・ドレイン領域を形成する。上記第１の絶縁層を上記ゲート電極の上面から除去する。上記ゲート電極の上面および上記ソース・ドレイン領域の表面を被覆するように、上記半導体基板の表面に高融点金属膜を形成し、その後アニールし、上記ゲート電極の上面および上記ソース・ドレイン領域の表面をシリサイド化し、シリサイド膜を形成する。未反応の高融点金属膜を除去する。
この発明によれば、上記第１の絶縁層の上面を被覆するように、上記半導体基板の上に、サイドウォールスペーサのもとになる第２の絶縁層を形成するので、ゲート電極の高さが低くなっても、サイドウォールスペーサ表面でのゲート電極とソース・ドレイン領域間の距離を充分に確保することができる。
この発明の好ましい実施態様によれば、上記第１の絶縁層を上記ゲート電極の上面から除去する工程をウェットエッチング処理により行う。これにより、上記第１の絶縁層のエッチングに際してゲート電極の上面を過剰に除去することがない。また、上記第１の絶縁層の除去に際しサイドウォールを過剰に除去することがない。
上記第１の絶縁層は、シリコン窒化膜またはシリコン酸窒化膜であるのが好ましい。また、上記第１の絶縁層は、下層がシリコン酸化膜であり、上層がシリコン窒化膜またはシリコン酸窒化膜である積層構造であってもよい。
上記第１の絶縁層の膜厚は、７０〜２００ｎｍであるのが好ましい。
上記第１の絶縁層を上記積層構造とする場合、下層のシリコン酸化膜の膜厚は５〜５０ｎｍであり、上層のシリコン窒化膜またはシリコン酸窒化膜の膜厚は７０〜１９０ｎｍのであるのが好ましい。
上記第２の絶縁層は、シリコン酸化膜で形成するのが好ましい。
また、上記第２の絶縁層の膜厚は７０〜１９０ｎｍであるのが好ましい。
上記第２の絶縁層は、下層がシリコン酸化膜であり、上層はシリコン窒化膜またはシリコン酸窒化膜である２層構造であってもよい。この場合、上記第２の絶縁層において、下層のシリコン酸化膜の膜厚は５〜２５ｎｍであり、上層のシリコン窒化膜またはシリコン酸窒化膜の膜厚は７０〜１９０ｎｍであるのが好ましい。
この発明の好ましい実施態様によれば、上記ゲート絶縁膜に接する付近の上記サイドウォールスペーサの幅をＷ、サイドウォールスペーサの高さをｈ、上記ゲート電極の高さをＴとすると、ｈ＝５Ｗ、Ｔ≧ｈ、Ｗ≧２０ｎｍの関係にある。
このように構成することにより、ゲート電極の高さが低くなっても、サイドウォールスペーサ表面でのゲート電極とソース・ドレイン領域間の距離を充分に確保することができる。
上記シリサイド膜は、Ｔｉ（チタン）、Ｃｏ（コバルト）またはＮｉ（ニッケル）のシリサイド膜であるのが好ましい。
上記半導体基板の上に層間絶縁膜を、単層または２層で形成する工程をさらに備えてもよい。
この発明の他の局面に従う半導体装置の製造方法においては、まず、半導体基板の表面に素子領域を他の素子領域から分離するための素子分離領域を形成する。次に、上記半導体基板の上に、ゲート絶縁膜を介在させて、その上面に第１の絶縁層が形成されたゲート電極を形成する。上記ゲート電極の側壁および上記第１の絶縁層の上面を被覆するように、上記半導体基板の上に第２の絶縁層を形成する。上記第２の絶縁層をエッチングバックし、上記ゲート電極の側壁にサイドウォールスペーサを形成するとともに、上記素子領域を露出させる。上記ゲート電極および上記サイドウォールスペーサをマスクにして、上記素子領域に不純物イオンを注入することにより、上記半導体基板の表面であって、上記ゲート電極の両側に一対のソース・ドレイン領域を形成する。上記一対のソース・ドレイン領域の表面を被覆するように第１の高融点金属膜を形成し、熱処理して該ソース・ドレイン領域の表面に第１のシリサイド化層を形成し、その後未反応の第１の高融点金属膜を除去する。上記第１の絶縁層が設けられた上記ゲート電極を被覆するように上記半導体基板の上に層間絶縁膜を形成する。上記層間絶縁膜の表面を研磨して平坦化するとともに、上記第１の絶縁層の表面を露出させる。露出した上記第１の絶縁膜を除去し、上記ゲート電極の上面を露出させる。露出した上記ゲート電極の上面を被覆するように、上記層間絶縁膜の上に第２の高融点金属膜を形成し、熱処理して上記ゲー電極の上面に第２のシリサイド化層を形成する。上記層間絶縁膜中にコンタクトホールを形成し、メタル配線を形成する。
この発明によれば、サイドウォールスペーサ上を覆うように層間絶縁膜を設けて、ゲート電極表面のシリサイド処理ができるので、ゲート電極表面とソース・ドレイン領域のショートの発生を防止できる
上記第１の絶縁層はシリコン窒化膜またはシリコン酸窒化膜を含むのが好ましい。
上記第１の絶縁層は下層がシリコン酸化膜であり、上層がシリコン窒化膜またはシリコン酸窒化膜である積層構造であってもよい。
上記第１の絶縁層中の上記シリコン窒化膜またはシリコン酸窒化膜の膜厚は１００〜２５０ｎｍであるのが好ましい。
上記第１の絶縁層が積層構造である場合、下層のシリコン酸化の膜厚は５〜５０ｎｍであり、上層のシリコン窒化膜またはシリコン酸窒化膜の膜厚は７０〜１９０ｎｍであるのが好ましい。
上記第２の絶縁層はシリコン酸化膜であるのが好ましい。
上記第２の絶縁層のシリコン酸化膜の膜厚は７０〜１９０ｎｍであるのが好ましい。
上記第２の絶縁層は下層がシリコン酸化膜であり、上層がシリコン窒化膜またはシリコン酸窒化膜の２層構造であってもよい。この場合、上記第２の絶縁層の下層のシリコン酸化膜の膜厚は５〜２５ｎｍであり、上層のシリコン窒化膜またはシリコン酸窒化膜の膜厚は７０〜１９０ｎｍであるのが好ましい。
上記層間絶縁膜の表面の研磨量は、上記第１の絶縁膜もその膜厚の５〜８０％が研磨される量とすると、サイドウォールスペーサの上部の突起をなくすることができる。
この発明の他の局面に従う半導体装置は、半導体基板と、上記半導体基板の上にゲート絶縁膜を介在させて形成されたゲート電極と、上記半導体基板の表面であって、上記ゲート電極の両側に形成された１対のソース/ドレイン領域と、上記ゲート電極の側壁に形成されたサイドウォールスペーサと、上記ゲート電極の上面および上記ソース/ドレイン領域の表面に形成されたシリサイド化層とを備えた半導体装置にかかる。そして、上記ゲート絶縁膜に接する付近の上記サイドウォールスペーサの幅をＷ、サイドウォールスペーサの高さをｈ、上記ゲート電極の高さをＴとすると、ｈ＝５Ｗ、Ｔ≧ｈ、Ｗ≧２０ｎｍの関係にあることを特徴とする。
この発明のさらに他の局面に従う半導体装置は、半導体基板と、上記半導体基板の上にゲート絶縁膜を介在させて形成されたゲート電極と、上記半導体基板の表面であって、上記ゲート電極の両側に形成された１対のソース/ドレイン領域と、上記ゲート電極の側壁に形成されたサイドウォールスペーサと、上記ゲート電極の上面および上記ソース/ドレイン領域の表面に形成されたシリサイド化層とを備えた半導体装置にかかる。そして、上記ゲート電極の表面に形成されたシリサイド化層の膜厚は、上記ソース/ドレイン領域の表面に形成されたシリサイド化層の膜厚より厚いことを特徴とする。
上記サイドウォールスペーサは、上記ゲート電極の側壁に接触するシリコン酸化膜で形成された下層と、該下層を介在させて上記ゲート電極の側壁に設けられたシリコン窒化膜またはシリコン酸窒化膜で形成された上層を含む２層構造であってもよい。
本発明の半導体装置の製造方法によれば、シリサイド領域と非シリサイド領域とを同時に形成する際に、ゲート電極の側面部で、一定以上の幅が確保されたサイドウォールスペーサが形成される。そのため、シリサイド化アニール処理の際、高融点金属中にソース・ドレイン領域からのシリコンの拡散が起きても十分なサイドウォール幅があるため、ゲート電極とソース・ドレイン領域の間がシリサイド化層で短絡されるのを抑えることができる。よってゲート電極の薄膜化が可能になり、素子構造の微細化に対応することができ、半導体装置の高集積化を可能にする。
以下、この発明の実施例を図面を用いて説明する。なお、以下の図において同一又は相当する部分には同一の参照番号を付す。
実施例１は、ゲート電極の表面のシリサイド化とソース・ドレイン領域のシリサイド化を同時に行う場合である。
図１（Ａ）を参照して、従来技術と同様に、半導体基板１であるシリコン基板の表面に、素子分離領域２を設けることにより、区画された複数の素子領域を形成する。次に、半導体基板１の上に、ゲート絶縁膜３、ポリシリコン層４を堆積する。
図１（Ｂ）を参照して、ポリシリコン層４の上に第１の絶縁層５を堆積する。第１の絶縁層５としてはシリコン窒化膜を使用する。第１の絶縁層５の膜厚は１４００Å程度にすることが望ましい。このように構成することにより、後述するように、ポリシリコン層４、ゲート絶縁膜３をエッチングする際に第１の絶縁層５の全てがエッチングされない。また、後述する第２の絶縁層７（図２（Ｇ））をエッチングする際にも第１の絶縁層５の全てがエッチングされない。また、シリサイド化アニール処理時に、サイドウォールスペーサ１１の表面における高融点金属膜中に、ソース・ドレイン領域からのシリコンの拡散が起きても、サイドウォールスペーサ１１の表面において、ゲート電極１０とソース・ドレイン領域とを短絡させるシリサイド化層が形成されない程度の、サイドウォールスペーサ１１の幅が確保される。
図１（Ｃ）と（Ｄ）を参照して、第１の絶縁層５の、ゲート電極を形成する部分に対応する表面部分に、リソグラフィー技術によりレジストパターン６を形成する。次にレジストパターン６をマスクにして、第１の絶縁層５を、一例としてマグネトロンＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）装置を用いて、以下の条件で、第１の絶縁層５を異方性エッチングする。
圧力：５０ｍＴｏｒｒ
高周波電力：５００Ｗ
ＣＨ2Ｆ2／Ａｒ／Ｏ2＝４０／３０／１５ｓｃｃｍ
図１（Ｄ）と図２（Ｅ）を参照して、アッシング装置を用いてレジストパターン６を除去する。
図２（Ｅ）と（Ｆ）を参照して、残存している第１の絶縁層５をエッチングマスクとして、それ以外の部分のポリシリコン層４とゲート絶縁膜３をエッチングし、ゲート電極１０を形成する。次にトランジスタのＬＤＤ領域１ａを形成するためのイオン注入を行う。
図２（Ｇ）を参照して、半導体基板１上に形成されたゲート電極１０と残存している第１の絶縁層５を覆うように第２の絶縁層７としてシリコン酸化膜を堆積する。図２（Ｇ）と（Ｈ）を参照して、第２の絶縁層７をエッチングバックすることにより、ゲート電極１０の側壁に、シリコン酸化膜のサードウォールスペーサ１１を残す。エッチングバックして得られるサイドウォールスペーサ１１の幅（加工されたゲート絶縁膜３に接する付近のサイドウォールスペーサ１１の幅）は、第２の絶縁層７にシリコン酸化膜のみを使用した場合１７〜２０ｎｍ程度となる。サイドウォールスペーサ１１の高さは、サイドウォールスペーサ１１の幅の５倍程度で、ゲート電極１０（第１絶縁層５の膜厚を含む）の高さとは略等しい。
図２（Ｈ）と図３（Ｉ）を参照して、残存している第１の絶縁層５を除去する。次にトランジスタのソース・ドレイン領域１ｂを形成する高濃度のＮ領域を形成するために、砒素等のイオン注入し、注入された砒素イオンの活性化のために熱処理を行う。
図３（Ｊ）を参照して、高融点金属のＴｉ（チタン）、Ｃｏ（コバルト）、Ｎｉ（ニッケル）等をスパッタ法、メッキ法、ＣＶＤ法により堆積することにより、高融点金属膜８を半導体基板１の全面に形成する。次に図３（Ｋ）を参照して、適当な熱処理を行うことによってシリサイド化アニール処理を行い、ゲート電極１０の表面およびソース・ドレイン領域１ｂの表面と高融点金属膜８を反応させ、シリサイド化層９を形成する。
図３（Ｋ）と図４（Ｌ）を参照して、選択エッチングにより高融点金属膜８の内の未反応の高融点金属膜を除去する。以上の工程により、シリサイド化領域と非シリサイド化領域とが同時に形成できる。
図４（Ｍ）を参照して、半導体基板１の上に、第１の層間絶縁膜１３および第２の層間絶縁膜１６を形成し、第１および第２層間絶縁膜１３，１６中に、シリサイド化層９の表面を露出させるコンタクトホール１５を形成し、メタル配線１４を設けることにより、半導体装置が完成する。
本実施例によれば、図３（Ｋ）の工程のシリサイド化アニール処理に際して、サイドウォールスペーサ１１の表面上の高融点金属膜中にソース・ドレイン領域からのシリコンの拡散が起きても、サイドウォールスペーサ１１の幅が十分にあるため、ゲート電極１０とソース・ドレイン領域１ｂの間がシリサイド化層で短絡されるのを抑えることができる。
本実施例は、ゲート電極の表面のシリサイド化と、ソース・ドレイン領域のシリサイド化を別工程で行う場合である。
図５（Ａ）を参照して、実施例１と同様に、半導体基板１の表面に、素子分離領域２を形成することにより、区画された複数の素子領域を形成する。半導体基板１の上に、ゲート絶縁膜３、ポリシリコン層４を堆積する。
次に図５(Ｂ)を参照して、ポリシリコン層４の上に、第１の絶縁層５を堆積する。第１の絶縁層５としては、シリコン酸化膜またはシリコン窒化膜またはシリコン窒酸化膜を使用する。第１の絶縁層５は、また、ポリシリコン層４上にシリコン酸化膜を５〜５０ｎｍ程度成長させ、その上にシリコン窒化膜またはシリコン窒酸化膜を７０〜１９０ｎｍ成長した積層構造としてもよい。
次に図５(Ｃ)と（Ｄ）を参照して、第１の絶縁層５の上の、ゲート電極部分に対応する部分にリソグラフィー技術によりレジストパターン６を形成する。次に、一例としてマグネトロンＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）装置を用いて、第１の絶縁層５をレジストパターン６をマスクにして、異方性エッチングする。
その後、図５（Ｄ）と図６（Ｅ）を参照して、アッシング装置と洗浄装置を用いてレジストパターン６を除去する。
つぎに図６（Ｅ）と（Ｆ）を参照して、残存している第１の絶縁層５をエッチングマスクとして、それ以外の部分のポリシリコン層４とゲート絶縁膜３をエッチングしゲート電極１０を形成する。次にトランジスタのＬＤＤ領域１ａを形成するためのイオン注入を行う。
更に、図６（Ｇ）を参照して、半導体基板１の上に、ゲート電極１０および残存している第１の絶縁層５を覆うように、第２の絶縁層７としてシリコン酸窒化膜またはシリコン窒化膜またはシリコン酸窒化膜を堆積する。
図６（Ｇ）と（Ｈ）を参照して、第２の絶縁層７をエッチングバックし、ゲート電極１０の側壁にサイドウォールスペーサ１１を形成する。第２の絶縁層７はシリコン酸窒化膜またはシリコン窒化膜を含むので、エッチングバックしてもサイドウォールスペーサ１１の幅（加工されたゲート絶縁膜３に接する付近のサイドウォールスペーサ１１の幅）も、第２の絶縁層７にシリコン酸化膜のみを使用したときより大きく形成できる。
次に図６（Ｈ）に示すようにトランジスタのソース・ドレイン領域１ｂの高濃度のＮ領域を形成するために、砒素等のイオンを注入し、注入された砒素イオンの活性化のために熱処理を行う。
この後、図７（Ｉ）に示すように高融点金属のＴｉ（チタン）、Ｃｏ（コバルト）、Ｎｉ（ニッケル）等を用いて、スパッタ法、メッキ法、ＣＶＤ法により、１０〜１００ｎｍ程度の高融点金属膜８を全面に堆積する。次に４５０〜６５０℃の熱処理工程によって第１のシリサイド化アニール処理を行うことにより半導体基板１と高融点金属膜８を反応させ、トランジスタのソース・ドレイン領域１ｂにシリサイド化層９を形成する。その後、選択エッチングにより高融点金属膜８の内の未反応の高融点金属膜を除去する。
次に図７（Ｊ）を参照して、第１の層間絶縁膜１３を半導体基板１上に３００〜８００ｎｍ程度を形成する。図７（Ｋ）を参照して、第１の層間絶縁膜１３を研磨して平坦化処理を行う。研磨のストッパー膜として、素子形成領域ではゲート電極上に形成されている第１の絶縁層５がその効果を発揮する。ストッパー膜は第１の絶縁層５と同様の材料で、半導体基板１の周辺部や素子分離領域上にも形成されている。このときの第１の絶縁層５の研磨量はその膜厚の２〜２０％程度にコントロールされる。
続いて、図７（Ｋ）と図７（Ｌ）を参照して、第１の絶縁層５を除去する。この結果、ゲート電極１０より高い高さを有するサイドウォールスペーサ１１が残された半導体装置が形成される。なお、第１の絶縁層５をシリコン酸化膜単独で形成すると、ゲート電極１０より高さが低いサイドウォールスペーサ１１が形成される。その後ゲート電極１０に高濃度のＮ領域を形成するために、砒素等のイオン注入し、注入された砒素イオンの活性化のために熱処理を行う。
次に図８（Ｍ）に示すように、高融点金属のＴｉ（チタン）、Ｃｏ（コバルト）、Ｎｉ（ニッケル）等をスパッタ法、メッキ法、ＣＶＤ法により堆積すると、高融点金属膜８が半導体基板１の上全面に形成される。次に４５０〜６５０℃の熱処理工程によってシリサイド化アニール処理を行うことにより、ゲート電極１０のポリシリコン層と高融点金属膜８を反応させると、ゲート電極１０の表面にシリサイド化層９が形成される。次に、選択エッチングにより高融点金属膜８の内の未反応の高融点金属膜を除去する。
トランジスタのゲート電極表面のシリサイド化は、従来では、ソース・ドレイン領域のシリサイド化と同時に行っており、ソース・ドレイン領域の深さを浅くするため、シリサイド化が十分に行うことができなかった。そのためゲート電極のポリシリコンの低抵抗化が不十分だった。本実施例に拠れば、単独で高融点金属膜の膜厚を選べ、かつ熱処理温度を高めに選べるので、今後の微細化に伴うポリシリコンゲート電極の低抵抗化が容易に達成できる。
また、従来のサリサイド処理は、サイドウォールスペーサの表面上の高融点金属膜内に、熱処理時、ソース・ドレインからシリコンが拡散移動し、シリサイド化層を生成し、ひいては、サイドウォールスペーサの表面上を電流経路として、ゲート電極表面とソース・ドレイン領域との間のショートの発生を引き起こしていた。しかし、本実施例２の方法によれば、サイドウォールスペーサ１１の表面上を第１層間絶縁膜１３で覆って、ゲート電極上面のシリサイド処理ができるので、ゲート電極表面とソース・ドレイン領域のショートの発生をより効率よく防止できるという効果がある。
次に、図８（Ｎ）を参照して、第２層間絶縁膜１６を半導体基板１上に５０〜２５０ｎｍの厚みで形成する。
次に、図８（Ｏ）を参照して、第１層間絶縁膜１３と第２層間絶縁膜１６中にコンタクトホール１５を形成後、メタル配線１４を形成してトランジスタが形成される。以後さらに層間絶縁膜を形成してもよいし、または表面保護膜を形成し半導体装置を完成させてもよい。
実施例３は実施例２の変形例にかかる。実施例２では、層間絶縁膜に２層構造を用いた場合を例示したが、図９に示すように１層構造であってもよい。このような半導体装置は、図８（Ｍ）工程において、未反応の高融点金属膜を除去した後、直接、第１層間絶縁膜１３にコンタクトホール１５を形成し、メタル配線１４を形成することによって形成される。
実施例４は、実施例２のさらなる変形例にかかる。まず、図５（Ａ）〜（Ｄ）工程、図６（Ｅ）〜（Ｈ）工程、図７（Ｉ）〜（Ｊ）工程までと同様の工程を経る。次に図７（Ｊ）と図１０（Ａ）を参照して、第１の絶縁層５が、その厚みの２０〜８０％が研磨されるように、第１の層間絶縁膜１３を研磨し、平坦化処理する。
本実施例によれば、第１の層間絶縁膜１３の平坦化処理時に、サイドウォールスペーサ１１の上部の突起部が除去され、ひいては第１のシリサイド化アニール処理時にサイドウォールスペーサ１１の上部の表面に残存した導電性の高融点金属膜８の片やシリサイド粒が除去される。ひいては、これらが原因となる、ゲート電極の表面部のシリサイド化層９とトランジスタのソース領域またはドレイン領域とのショートを防止できる。
その後、図７（Ｌ）、図８（Ｍ）（Ｎ）と同じ工程を経る。図１０（Ｂ）を参照して、第２層間絶縁膜１６を半導体基板１上に５０〜２５０ｎｍの厚みで形成する。次に、第１層間絶縁膜１３と第２層間絶縁膜１６中にコンタクトホール１５を形成後、メタル配線１４を形成してトランジスタが完成する。
本実施例は、実施例２のさらなる変形例にかかる。本実施例は、サイドウォールスペーサを２層構造にしたものである。まず、図５（Ａ）〜（Ｄ）工程、図６（Ｅ）〜（Ｆ）工程までと同様の工程を経る。
次に、図１１（Ａ）を参照して、半導体基板１上に、ゲート電極１０と残存している第１の絶縁層５を覆うように、シリコン酸化膜７ａを形成し、さらにその上にシリコン酸窒化膜(またはシリコン窒化膜)７ｂを堆積する。下層のシリコン酸化膜７ａの膜厚は５〜２５ｎｍであり、上層のシリコン酸窒化膜(またはシリコン窒化膜)７ｂの膜厚は７０〜１９０ｎｍである。
図１１（Ａ）と（Ｂ）を参照して、シリコン酸窒化膜(またはシリコン窒化膜)７ｂおよびシリコン酸化膜７ａをエッチングバックし、ゲート電極１０の側壁にサイドウォールスペーサ１１を形成する。サイドウォールスペーサ１１は、シリコン酸窒化膜(またはシリコン窒化膜)を含むので、エッチングバックしてもサイドウォールスペーサ１１の幅（加工されたゲート絶縁膜３に接する付近のサイドウォールスペーサ１１の幅）を、図６（Ｇ）に示すような第２の絶縁層７にシリコン酸化膜のみを使用したときより大きく形成できる。次に、トランジスタのソース・ドレイン領域１ｂの高濃度のＮ領域を形成するために、砒素等のイオン注入し、注入された砒素イオンの活性化のために熱処理を行う。
この後、図１１（Ｃ）に示すように高融点金属のＴｉ（チタン）、Ｃｏ（コバルト）、Ｎｉ（ニッケル）等を用いて、スパッタ法、メッキ法、ＣＶＤ法により、１０〜１００ｎｍ程度の高融点金属膜８を全面に堆積する。次に４５０〜６５０℃の熱処理工程によって第１のシリサイド化アニール処理を行うことにより半導体基板１と高融点金属膜８を反応させ、トランジスタのソース・ドレイン領域１ｂにシリサイド化層９を形成する。その後、選択エッチングにより高融点金属膜８の内の未反応の高融点金属膜を除去する。
次に図１１（Ｄ）を参照して、第１の層間絶縁膜１３を半導体基板１上に３００〜８００ｎｍ程度を形成する。図１２（Ｅ）を参照して、第１の層間絶縁膜１３を研磨して平坦化処理を行う。研磨のストッパー膜として、素子形成領域ではゲート電極上に形成されている第１の絶縁層５がその効果を発揮する。図示しないが、ストッパー膜は第１の絶縁層５と同様の材料で、半導体基板１の周辺部や素子分離領域上にも形成されている。このときの第１の絶縁層５の研磨量はその膜厚の２〜２０％程度にコントロールされる。
続いて、図１２（Ｅ）と図１２（Ｆ）を参照して、第１の絶縁層５を除去する。この結果、ゲート電極１０より高さの高いサイドウォールスペーサ１１が残された半導体装置が形成される。その後図７（Ｌ）、図８（Ｍ）および図８（Ｎ）と同様の工程を経て、シリサイド化層９をゲート電極１０の上に形成する。次に、図１２（Ｇ）を参照して、第１層間絶縁膜１３と第２層間絶縁膜１６中にコンタクトホール１５を形成後、メタル配線１４を形成してトランジスタが完成する。
本実施例は実施例５の変形例にかかる。図１３（Ａ）は、図１１（Ｄ）に相当する図である。図１３（Ａ）と図１３（Ｂ）を参照して、第１の絶縁層５が、その厚みの２０〜８０％が研磨されるように、第１の層間絶縁膜１３を研磨し、平坦化処理する。その後、図１３（Ｂ）と（Ｃ）を参照して、第１の絶縁層５を除去する。
本実施例によれば、第１の層間絶縁膜１３の平坦化処理時に、サイドウォールスペーサ１１の上部の突起部が除去され、ひいては第１のシリサイド化アニール処理時にサイドウォールスペーサ１１の上部に残存した導電性の高融点金属膜８の片やシリサイド粒が除去される。ひいては、これらが原因となる、ゲート電極の表面部のシリサイド化層９とトランジスタのソース領域またはドレイン領域とのショートを防止できる。
その後、図７（Ｌ）、図８（Ｍ）および図８（Ｎ）と同じ工程を経て、シリサイド化層９を形成する。図１３（Ｄ）を参照して、第２層間絶縁膜１６を半導体基板１上に５０〜２５０ｎｍを形成する。次に、第１層間絶縁膜１３と第２層間絶縁膜１６中にコンタクトホール１５を形成後、メタル配線１４を形成してトランジスタが形成される。
今回開示された実施例はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
本発明は、ゲート電極の薄膜化が可能になり、素子構造の微細化に対応することができ、半導体装置の高集積化を可能にする。
実施例１にかかる半導体装置の製造方法の順序の（Ａ）−（Ｄ）の工程における半導体装置の断面図である。 実施例１にかかる半導体装置の製造方法の順序の（Ｅ）−（Ｈ）の工程における半導体装置の断面図である。 実施例１にかかる半導体装置の製造方法の順序の（Ｉ）−（Ｋ）の工程における半導体装置の断面図である 実施例１にかかる半導体装置の製造方法の順序の（Ｌ）−（Ｍ）の工程における半導体装置の断面図である。 実施例２にかかる半導体装置の製造方法の順序の（Ａ）−（Ｄ）の工程における半導体装置の断面図である。 実施例２にかかる半導体装置の製造方法の順序の（Ｅ）−（Ｈ）の工程における半導体装置の断面図である。 実施例２にかかる半導体装置の製造方法の順序の（Ｉ）−（Ｌ）の工程における半導体装置の断面図である。 実施例２にかかる半導体装置の製造方法の順序の（Ｍ）−（Ｏ）の工程における半導体装置の断面図である。 実施例３にかかる半導体装置の断面図である。 実施例４にかかる半導体装置の製造方法の順序の（Ａ）−（Ｂ）の工程における半導体装置の断面図である。 実施例５にかかる半導体装置の製造方法の順序の（Ａ）−（Ｄ）の工程における半導体装置の断面図である。 実施例５にかかる半導体装置の製造方法の順序の（Ｅ）−（Ｇ）の工程における半導体装置の断面図である。 実施例６にかかる半導体装置の製造方法の順序の（Ａ）−（Ｄ）の工程における半導体装置の断面図である。 従来の半導体装置の製造方法の順序の（Ａ）−（Ｄ）の工程における半導体装置の断面図である。 従来の半導体装置の製造方法の順序の（Ｅ）−（Ｈ）の工程における半導体装置の断面図である。 他の従来の半導体装置の製造方法の順序の（Ａ）−（Ｄ）の工程における半導体装置の断面図である。 他の従来の半導体装置の製造方法の順序の（Ｅ）−（Ｈ）の工程における半導体装置の断面図である。 さらに他の従来の半導体装置の製造方法の順序の（Ａ）−（Ｄ）の工程における半導体装置の断面図である。
符号の説明
１ 半導体基板
２ 素子分離領域
３ ゲート絶縁層
４ ポリシリコン層
５ 第１の絶縁層
６ レジストパターン
７ 第２の絶縁層
８ 高融点金属膜
９ シリサイド化層
１０ ゲート電極
１１ サイドウォールスペーサ
１３ 第１層間絶縁膜
１４ メタル配線
１５ コンタクトホール
１６ 第２層間絶縁膜

Claims (25)

  1. 半導体基板の表面に素子領域を他の素子領域から分離するための素子分離領域を形成する工程と、
    前記半導体基板の上に、ゲート絶縁膜を介在させて、その上面に第１の絶縁層が形成されたゲート電極を形成する工程と、
    前記ゲート電極の側壁および前記第１の絶縁層の上面を被覆するように、前記半導体基板の上に第２の絶縁層を形成する工程と、
    前記第２の絶縁層をエッチングバックし、前記ゲート電極の側壁にサイドウォールスペーサを形成するとともに、前記素子領域の表面を露出させる工程と、
    前記ゲート電極および前記サイドウォールスペーサをマスクにして、前記素子領域の表面に不純物イオンを注入することにより、前記半導体基板の表面であって、前記ゲート電極の両側に一対のソース・ドレイン領域を形成する工程と、
    前記第１の絶縁層を前記ゲート電極の上面から除去する工程と、
    前記ゲート電極の上面および前記ソース・ドレイン領域の表面を被覆するように、前記半導体基板の表面に高融点金属膜を形成し、その後アニールし、前記ゲート電極の上面および前記ソース・ドレイン領域の表面をシリサイド化し、シリサイド膜を形成する工程と、
    未反応の高融点金属膜を除去する工程とを備えた半導体装置の製造方法。
  2. 前記第１の絶縁層は、シリコン窒化膜またはシリコン酸窒化膜であることを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記第１の絶縁層は、下層がシリコン酸化膜であり、上層がシリコン窒化膜またはシリコン酸窒化膜である積層構造であることを特徴とする請求項１に記載の半導体装置の製造方法。
  4. 前記第１の絶縁層の膜厚は、７０〜２００ｎｍであることを特徴とする請求項１から３のいずれか１項に記載の半導体装置の製造方法。
  5. 前記第１の絶縁層の、下層のシリコン酸化膜の膜厚は５〜５０ｎｍであり、上層のシリコン窒化膜またはシリコン酸窒化膜の膜厚は７０〜１９０ｎｍのである請求項３に記載の半導体装置の製造方法。
  6. 前記第２の絶縁層は、シリコン酸化膜であることを特徴とする請求項１から５のいずれか１項に記載の半導体装置の製造方法。
  7. 前記第２の絶縁層の膜厚は７０〜１９０ｎｍであることを特徴とする請求項１から６のいずれか１項に記載の半導体装置の製造方法。
  8. 前記第２の絶縁層は、下層がシリコン酸化膜であり、上層はシリコン窒化膜またはシリコン酸窒化膜であることを特徴とする請求項１から５のいずれか１項に記載の半導体装置の製造方法。
  9. 前記第２の絶縁層において、下層のシリコン酸化膜の膜厚は５〜２５ｎｍであり、上層のシリコン窒化膜またはシリコン酸窒化膜の膜厚は７０〜１９０ｎｍであることを特徴とする請求項８に記載の半導体装置の製造方法。
  10. 前記ゲート絶縁膜に接する付近の前記サイドウォールスペーサの幅をＷ、サイドウォールスペーサの高さをｈ、前記ゲート電極の高さをＴとすると、
    ｈ＝５Ｗ、Ｔ≧ｈ、Ｗ≧２０ｎｍの関係にあることを特徴とする請求項１から９のいずれか１項に記載の半導体装置の製造方法。
  11. 前記シリサイド膜は、Ｔｉ（チタン）、Ｃｏ（コバルト）またはＮｉ（ニッケル）のシリサイド膜である請求項１から１０のいずれか１項に記載の半導体装置の製造方法。
  12. 前記半導体基板の上に層間絶縁膜を、単層または２層で形成する工程をさらに備える請求項１から１１のいずれか１項に記載の半導体装置の製造方法。
  13. 半導体基板の表面に素子領域を他の素子領域から分離するための素子分離領域を形成する工程と、
    前記半導体基板の上に、ゲート絶縁膜を介在させて、その上面に第１の絶縁層が形成されたゲート電極を形成する工程と、
    前記ゲート電極の側壁および前記第１の絶縁層の上面を被覆するように、前記半導体基板の上に第２の絶縁層を形成する工程と、
    前記第２の絶縁層をエッチングバックし、前記ゲート電極の側壁にサイドウォールスペーサを形成するとともに、前記素子領域を露出させる工程と、
    前記ゲート電極および前記サイドウォールスペーサをマスクにして、前記素子領域に不純物イオンを注入することにより、前記半導体基板の表面であって、前記ゲート電極の両側に一対のソース・ドレイン領域を形成する工程と、
    前記一対のソース・ドレイン領域の表面を被覆するように第１の高融点金属膜を形成し、熱処理して該ソース・ドレイン領域の表面に第１のシリサイド化層を形成し、その後未反応の第１の高融点金属膜を除去する工程と、
    前記第１の絶縁層が設けられた前記ゲート電極を被覆するように前記半導体基板の上に層間絶縁膜を形成する工程と、
    前記層間絶縁膜の表面を研磨して平坦化するとともに、前記第１の絶縁層の表面を露出させる工程と、
    露出した前記第１の絶縁膜を除去し、前記ゲート電極の上面を露出させる工程と、
    露出した前記ゲート電極の上面を被覆するように、前記層間絶縁膜の上に第２の高融点金属膜を形成し、熱処理して前記ゲー電極の上面に第２のシリサイド化層を形成する工程と、
    前記層間絶縁膜中にコンタクトホールを形成し、メタル配線を形成する工程とを含む半導体装置の製造方法。
  14. 前記第１の絶縁層はシリコン窒化膜またはシリコン酸窒化膜を含む請求項１３に記載の半導体装置の製造方法。
  15. 前記第１の絶縁層は下層がシリコン酸化膜であり、上層がシリコン窒化膜またはシリコン酸窒化膜である積層構造であることを特徴とする請求項１３または１４に記載の半導体装置の製造方法。
  16. 前記第１の絶縁層中の前記シリコン窒化膜またはシリコン酸窒化膜の膜厚は１００〜２５０ｎｍであることを特徴とする請求項１４に記載の半導体装置の製造方法。
  17. 前記第１の絶縁層の下層のシリコン酸化の膜厚は５〜５０ｎｍであり、上層のシリコン窒化膜またはシリコン酸窒化膜の膜厚は７０〜１９０ｎｍであることを特徴とする請求項１５に記載の半導体装置の製造方法。
  18. 前記第２の絶縁層はシリコン酸化膜であることを特徴とする請求項１３から１７のいずれか１項に記載の半導体装置の製造方法。
  19. 前記第２の絶縁層のシリコン酸化膜の膜厚は７０〜１９０ｎｍであることを特徴とする請求項１８に記載の半導体装置の製造方法。
  20. 前記第２の絶縁層は下層がシリコン酸化膜であり、上層がシリコン窒化膜またはシリコン酸窒化膜の２層構造であることを特徴とする請求項１３から１７のいずれか１項に記載の半導体装置の製造方法。
  21. 前記第２の絶縁層の、下層のシリコン酸化膜の膜厚は５〜２５ｎｍであり、上層のシリコン窒化膜またはシリコン酸窒化膜の膜厚は７０〜１９０ｎｍであることを特徴とする請求項２０に記載の半導体装置の製造方法。
  22. 前記層間絶縁膜の表面の研磨量は、前記第１の絶縁膜もその膜厚の５〜８０％が研磨される量とする請求項１３に記載の半導体装置の製造方法。
  23. 半導体基板と、
    前記半導体基板の上にゲート絶縁膜を介在させて形成されたゲート電極と、
    前記半導体基板の表面であって、前記ゲート電極の両側に形成された１対のソース/ドレイン領域と、
    前記ゲート電極の側壁に形成されたサイドウォールスペーサと、
    前記ゲート電極の上面および前記ソース/ドレイン領域の表面に形成されたシリサイド化層とを備えた半導体装置において、
    前記ゲート絶縁膜に接する付近の前記サイドウォールスペーサの幅をＷ、サイドウォールスペーサの高さをｈ、前記ゲート電極の高さをＴとすると、
    ｈ＝５Ｗ、Ｔ≧ｈ、Ｗ≧２０ｎｍの関係にあることを特徴とする半導体装置。
  24. 半導体基板と、
    前記半導体基板の上にゲート絶縁膜を介在させて形成されたゲート電極と、
    前記半導体基板の表面であって、前記ゲート電極の両側に形成された１対のソース/ドレイン領域と、
    前記ゲート電極の側壁に形成されたサイドウォールスペーサと、
    前記ゲート電極の上面および前記ソース/ドレイン領域の表面に形成されたシリサイド化層とを備えた半導体装置において、
    前記ゲート電極の表面に形成されたシリサイド化層の膜厚は、前記ソース/ドレイン領域の表面に形成されたシリサイド化層の膜厚より厚いことを特徴とする半導体装置。
  25. 前記サイドウォールスペーサは、前記ゲート電極の側壁に接触するシリコン酸化膜で形成された下層と、該下層を介在させて前記ゲート電極の側壁に設けられたシリコン窒化膜またはシリコン酸窒化膜で形成された上層を含む２層構造である、請求項２３または２４に記載の半導体装置。

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