KR100404231B1 - 반도체 소자의 제조방법 - Google Patents

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Abstract

본 발명은 피모스(PMOS) 게이트 폴리의 면저항을 줄이어 소자 특성을 향상시키기에 적합한 반도체 소자의 제조방법에 관한 것으로, 소자분리막이 형성된 반도체 기판상에 게이트를 형성하는 단계와, 상기 게이트를 포함한 반도체 기판의 표면상에 제 1 절연막과 제 2 절연막을 차례로 형성하고 게이트 양측면에만 남도록 상기 제 1, 2 절연막을 선택적으로 제거하여 절연막 측벽을 형성하는 단계와, 상기 게이트 및 절연막 측벽 양측의 반도체 기판에 소오스/드레인 영역을 형성하는 단계와, 상기 게이트 상면이 완전히 덮이도록 상기 반도체 기판상에 블로킹막을 평탄 형성하는 단계와, 게이트 및 절연막 측벽 상부가 소정 두께로 노출되도록 상기 블로킹막을 제거함과 동시에 상기 노출된 게이트 양측의 제 1 절연막을 제거하여 게이트 상부 양측면을 노출하는 단계와, 상기 노출된 게이트 상면 및 상부 양측면에 제 1 살리사이드막을 형성하는 단계와, 상기 블로킹막을 완전히 제거하여 상기 소오스/드레인 영역이 형성된 반도체 기판을 노출하는 단계와, 상기 게이트 상면과 소오스/드레인 영역이 형성된 반도체 기판의 표면에 제 2 살리사이드막을 형성하는 단계를 포함하여 형성한다.

Description

반도체 소자의 제조방법{Method for Fabricating of Semiconductor Device}
본 발명은 반도체 소자에 관한 것으로 특히, 피모스(PMOS) 게이트의 면저항(Rs)을 줄이어 졍션 리퀴지(Junction Leakage) 등을 방지하여 소자 특성을향상시키기에 접합한 반도체 소자의 제조방법에 관한 것이다.
현재, 로직 디바이스(Logic Device) 제조에 있어서 가장 큰 문제점 중의 하나는 피모스(PMOS) 게이트 전극에 형성되는 살리사이드(Salicide) 면저항(Rs :Sheet Resist)의 특성 열화이다.
이와 같은 살리사이드는 열적 안정성(Thermal Stability)이 매우 낮아서 살리사이드 형성 후 후속으로 진행되는 열공정에 따른 상기 살리사이드의 면저항 증가로 인하여 특성 열화가 더욱 심화되고 있는 실정이다.
특히, 이러한 문제는 엔모스 게이트 폴리(Gate Poly) 살리사이드, 엔모스 액티브(Active) 살리사이드, 피모스 액티브 살리사이드에서보다 피모스 게이트 폴리 살리사이드에서 심각하며, 선폭이 줄어듦에 따라서 그 정도가 점점 심화되고 있다.
이러한 열적 안정성이 낮음으로 인한 문제점을 해결하기 위해 많은 노력을 하고 있으나, 실제적으로 문제 해결을 위해 요구되는 공정 마진(Margin)을 확보하기가 쉽지 않은 상황이다.
종래 기술에서는 살리사이드의 두께가 두꺼울수록 열적 안정성이 향상되는 일반적인 원리에 입각하여 살리사이드의 두께를 두껍게 형성하고자 시도하였다.
그러나, 이러한 두터운 살리사이드는 게이트 폴리에서는 문제되지 않지만, 액티브 영역에서는 졍션 깊이(Junction Depth)가 줄어들게 되는 원인이 되어 졍션 리퀴지(Junction Leakage) 특성이 열화되는 문제점을 안고 있다.
그러나, 상기와 같은 종래의 반도체 소자의 제조방법은 다음과 같은 문제점이 있다.
첫째, 피모스 게이트에 형성되는 살리사이드막은 열적 안정성이 낮기 때문에 후속 열처리 공정에서 면저항이 증가하게 되므로 소자 특성이 저하된다.
둘째, 면저항 감소를 위하여 두꺼운 살리사이드막을 적용하면 액티브 영역에서 졍션 깊이가 줄어들게 되므로 졍션 리퀴지 특성이 열화된다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 졍션 리퀴지 특성이 열화됨 없이 게이트 살리사이드막의 열적 안정성을 향상시키기에 적합한 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1i는 본 발명의 실시예에 따른 반도체 소자의 제조공정 단면도
도면의 주요 부분에 대한 부호설명
711 : 반도체 기판 12 : 소자분리 영역
13 : 게이트 산화막 14 : 게이트 전극
15 : HLD막 16 : 질화막
17 : 절연막 측벽 18/19 : 소오스/드레인 영역
20 : 블로킹막 21 : 제 1 코발트막
22 : 제 1 티타늄 질화막 23 : 제 1 살리사이드막
24 : 제 2 코발트막 25 : 제 2 티타늄 질화막
26 : 제 2 살리사이드막
상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 제조방법은 소자분리막이 형성된 반도체 기판상에 게이트를 형성하는 단계와, 상기 게이트를 포함한 반도체 기판의 표면상에 제 1 절연막과 제 2 절연막을 차례로 형성하고 게이트 양측면에만 남도록 상기 제 1, 2 절연막을 선택적으로 제거하여 절연막 측벽을 형성하는 단계와, 상기 게이트 및 절연막 측벽 양측의 반도체 기판에 소오스/드레인 영역을 형성하는 단계와, 상기 게이트 상면이 완전히 덮이도록 상기 반도체 기판상에 블로킹막을 평탄 형성하는 단계와, 게이트 및 절연막 측벽 상부가 소정 두께로 노출되도록 상기 블로킹막을 제거함과 동시에 상기 노출된 게이트 양측의 제 1 절연막을 제거하여 게이트 상부 양측면을 노출하는 단계와, 상기 노출된 게이트 상면 및 상부 양측면에 제 1 살리사이드막을 형성하는 단계와, 상기 블로킹막을 완전히 제거하여 상기 소오스/드레인 영역이 형성된 반도체 기판을 노출하는 단계와, 상기 게이트 상면과 소오스/드레인 영역이 형성된 반도체 기판의 표면에 제 2 살리사이드막을 형성하는 단계를 포함하여 형성함을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체 소자의 제조방법을 설명하면 다음과 같다.
도 1a 내지 도 1i는 본 발명의 실시예에 따른 반도체 소자의 제조공정 단면도이다.
우선, 도 1a에 도시된 바와 같이 반도체 기판(11)에 소자분리 영역(12)을 형성하여 액티브(Active) 영역을 정의한다.
이어, 상기 액티브 영역의 반도체 기판(11)상에 게이트 산화막(13)을 개재하여 복수개의 게이트 전극(14)을 형성하고 상기 게이트 전극(14)을 포함한 반도체 기판(11)의 표면상에 HLD(High temperature Low pressure Deposition)막(15)을 증착하고, 상기 HLD막(15)상에 소정 두께의 질화막(16)을 형성한다.
여기서, 상기 게이트 전극(14)은 통상의 게이트 전극 물질인 폴리 실리콘막으로 형성한다.
이어, 에치백(Etch-back) 공정으로 상기 질화막(16)과 HLD막(15)을 선택적으로 제거하여 상기 게이트 전극(14) 양측면에 절연막 측벽(17)을 형성한다.
이어, 상기 게이트 전극(14)과 절연막 측벽(17)을 마스크로 불순물 이온을 주입하여 상기 게이트 전극(14) 및 절연막 측벽(17) 양측의 액티브 영역의 반도체 기판(11)에 소오스 영역(18) 및 드레인 영역(19)을 형성한다.
이어, 도 1b에 도시된 바와 같이 상기 반도체 기판(11)의 전면에 상기 3900∼4100Å의 두께로 블로킹(Blocking)막(20)을 형성한다.
상기 블로킹막(20)은 차후에 실시되는 살리사이드(Salicide) 공정에 대한 블로킹(Blocking) 역할을 하는 것으로, 플로우(Flow) 특성이 우수한 BPSG막을 이용한다.
이어, 750∼850℃에서 30∼60분 동안 어닐링(Annealing) 공정을 실시하여 상기 블로킹막(20)을 플로우(Flow)시키어 도 1c에 도시된 바와 같이 상기 블로킹막(20)의 표면을 평탄화시킨다.
이어, 전면에 포토레지스트(도시하지 않음)를 도포하고 노광 및 현상 공정으로 살리사이드 공정이 진행될 영역이 노출되도록 상기 포토레지스트를 선택적으로 패터닝한다.
이어, 상기 패터닝된 포토레지스트를 마스크로 상기 블로킹막(20)을 2300∼2500Å의 타겟(Target)으로 하여 에치백(Etch-back) 공정을 실시하여 상기 살리사이드 공정이 진행될 영역의 게이트 전극(14) 및 절연막 측벽(17) 상부를 소정 두께로 노출시킨다.
이때, A 부분에 도시된 바와 같이 상기 게이트 전극(14) 상부뿐만 아니라 상기 게이트 전극(14)과 질화막(16) 사이의 HLD막(15)도 상기 노출된 게이트 전극(14)의 두께만큼 게이트 전극(14) 상면으로부터 식각되어 상기 게이트 전극(14) 상부 양측에 홀(B)이 형성된다.
이어, 도 1e에 도시된 바와 같이 상기 노출된 게이트 전극(14)을 포함한 반도체 기판(11)의 전면에 제 1 코발트(Co)막(21)과 제 1 티타늄 질화막(TiN)(22)을차례로 증착한다.
이때, 상기 게이트 전극(14)과 질화막(16) 사이에 형성된 홀(B)에는 상기 제 1 코발트막(21)이 채워지게 된다.
이어, 300∼400℃의 온도로 약 30초간 1차 급속열처리 공정(RTP : Rapid Thermal Process)을 실시하여 상기 게이트 전극(14)의 실리콘과 상기 제 1 코발트막(21)의 코발트를 반응시키므로써 상기 게이트 전극(14)의 상면과 상기 게이트 전극(14) 양측의 상기 홀(B)에 코발트 살리사이드막(23)이 형성한다.
이때, 상기 코발트 살리사이드막(23)은 상기 게이트 전극(14)의 실리콘(Si)과 상기 제 1 코발트막(21)의 코발트(Co)가 반응하여 형성되는 것으로, 실리콘(Si)을 함유하는 게이트 전극(14)상에서는 형성되지만, 실리콘(Si)을 함유하고 있지 않은 상기 층간 절연막(17)과 블로킹막(20)상에서는 형성되지 않는다.
여기서, 상기 코발트 살리사이드막(23)이 상기 게이트 전극(14) 상면뿐만 아니라 측면에도 형성되게 되므로, 게이트 전극(14)의 유효 면적이 증가되므로 게이트 면저항이 줄어들게 된다.
이어, 반응하지 않고 잔류하는 제 1 티타늄 질화막(22)과 제 1 코발트막(21)을 NH4OH, H2O2,H2O의 혼합 용액을 이용하여 10∼15분간 처리한 후, HCl, H2O2, H2O 혼합 용액을 이용하여 10∼15분간 처리하여 제거한다.
이어, 도 1g에 도시된 바와 같이 상기 포토레지스트(도시하지 않음)를 마스크로 상기 살리사이드 공정이 진행될 영역의 블로킹막(20)을 완전히 제거한다.
이어, 도 1h에 도시된 바와 같이 전면에 제 2 코발트막(24)과 제 2 티타늄 질화막(25)을 차례로 증착한다.
이어, 450∼550℃에서 50초 내지 70초간 2차 급속열처리(RTP) 공정을 실시하여 상기 게이트 전극(14), 상기 소오스 영역(18) 및 드레인 영역(19)의 실리콘과 상기 제 2 코발트막(24)의 코발트(Co)를 반응시키어 상기 게이트 전극(14) 상부의 제 1 살리사이드막(23)의 표면과 소오스 영역(18) 및 드레인 영역(19)의 표면에 제 2 살리사이드막(26)을 형성한다.
이때, 상기 게이트 전극(14) 상부에는 상기 제 1 살리사이드막(23)과 제 2 살리사이드막(26)이 적층되어 형성되고 상기 소오스 영역(18) 및 드레인 영역(19) 상에서는 제 2 살리사이드막(26)만이 형성되므로, 상기 소오스 영역(18) 및 드레인 영역(19)에서는 약 400Å의 두께로 살리사이드막이 형성되는 반면, 게이트 전극(14)상부에서 약 700Å의 두께로 살리사이드층이 형성되게 된다.
이어, 상기 반응 후에 잔류하는 제 2 티타늄 질화막(25)과 제 2 코발트막(24)을 제거하고 700∼800℃에서 약 30초간 3차 열처리 공정을 실시한다.
그리고, 도면에는 도시하지 않았지만 상기 블로킹막(20)을 제거하고 층간 절연막을 증착 및 평탄화한 후, 상기 층간 절연막에 콘택홀을 형성하고 상기 콘택홀을 통해 상기 게이트 전극(14) 및 소오스 영역(18)과 드레인 영역(19)에 접속되는 메탈 배선 공정을 실시하여 본 발명에 따른 반도체 소자를 완성한다.
상기와 같은 본 발명의 반도체 소자의 제조방법은 다음과 같은 효과가 있다.
첫째, 게이트 전극상부의 살리사이드층을 두껍게 형성할 수 있으므로 피모스 게이트 폴리의 면저항을 효과적으로 줄일 수 있다.
둘째, 살리사이드층이 게이트 전극의 상부뿐만 아니라 양측면에도 형성하므로 게이트의 면저항을 효과적으로 감소시킬 수 있다.
셋째, 게이트의 면저항을 줄일 수 있으므로 소자의 동작 속도를 향상시킬 수 있다.
넷째, 소오스 영역과 드레인 영역 상부의 살리사이드막을 두텁게 형성하지 않아도 되므로 졍션 깊이 감소로 인한 졍션 리퀴지 특성 열화를 방지할 수 있다.

Claims (7)

  1. 소자분리막이 형성된 반도체 기판상에 게이트를 형성하는 단계;
    상기 게이트를 포함한 반도체 기판의 표면상에 제 1 절연막과 제 2 절연막을 차례로 형성하고 게이트 양측면에만 남도록 상기 제 1, 2 절연막을 선택적으로 제거하여 절연막 측벽을 형성하는 단계;
    상기 게이트 및 절연막 측벽 양측의 반도체 기판에 소오스/드레인 영역을 형성하는 단계;
    상기 게이트 상면이 완전히 덮이도록 상기 반도체 기판상에 블로킹막을 평탄 형성하는 단계;
    게이트 및 절연막 측벽 상부가 소정 두께로 노출되도록 상기 블로킹막을 제거함과 동시에 상기 노출된 게이트 양측의 제 1 절연막을 제거하여 게이트 상부 양측면을 노출하는 단계;
    상기 노출된 게이트 상면 및 상부 양측면에 제 1 살리사이드막을 형성하는 단계;
    상기 블로킹막을 완전히 제거하여 상기 소오스/드레인 영역이 형성된 반도체 기판을 노출하는 단계;
    상기 게이트 상면과 소오스/드레인 영역이 형성된 반도체 기판의 표면에 제 2 살리사이드막을 형성하는 단계를 포함하여 형성함을 특징으로 하는 반도체 소자의 제조방법.
  2. 제 1항에 있어서, 상기 제 1 살리사이드막은 반도체 기판상에 제 1 코발트막(Co)과 제 1 티타늄 질화막(TiN)을 차례로 형성하고 300∼400℃에서 1차 열처리 공정을 실시하여 상기 게이트와 제 1 코발트막을 반응시키어 형성함을 특징으로 하는 반도체 소자의 제조방법.
  3. 제 1항에 있어서, 상기 제 2 살리사이드막은 반도체 기판상에 제 2 코발트막과 제 2 티타늄 질화막을 차례로 형성하고 400∼600℃에서 2차 열처리 공정을 실시하여 상기 게이트 및 상기 소오스/드레인 영역이 형성된 반도체 기판과 상기 제 2 코발트막을 반응시키어 형성함을 특징으로 하는 반도체 소자의 제조방법.
  4. 제 1항에 있어서, 상기 블로킹막은 3900∼4100Å 두께의 BPSG막으로 형성함을 특징으로 하는 반도체 소자의 제조방법.
  5. 제 1항에 있어서, 상기 블로킹막은 750∼850℃의 온도에서 30∼60분 동안 어닐링 공정을 실시하여 평탄화시키는 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 제 1항에 있어서, 상기 블로킹막에 대한 식각 타겟을 2300∼2500Å으로 하는 에치백 공정으로 상기 게이트 및 절연막 측벽 상부를 노출키는 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 제 2항에 있어서, 상기 제 1 실리사이드막을 형성한 후에 잔류하는 제 1 티타늄 질화막과 제 1 코발트막을 NH4OH, H2O2,H2O의 혼합 용액을 이용하여 10∼15분간 처리한 후, HCl, H2O2, H2O 혼합 용액을 이용하여 10∼15분간 처리하여 제거하는 공정을 더 포함하여 형성함을 특징으로 하는 반도체 소자의 제조방법.
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