KR20010069128A - 반도체장치의 실리사이드층 형성방법 - Google Patents

반도체장치의 실리사이드층 형성방법 Download PDF

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Abstract

본 발명은 반도체장치의 실리사이드층 형성방법에 관한 것으로서, 특히, 실리사이드층을 포함하는 폴리사이드형 게이트를 형성하기 위하여 식각선택비가 큰 절연물질로 이루어진 이중 측벽 스페이서를 갖는 제 1 게이트패턴을 형성한 다음 이중 측벽 스페이서의 내측 절연물질을 일부 제거하여 제 1 게이트패턴의 노출 부위를 확장한 후 노출된 제 1 게이트패턴 표면에 에피층을 성장시켜 제 2 게이트 패턴을 만든 다음 실리사이드를 형성하여 실리사이드의 균일성을 확보하고 소자의 고집적화에 따른 저항을 크게 감소시키도록 한 반도체장치의 살리사이드층 형성방법에 관한 것이다. 본 발명에 따른 실리사이드층 형성방법은 반도체 기판의 소정 부위에 게이트절연막을 개재한 상기 반도체로 이루어진 게이트를 형성하는 단계와, 상기 게이트 측면 하단의 상기 기판에 서로 대응되는 한 쌍의 불순물 확산영역을 형성하는 단계와, 상기 게이트 측면에 제 1 절연막으로 이루어진 제 1 측벽 스페이서를 형성하는 단계와, 상기 제 1 측벽 스페이서의 측면에 제 2 절연막으로 상기 제 1 측벽 스페이서의 상부 표면을 노출시키도록 제 2 측벽 스페이서를 형성하는 단계와, 상기 제 1 측벽 스페이서의 노출된 부위를 일부 제거하여 상기 게이트의 노출면적을 증가시키는 공간을 형성하는 단계와, 노출된 상기 게이트 표면과 노출된 상기 불순물 확산영역의 표면에 상기 반도체로 이루어진 제 1 반도체층과 제 2 반도체층을 각각 형성하는 단계와, 상기 제 1 반도체층과 상기 제 2 반도체층을 금속과 실리사이데이션시켜 제 1 실리사이드층과 제 2 실리사이드층을 각각 형성하는 단계를 포함하여 이루어진다.

Description

반도체장치의 실리사이드층 형성방법{METHOD OF FORMING A SILICIDE LAYER IN SEMICONDUCTOR DEVICES}
본 발명은 반도체장치의 실리사이드층 형성방법에 관한 것으로서, 특히, 실리사이드층을 포함하는 폴리사이드형 게이트를 형성하기 위하여 식각선택비가 큰 절연물질로 이루어진 이중 측벽 스페이서를 갖는 제 1 게이트패턴을 형성한 다음 이중 측벽 스페이서의 내측 절연물질을 일부 제거하여 제 1 게이트패턴의 노출 부위를 확장한 후 노출된 제 1 게이트패턴 표면에 에피층을 성장시켜 제 2 게이트 패턴을 만든 다음 실리사이드를 형성하여 실리사이드의 균일성을 확보하고 소자의 고집적화에 따른 저항을 크게 감소시키도록 한 반도체장치의 살리사이드층 형성방법에 관한 것이다.
반도체장치가 고집적화됨에 따라 소오스 및 드레인영역으로 이용되는 불순물영역과 게이트의 폭이 감소되고 있다. 이에 따라, 반도체장치는 불순물영역의 접촉 저항 및 게이트의 시트 저항이 증가하여 동작 속도가 저하되는 문제점이 발생되었다.
그러므로, 반도체장치 내의 소자들의 배선을 알루미늄 합금 및 텅스텐 등의 저저항 물질로 형성하거나, 또는, 게이트전극을 폴리실리콘으로 형성하는 경우에 실리사이드층을 형성하여 저항을 감소시킨다. 상기에서 다결정실리콘으로 형성된 게이트에 실리사이드층을 형성할 때 불순물영역의 표면에도 실리사이드층을 형성하여 접촉 저항을 감소시킨다.
위에서 설명한 바와 같이, 반도체소자의 디자인 룰(design rule)이 더욱 엄격해짐에 따라 게이트에서의 높은 쉬트저항(sheet resistance)은 소자의 동작속도를 저하시키는 주요 원인이 된다. 따라서, 저저항의 게이트전극의 제조가 소자동작속도 개선에 필수적이다. 이러한 저항개선을 위하여 비저항값이 낮은 내열금속으로 형성된 실리사이드(refractory metal silicide)를 갖는 게이트전극을 제조한다. 이러한 구조의 게이트전극을 폴리사이드형(polycide, silicide on doped polycrystalline silicon) 게이트전극이라 한다.
폴리사이드 구조의 형성을 위하여 가장 널리 사용되는 것이 WSi2이지만, 소자의 집적도가 증가하여 단위소자가 차지하는 면적이 감소함에 따라 더욱 낮은 저항값을 갖는 실리사이드의 형성이 요구되고 있다. 이때, WSi2의 비저항값은 60 내지 200 μΩ-㎝이다. 이러한 요구에 부응하는 실리사이드중 가장 유력한 것이 CoSi2와TiSi2이며, 이들의 비저항값은 15 내지 20μΩ-㎝이다.
폴리사이드 구조의 형성방법은 크게 두가지로 나눌 수 있다.
첫째, 도전성을 갖는 도핑된 폴리실리콘층 위에 금속층을 증착한 후 이를 열처리하여 금속과 실리콘의 반응으로 실리사이드를 형성한다. 그러나, 이때 형성되는 금속-실리콘의 실리사이드는 두껍고 균일한 두께를 갖는 실리사이드층의 형성이 곤란하다.
일반적으로 순수한 금속과 실리콘의 반응은 매우 격렬하게 일어나 실리사이드와 실리콘의 계면 모폴로지가 거칠게(rough)되어 이후 게이트전극을 형성하는 공정에서 정확히 패터닝하기 곤란하게 된다. 이에 대하여 [J.S. Byun et al. J. Electrochem. Soc., vol.144,3175(1997)]dp 자세히 설명되어 있다.
또한, 고농도로 도핑된 폴리실리콘과 금속이 반응하게 되므로 고농도의 도판트(dopant) 때문에 균일한 실리사이드의 형성이 곤란하다.
둘째, 열공정 대신 도전성을 갖는 도핑된 폴리실리콘층 위에 직접 실리사이드 물질을 증착하는 방법이 있다. 일반적으로, 스퍼터링방법으로 도핑된 폴리실리콘층위에 실리사이드 콤포짙 타겟(silicide composite target)을 이용하여 실리사이드층을 직접 형성한다. 그러나, 이러한 방법은 실리사이드 형성시 파티클(particle)을 발생시킨다. 즉, 금속과 실리콘의 두가지 구성요소로 이루어진 콤포짙 타겟에서 각각의 요소의 스퍼터링비(sputtering rate)가 상이하므로 이로 인해 균일한 조성의 실리사이드 증착이 곤란하고 파티클이 발생하게 된다.
도 1a 내지 도 1e는 종래 기술에 따른 반도체장치의 실리사이드층 형성방법을 도시한 공정단면도이다.
도 1a를 참조하면, 반도체기판인 실리콘기판(10)의 소정 부분에 LOCOS(Local Oxidation of Silicon) 방법 등의 소자격리방법에 의해 필드산화막(도시안함)을 형성하여 소자의 활성영역과 소자격리영역을 형성한다.
그리고 반도체기판(10)의 표면을 열산화하여 게이트절연막으로 산화막을 형성한다.
그 다음, 게이트전극을 형성하기 위하여 게이트산화막 위에 n형 또는 p형 불순물이 도핑된 폴리실리콘층(in-situ doped polycrystalline silicon)을 화학기상증착법으로 증착하여 형성하거나, 도핑되지 않은 폴리실리콘층(undoped polycrystalline silicon)을 화학기상증착법으로 증착한 후 이온주입을 실시하여 도핑시킨다. 이와 같이 형성된 폴리실리콘층은 이후 공정에서 패터닝되어 게이트전극의 하부구조를 이루게 된다. 이때, 증착되는 폴리실리콘층은 전체 게이트전극의 높이를 고려하여 이후 형성될 실리사이드층의 두께만큼을 뺀 두께로 형성한다.
그리고, 도핑된 폴리실리콘층과 산화막을 포토리쏘그래피(photolithography)로 차례로 패터닝하여 잔류한 폴리실리콘층(12)과 산화막(11)으로 이루어진 게이트전극(12)과 게이트절연막(11)을 형성한다.
그 다음, 적절한 도전형의 불순물 이온주입으로 게이트(12)가 형성되지 않은 기판의 활성영역에 LDD(lightly doped drain)용 저농도 불순물 이온매몰층(13)을 형성한다.
도 1b를 참조하면, 게이트전극(12)을 포함하는 기판(10)의 전면에 소정 두께의 산화막(14)을 화학기상증착으로 증착하여 형성한다. 이때, 산화막(14)은게이트전극(12)의 측면을 절연시키며 고농도 불순물 도핑영역을 형성하기 위한 이온주입 마스크의 일부로 사용되는 측벽 스페이서 형성용이다.
도 1c를 참조하면, 산화막에 에치백을 실시하여 게이트전극(12)의 측면에 잔류한 산화막으로 이루어진 측벽스페이서(140)를 형성한다. 이때, 에치백은 기판의 활성영역과 게이트전극(12)의 상부 표면이 모두 노출될 때까지 비등방성식각으로 실시한다.
따라서, 노출된 게이트전극(12)의 상부 표면은 채널 길이방향에서 바라본 게이트 폭의 크기와 같다.
그리고, 게이트전극(12)과 측벽스페이서(140)를 이온주입 마스크로 이용하는 이온주입을 실시하여 저농도 불순물 이온매몰층 형성시 사용한 같은 도전형의 불순물로 노출된 기판의 활성영역에 고농도 불순물 이온매몰층(15)을 형성한다.
도 1d를 참조하면, 저농도 불순물 이온매몰층(13)과 고농도 불순물 이온매몰층(15)에 열공정 등으로 불순물 이온들의 충분한 확산을 위한 공정을 실시하여 LDD 구조의 저농도 불순물 확산영역(130)과 고농도 불순물 확산영역(150)을 형성하여 소스/드레인(130,150)을 형성한다. 이러한 소스/드레인(130,150)을 위한 불순물 확산공정은 실리사이드 또는 살리사이드를 형성한 다음 실시할 수도 있다.
그리고, 소스/드레인(130,150)이 형성된 활성영역과 노출된 게이트전극(12) 표면을 포함하는 기판(10)의 전면에 실리사이드 형성용 금속층(16)을 형성한다. 이때, 금속층은 게이트전극(12)의 실리콘과 반응하여 금속-실리콘이 결합한 형태의 실리사이드를 형성할 수 있는 금속으로 형성하며, 이러한 금속으로는 Co, Ti, W 등이 있으며, 증착방법은 스퍼터링(sputtering)을 사용한다. 이때, 금속층(16)의 형성 두께는 게이트전극(12)의 두께와 합쳐서 전체 높이가 이후 형성될 게이트전극의 디자인 룰에 적합하도록 한다.
그리고, 금속층(16)이 형성된 게이트전극(12)과 고농도 불순물 확산영역(150)에 급속열처리(rapid thermal annealing)을 실시하여 금속과 실리콘을 반응시켜 저항감소용 제 1 실리사이드층(160)과 제 2 실리사이드층(161)을 각각 동시에 형성한다.
도 1e를 참조하면, 실리사이드 형성용 금속층 중 제 1 실리사이드층(160)과 제 2 실리사이드층(161)이 형성되지 않은 부위의 잔류한 금속층을 습식식각으로 제거하여 살리사이드(salicide) 구조의 실리사이드층을 제조한다.
그리고, 도 1d 단계에서 불순물 확산공정을 실시하지 않은 경우, 소스/드레인을 완성하기 위한 열공정을 실시하여 소스/드레인을 형성한다.
상술한 바와 같이 종래 기술에 따른 실리사이드층 형성방법은 열처리(RTA)하여 금속과 실리콘의 반응으로 실리사이드를 형성하는 경우 형성되는 금속-실리콘의 실리사이드는 두껍고 균일한 두께를 갖는 실리사이드층의 형성이 곤란한 문제점이 있다. 이는 고농도로 도핑된 폴리실리콘과 금속이 반응하게 되므로 고농도의 도판트(dopant) 때문에 균일한 실리사이드의 형성이 곤란하기 때문이다.
또한, 게이트의 선폭이 마이크론 단위 이하의 크기로 축소됨에 따라 실리사이드가 형성되는 게이트의 실리콘 노출 부위가 감소하여 게이트의 쉬트저항을 증가시켜 소자의 신뢰성을 저하시키는 문제점이 있다.
따라서, 본 발명의 목적은 실리사이드층을 포함하는 폴리사이드형 게이트를 형성하기 위하여 식각선택비가 큰 절연물질로 이루어진 이중 측벽 스페이서를 갖는 제 1 게이트패턴을 형성한 다음 이중 측벽 스페이서의 내측 절연물질을 일부 제거하여 제 1 게이트패턴의 노출 부위를 확장한 후 노출된 제 1 게이트패턴 표면에 에피층을 성장시켜 제 2 게이트 패턴을 만든 다음 실리사이드를 형성하여 실리사이드의 균일성을 확보하고 소자의 고집적화에 따른 저항을 크게 감소시키도록 한 반도체장치의 살리사이드층 형성방법을 제공하는데 있다.
상기 목적들을 달성하기 위한 본 발명에 따른 실리사이드층 형성방법은 반도체 기판의 소정 부위에 게이트절연막을 개재한 상기 반도체로 이루어진 게이트를 형성하는 단계와, 상기 게이트 측면 하단의 상기 기판에 서로 대응되는 한 쌍의 불순물 확산영역을 형성하는 단계와, 상기 게이트 측면에 제 1 절연막으로 이루어진 제 1 측벽 스페이서를 형성하는 단계와, 상기 제 1 측벽 스페이서의 측면에 제 2 절연막으로 상기 제 1 측벽 스페이서의 상부 표면을 노출시키도록 제 2 측벽 스페이서를 형성하는 단계와, 상기 제 1 측벽 스페이서의 노출된 부위를 일부 제거하여 상기 게이트의 노출면적을 증가시키는 공간을 형성하는 단계와, 노출된 상기 게이트 표면과 노출된 상기 불순물 확산영역의 표면에 상기 반도체로 이루어진 제 1 반도체층과 제 2 반도체층을 각각 형성하는 단계와, 상기 제 1 반도체층과 상기 제 2 반도체층을 금속과 실리사이데이션시켜 제 1 실리사이드층과 제 2 실리사이드층을 각각 형성하는 단계를 포함하여 이루어진다. 이때, 상기 제 1 및 제 2 실리사이드층을 형성하는 단계는, 상기 제 1 반도체층과 상기 제 2 반도체층을 포함하는 상기기판상에 상기 금속으로 이루어진 금속층을 형성하는 단계와, 상기 금속층과 상기 제 1 및 제 2 반도체층에 열공정을 실시하여 상기 금속층의 상기 금속과 상기 반도체가 반응하여 실리사이드를 형성하는 단계와, 상기 실리사이데이션에 참가하지 않은 잔류한 상기 금속층을 제거하는 단계를 더 포함하여 이루어진다.
도 1a 내지 도 1e는 종래 기술에 따른 반도체장치의 실리사이드층 형성방법을 도시한 공정단면도
도 2a 내지 도 2h는 본 발명에 따른 반도체장치의 실리사이드층 형성방법을 도시한 공정단면도
반도체 제품의 고집적화에 다른 게이트의 선폭이 서브 마이크론으로 감소함에 따라 게이트 콘택 부위에서의 쉬트 저항이 증가하게 된다. 이러한 쉬트저항을 감소시키기 위하여 게이트 상부 표면에 실리사이드를 형성하는 폴리사이드 구조의 게이트전극을 형성한다.
본 발명에서는 게이트전극의 측벽 스페이서를 식각선택비가 큰 두 종류의 절연물질로 이중층 구조로 형성한 다음 내측에 형성된 절연물질을 제거하여 게이트전극과 외측 측벽 스페이서 사이에 공간을 형성하여 게이트전극의 노출 면적을 증가시킨다.
그리고, 노출된 게이트전극 표면에 상기 공간을 채우도록 실리콘 에피층을 성장시켜 형성하여 게이트전극의 노출부위를 확대시킨 다음 이러한 노출 부이상에 실리사이드 형성용 금속층을 증착한 후 실리콘과 금속간의 반응을 통하여 실리사이드를 형성한다. 따라서, 실리사이드와 게이트전극의 접촉면적이 증가하여 쉬트저항을 감소시킨다.
또한, 본 발명에서는, 불순물이 도핑되지 않은 에피층으로 게이트전극 표면과 불순물 확산영역 상에 실리사이드를 형성하므로 균일한 조성을 갖는 실리사이드를 형성할 수 있다.
즉, 본 발명은, 게이트의 선폭이 서브 마이크론화 됨에 따라 발생하는 저항을 감소시키기 위하여 게이트 형성 후 측벽스페이서 형성시 측벽을 이중으로 형성하고 내부 측벽을 부분적으로 습식식각한 후 에피층을 형성한 다음 일반적인 공정으로 실리사이드 또는 살리사이드를 형성한다.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
도 2a 내지 도 2h는 본 발명에 따른 반도체장치의 실리사이드층 형성방법을 도시한 공정단면도이다.
도 2a를 참조하면, 반도체기판인 실리콘기판(20)의 소정 부분에 LOCOS(Local Oxidation of Silicon) 또는 STI(shallow trench isolation) 방법 등의 소자격리방법에 의해 필드산화막(도시안함)을 형성하여 소자의 활성영역과 소자격리영역을 형성한다.
그리고 반도체기판(20)의 표면을 열산화하여 게이트절연막으로 산화막을 형성한다.
그 다음, 게이트전극을 형성하기 위하여 게이트산화막 위에 n형 또는 p형 불순물이 도핑된 폴리실리콘층(in-situ doped polycrystalline silicon)을 화학기상증착법으로 증착하여 형성하거나, 도핑되지 않은 폴리실리콘층(undoped polycrystalline silicon)을 화학기상증착법으로 증착한 후 이온주입을 실시하여 도핑시킨다. 이와 같이 형성된 폴리실리콘층은 이후 공정에서 패터닝되어 게이트전극의 하부구조를 이루게 된다. 이때, 증착되는 폴리실리콘층은 전체 게이트전극의 높이를 고려하여 이후 형성될 실리사이드층의 두께만큼을 뺀 두께로 형성한다.
그리고, 도핑된 폴리실리콘층과 산화막을 포토리쏘그래피(photolithography)로 차례로 패터닝하여 잔류한 폴리실리콘층(22)과 산화막(21)으로 이루어진 게이트전극(22)과 게이트절연막(21)을 형성한다.
그 다음, 적절한 도전형의 불순물 이온주입으로 게이트(22)가 형성되지 않은 기판의 활성영역에 LDD(lightly doped drain)용 저농도 불순물 이온매몰층(23)을 형성한다.
도 2b를 참조하면, 게이트전극(22)을 포함하는 기판(20)의 전면에 소정 두께의 제 1 절연막으로 산화막을 화학기상증착으로 증착하여 형성한다. 이때, 산화막은 게이트전극(22)의 측면을 일부 절연시키며 고농도 불순물 도핑영역을 형성하기 위한 이온주입 마스크의 일부로 사용되는 제 1 측벽 스페이서(sidewall spacer) 형성용이다.
그리고, 산화막으로 이루어진 제 1 절연막에 에치백을 실시하여 게이트전극(22)의 측면에 잔류한 산화막으로 이루어진 제 1 측벽스페이서(24)를 형성한다. 이때, 에치백은 기판의 활성영역과 게이트전극(22)의 상부 표면이 모두 노출될 때까지 건식식각 등의 비등방성식각으로 실시한다.
따라서, 노출된 게이트전극(22)의 상부 표면은 채널 길이방향에서 바라본 게이트 폭의 크기와 같다.
그 다음, 게이트전극(22)과 제 1 측벽스페이서(24)를 이온주입 마스크로 이용하는 이온주입을 실시하여 저농도 불순물 이온매몰층 형성시 사용한 같은 도전형의 불순물로 노출된 기판의 활성영역에 고농도 불순물 이온매몰층(25)을 형성한다.
도 2c를 참조하면, 제 1 측벽스페이서(24)와 노출된 게이트전극(22)을 포함하는 기판(20) 상에 제 1 절연막과 식각선택비가 큰 절연물질로 제 2 절연막(26)을 형성한다. 이때, 제 1 절연막을 산화막으로 형성한 경우 제 2 절연막(26)은 질화막을 화학기상증착으로 형성한다.
도 2d를 참조하면, 제 2 절연막에 건식식각 등의 비등방성식각으로 에치백을 실시하여 제 1 측벽스페이서(24)의 측면에 잔류한 제 2 절연막(260)으로 이루어진 제 2 측벽스페이서(260)를 형성한다. 이때, 제 2 측벽스페이서(260) 형성용 에치백은 게이트전극(22)의 상부 표면과 기판의 활성영역 표면이 동시에 노출되도록 실시하며, 제 1 측벽스페이서(24)의 상부 표면과 제 1 및 제 2 측벽스페이서(24,260)가 형성되지 않은 활성영역이 노출되도록 한다.
도 2e를 참조하면, 노출된 제 1 측벽스페이서의 일부를 제거하여 게이트전압 인가 콘택부위용 실리사이드층이 형성될 게이트전극(22) 상부 표면의 노출부위를 확장시킨다. 이때, 게이트전극 표면 노출 부위의 확장은 산화막으로 이루어진 제 1 측벽스페이서에 습식식각을 실시하여 일부 제거하므로서 이루어지고, 이를 위한 습식식각액으로 B.O.E. 또는 HF를 사용한다.
그리고, 저농도 불순물 이온매몰층과 고농도 불순물 이온매몰층에 열공정 등으로 불순물 이온들의 충분한 확산을 위한 공정을 실시하여 LDD 구조의 저농도 불순물 확산영역(230)과 고농도 불순물 확산영역(250)을 형성하여 소스/드레인(230,250)을 형성한다.
도 2f를 참조하면, 실리콘으로 이루어지고 노출면적이 확장된 게이트전극(22)의 노출 부위와 고농도 불순물 확산영역(250)의 노출된 표면에 실리콘으로 이루어진 제 1 에피택샬층(epitaxial layer, 270)과 제 2 에피택샬층(271)을 각각 동시에 성장시켜 형성한다. 이때, 제 1 및 제 2 에피택샬층(270,271)은 노출된 실리콘의 일부가 성장 핵으로 작용하는 뉴클레이션 사이트가 형성된 곳에만 선택적으로 형성된다.
따라서, 게이트전극(22)의 상부 표면에 형성된 제 1 에피택샬층(270)은 이후 실리사이드가 되므로 그 형성면적이 넓어지고, 불순물 확산영역(250)의 상부 표면에 형성된 제 2 에피택샬층(271)은 도핑되지 않은 실리콘층으로 이루어지므로 이후 균일한 특성을 갖는 실리사이드를 형성할 수 있기 때문에 전체적으로 게이트전압인가 콘택 부위의 쉬트저항과 콘택부위의 콘택저항을 동시에 감소시킬 수 있다.
도 2g를 참조하면, 고농도 불순물 확산영역(250)이 형성된 활성영역에 형성된 제 2 에피택샬층과 게이트전극(22) 표면에 형성된 제 2 에피택샬층을 포함하는 기판의 전면에 실리사이드 형성용 금속층(28)을 형성한다. 이때, 금속층은 게이트전극(22)상부의 제 1 에피택샬층의 실리콘 및 고농도 불순물 확산영역(250) 상부의 제 2 에피택샬층과 반응하여 금속-실리콘이 결합한 형태의 실리사이드를 형성할 수 있는 금속으로 형성하며, 이러한 금속으로는 Co, Ti, W 등이 있으며, 증착방법은 스퍼터링(sputtering)을 사용한다. 이때, 금속층(28)의 형성 두께는 게이트전극 및 제 1 에피택샬층의 두께와 합쳐서 전체 높이가 이후 형성될 게이트전극의 설계 높이에 적합하도록 한다.
그리고, 금속층(28)이 형성된 제 1 에피택샬층과 제 2 에피택샬층에급속열처리(rapid thermal annealing)을 실시하여 금속층의 금속과 각가의 에피택샬층의 실리콘을 반응시켜 저항감소용 제 1 실리사이드층(280)과 제 2 실리사이드층(281)을 각각 동시에 형성한다. 이때, 제 2 실리사이드층(281) 형성반응에 참가하는 제 2 에피택샬층은 모두 실리사이드화하도록 그 형성 두께를 결정한다.
도 2h를 참조하면, 실리사이드 형성용 금속층 중 제 1 실리사이드층(280)과 제 2 실리사이드층(281)이 형성되지 않은 부위의 잔류한 금속층을 습식식각으로 제거하여 살리사이드(salicide) 구조의 실리사이드층을 제조한다.
그리고, 기판에 이차 열공정을 실시하여 본 발명을 완성한다.
따라서, 본 발명은 실리사이드층과 실리콘층사이의 계면구조(interface structure)를 균일하게(smooth)하게 형성하여 모폴로지(morphology)를 개선하고, 게이트 상부의 실리사이드 형성면적을 확장시키므로서 게이트전압 인가 콘택부위의 쉬트저항을 감소시키고, 또한, 소스/드레인 콘택 저항도 감소시키므로서 소자의 신뢰성을 향상시키는 장점이 있다.

Claims (6)

  1. 반도체 기판의 소정 부위에 게이트절연막을 개재한 상기 반도체로 이루어진 게이트를 형성하는 단계와,
    상기 게이트 측면 하단의 상기 기판에 서로 대응되는 한 쌍의 불순물 확산영역을 형성하는 단계와,
    상기 게이트 측면에 제 1 절연막으로 이루어진 제 1 측벽 스페이서를 형성하는 단계와,
    상기 제 1 측벽 스페이서의 측면에 제 2 절연막으로 상기 제 1 측벽 스페이서의 상부 표면을 노출시키도록 제 2 측벽 스페이서를 형성하는 단계와,
    상기 제 1 측벽 스페이서의 노출된 부위를 일부 제거하여 상기 게이트의 노출면적을 증가시키는 공간을 형성하는 단계와,
    노출된 상기 게이트 표면과 노출된 상기 불순물 확산영역의 표면에 상기 반도체로 이루어진 제 1 반도체층과 제 2 반도체층을 각각 형성하는 단계와,
    상기 제 1 반도체층과 상기 제 2 반도체층을 금속과 실리사이데이션시켜 제 1 실리사이드층과 제 2 실리사이드층을 각각 형성하는 단계로 이루어진 반도체장치의 실리사이드층 형성방법.
  2. 청구항 1에 있어서, 상기 반도체와 상기 제 1 및 제 2 반도체층은 실리콘으로 형성하고 상기 게이트는 폴리실리콘으로 형성하는 것이 특징인 반도체장치의 실리사이드층 형성방법.
  3. 청구항 1에 있어서, 상기 금속은 Co, Ti 또는 W로 형성하는 것이 특징인 반도체장치의 실리사이드층 형성방법.
  4. 청구항 1에 있어서, 상기 제 1 반도체층과 제 2 반도체층은 에피택샬법으로 형성하는 것이 특징인 반도체장치의 실리사이드층 형성방법.
  5. 청구항 1에 있어서, 상기 제 1 및 제 2 실리사이드층을 형성하는 단계는,
    상기 제 1 반도체층과 상기 제 2 반도체층을 포함하는 상기 기판상에 상기 금속으로 이루어진 금속층을 형성하는 단계와,
    상기 금속층과 상기 제 1 및 제 2 반도체층에 열공정을 실시하여 상기 금속층의 상기 금속과 상기 반도체가 반응하여 실리사이드를 형성하는 단계와,
    상기 실리사이데이션에 참가하지 않은 잔류한 상기 금속층을 제거하는 단계를 더 포함하여 이루어진 반도체장치의 실리사이드층 형성방법.
  6. 청구항 1에 있어서, 상기 공간은 상기 제 1 측벽 스페이서를 습식식각으로 일부 제거하는 방법으로 형성하는 것이 특징인 반도체장치의 실리사이드층 형성방법.
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