KR100353550B1 - 실리사이드 구조 및 그 형성방법 - Google Patents

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Abstract

본 발명은 실리사이드 구조 및 그 형성방법에 관한 것으로서, 특히, 미세 그레인으로 이루어진 제 1 폴리실리콘층상에 실리사이드 형성용 금속의 확산을 방지하는 배리어층을 전기가 도통할 수 있는 두께로 얇게 형성하고 그 위에 실리사이드 형성용 제 2 폴리실리콘층을 형성한 후 일반적인 방법으로 실리사이드를 형성하여 급격한 실리사이데이션(silicidation)을 방지하여 균일한 경계면을 갖는 실리사이드층을 형성하므로서 금속집괴현상(agglomeration) 등을 방지하여 열적 안전성(thermal stability)을 개선하도록 한 반도체장치의 균일한 계면을 갖는 실리사이드 구조 및 그 형성방법에 관한 것이다. 본 발명에 따른 실리사이드 구조는 반도체기판의 소정부위에 형성된 폴리실리콘층과, 전기를 도통시키며 금속원자의 확산을 방지하는 폴리실리콘층상에 형성된 확산배리어층과, 확산배리어층상에 형성된 상기 금속원자를 포함하는 반도체화합물층을 포함하여 이루어진다. 본 발명에 따른 실리사이드 형성방법은 반도체기판상에 제 1 폴리실리콘층을 형성하는 단계와, 제 1 폴리실리콘층상에 전기를 도통시키는 금속원자 확산배리어층을 형성하는 단계와, 확산배리어층상에 제 2 폴리실리콘층을 형성하는 단계와, 제 2 폴리실리콘층상에 금속원자로 이루어진 금속층을 소정 두께로 형성하는 단계와, 금속층과 제 2 폴리실리콘층을 반응시켜 실리콘화합물층을 형성하는 단계를 포함하여 이루어진다.

Description

실리사이드 구조 및 그 형성방법{Silicide and forming method thereof}
본 발명은 실리사이드 구조 및 그 형성방법에 관한 것으로서, 특히, 미세 그레인으로 이루어진 제 1 폴리실리콘층상에 실리사이드 형성용 금속의 확산을 방지하는 배리어층을 전기가 도통할 수 있는 두께로 얇게 형성하고 그 위에 실리사이드 형성용 제 2 폴리실리콘층을 형성한 후 일반적인 방법으로 실리사이드를 형성하여 급격한 실리사이데이션(silicidation)을 방지하여 균일한 경계면을 갖는 실리사이드층을 형성하므로서 금속집괴현상(agglomeration) 등을 방지하여 열적 안전성(thermalstability)을 개선하도록 한 반도체장치의 균일한 계면을 갖는 실리사이드 구조 및 그 형성방법에 관한 것이다.
반도체장치가 고집적화됨에 따라 소오스 및 드레인영역으로 이용되는 불순물영역과 게이트의 폭이 감소되고 있다. 이에 따라, 반도체장치는 불순물영역의 접촉저항(contact resistance) 및 게이트의 시트저항(sheet resistance)이 증가하여 동작 속도가 저하되는 문제점이 발생되었다.
그러므로, 반도체장치 내의 소자들의 전극을 알루미늄 합금 및 텅스텐 등의 저저항 물질로 형성하거나, 또는, 게이트전극을 도핑된 폴리실리콘으로 형성하는 경우 그 상부에 실리사이드층을 형성하여 저항을 감소시킨다. 상기에서 다결정실리콘으로 형성된 게이트에 실리사이드층을 형성할 때 불순물영역의 표면에도 실리사이드층을 형성하여 접촉 저항을 감소시키는 살리사이드(salicide) 구조를 형성할 수 있다.
위에서 설명한 바와 같이, 반도체소자의 디자인 룰(design rule)이 더욱 엄격해짐에 따라 게이트에서의 높은 저항은 소자의 동작속도를 저하시키는 주요 원인이 된다.
따라서, 저저항의 게이트전극의 제조가 소자동작속도 개선에 필수적이다. 이러한 저항개선을 위하여 비저항값이 낮은 내열금속으로 형성된 실리사이드(refractory metal silicide)를 갖는 게이트전극을 제조한다. 이러한 구조의 게이트전극을 폴리사이드형(polycide, silicide on doped polycrystalline silicon) 게이트전극이라 한다.
폴리사이드 구조의 형성을 위하여 가장 널리 사용되는 것이 WSi2이지만, 소자의 집적도가 증가하여 단위소자가 차지하는 면적이 감소함에 따라 더욱 낮은 저항값을 갖는 실리사이드의 형성이 요구되고 있다. 이때, WSi2의 비저항값은 60 내지 200 μΩ-㎝이다. 이러한 요구에 부응하는 실리사이드중 가장 유력한 것이 CoSi2와 TiSi2이며, 이들의 비저항값은 15 내지 20μΩ-㎝이다.
폴리사이드 구조의 형성방법은 크게 두가지로 나눌 수 있다.
첫째, 도전성을 갖는 도핑된 폴리실리콘층 위에 금속층을 증착한 후 이를 열처리하여 금속과 실리콘의 반응으로 실리사이드를 형성한다. 그러나, 이때 형성되는 금속-실리콘의 실리사이드는 두껍고 균일한 두께를 갖는 실리사이드층의 형성이 곤란하다.
일반적으로 순수한 금속과 실리콘의 반응은 매우 격렬하게 일어나 실리사이드와 실리콘의 계면 모폴로지가 거칠게(rough)되어 이후 게이트전극을 형성하는 공정에서 정확히 패터닝하기 곤란하게 된다. 이에 대하여 [J.S. Byun et al. J. Electrochem. Soc., vol.144,3175(1997)]에 자세히 설명되어 있다.
또한, 고농도로 도핑된 폴리실리콘과 금속이 반응하게 되므로 고농도의 도판트(dopant) 때문에 균일한 실리사이드의 형성이 곤란하다.
둘째, 열공정 대신 도전성을 갖는 도핑된 폴리실리콘층 위에 직접 실리사이드 물질을 증착하는 방법이 있다. 일반적으로, 스퍼터링방법으로 도핑된 폴리실리콘층위에 실리사이드 콤포지트 타겟(silicide composite target)을 이용하여 실리사이드층을 직접 형성한다. 그러나, 이러한 방법은 실리사이드 형성시 파티클(particle)을 발생시킨다. 즉, 금속과 실리콘의 두가지 구성요소로 이루어진 콤포지트 타겟에서 각각의 요소의 스퍼터링비(sputtering rate)가 상이하므로 이로 인해 균일한 조성의 실리사이드 증착이 곤란하고 파티클이 발생하게 된다.
소자의 크기가 더욱 축소됨(scaling down)에 따라 게이트로 사용되는 폴리실리콘의 충분한 도핑을 위하여 미세한 그레인 싸이즈를 갖는 폴리실리콘(fine grain polysilicon)이 요구되지만, 이러한 폴리실리콘 구조에 형성되는 CoSix등의 실리사이드는 열적 안정성(thermal stability)가 매우 취약해진다. 이는 Co와 함께 직접 실리사이데이션 반응에 참여하는 폴리실리콘의 그레인 싸이즈에 기인한다. 즉, 상대적으로 그레인 싸이즈가 큰 경우보다 미세한 그레인으로 이루어진 폴리실리콘은 그레인 바운더리(grain boundary)의 면적이 증가하여 실리사이데이션이 급격하게 이루어진다.
급격한 실리사이데이션은 후속 열공정에 의하여 금속응괴현상(agglomeration)을 초래하여 쉬트저항을 급격하게 증가시킨다.
도 1a 과 도 1b는 종래 기술에 따른 반도체장치의 폴리사이드 구조를 갖는 살리사이드 형성방법을 도시한 공정단면도이다.
도 1a를 참조하면, 반도체기판인 실리콘기판(10)의 소정 부분에 LOCOS(Local Oxidation of Silicon) 방법 등의 소자격리방법에 의해 필드산화막(도시안함)을 형성하여 소자의 활성영역과 소자격리영역을 형성한다.
그리고 반도체기판(10)의 표면을 열산화하여 게이트절연막 형성용으로 산화막을 성장시켜 형성한다.
그 다음, 게이트전극을 형성하기 위하여 게이트절연막 형성용 산화막 위에 불순물이 도핑된 폴리실리콘층(in-situ doped polycrystalline silicon)을 화학기상증착법으로 증착하여 형성하거나, 도핑되지 않은 폴리실리콘층(undoped polycrystalline silicon)을 화학기상증착법(chemical vapor deposition)으로 증착한 후 이온주입을 실시하여 도핑시킨다.
이와 같이 형성된 폴리실리콘층은 이후 공정에서 패터닝되어 게이트전극의 하부구조를 이루게 된다. 이때, 증착되는 폴리실리콘층은 전체 게이트전극의 높이를 고려하여 이후 형성될 실리사이드층의 두께를 고려하여 형성한다.
그리고, 폴리실리콘층과 게이트절연막 형성용 산화막을 포토리쏘그래피(photolithography)로 차례로 패터닝하여 잔류한 폴리실리콘층(12)과 잔류한 산화막(11)으로 이루어진 하부 게이트전극(12)과 게이트절연막(11)을 형성한다.
그 다음, LDD(lightly doped drain) 구조를 갖는 소스/드레인을 형성하기 위하여 하부 게이트전극(12)을 이온주입 마스크로 이용하는 불순물 이온주입을 저농도로 실시하여 저농도 이온매몰층을 기판(10)의 활성영역에 형성한다. 이때, 이온주입되는 불순물은 기판의 도전형과 반대되는 도전형의 이온을 사용한다. 즉, 기판의 도전형이 p형인 경우 As 등의 n형 불순물 이온을 사용하고, 그 반대인 경우 B, BF2등의 p형 불순물 이온을 사용한다.
그리고, 하부 게이트전극(12) 및 게이트절연막(11)의 노출된 측면에 산화막 또는 질화막 등으로 이루어진 절연체로 측벽 스페이서(sidewall spacer,13)를 형성한다.
그 다음, 하부 게이트전극(12)과 측벽 스페이서(13)를 이온주입 마스크로 이용하는 불순물 이온주입을 고농도로 실시하여 고농도 이온매몰층을 기판(10)의 활성영역에 형성한다.
이때, 고농도 이온매몰층은 이미 형성된 저농도 이온매몰층과 중첩되게 형성되고, 이온주입되는 불순물은 기판의 도전형과 반대되는 도전형의 이온을 사용한다. 즉, 기판의 도전형이 p형인 경우 As 등의 n형 불순물 이온을 사용하고, 그 반대인 경우 B, BF2등의 p형 불순물 이온을 사용하는 것은 저농도 불순물 이온매몰층을 형성하는 경우와 같다.
그리고, 저농도 이온매몰층과 고농도 이온매몰층의 불순물 이온들을 충분히 확산시켜 저농도 불순물 확산영역(14)과 고농도 불순물 확산영역(15)으로 이루어진 LDD구조의 소스/드레인(14,15)을 형성한다.
도 1b를 참조하면, 노출된 실리콘층인 하부 게이트전극(12) 표면과 불순물 확산영역(15) 표면에 실리사이드 형성용 금속으로 코발트(Co)나 티타늄(Ti)을 스퍼터링으로 증착하여 금속층을 형성한다. 이때, 금속층의 형성 두께는 하부 게이트전극(12)의 두께와 합쳐서 전체 높이가 이후 형성될 폴리사이드 구조의 최종 게이트전극이 요구하는 높이에 적합하도록 한다.
그리고, 실리콘층과 금속층에 급속열처리(rapid thermal annealing)을 실시하여 금속과 실리콘을 반응시켜, 금속층이 형성된 하부 게이트전극 상부와 불순물 확산영역 상부에 전극저항감소용 실리사이드층(160,161)을 각각 형성하여 폴리사이드 구조를 갖는 최종 게이트전극(12,160)의 상부 게이트전극(160)을 형성한다. 이때, 실리사이드층이 게이트전극과 불순물 확산영역에 동시에 형성되는 공정을 살리사이데이션(salicidation)이라 하고 그 형성 물질을 살리사이드(salicide)라 한다.
또는, 이와 같이 별도의 금속층을 증착한 후 급속열처리로 실리사이드층을 형성하는 대신, 도핑된 폴리실리콘층(120) 위에 실리사이드 콤포짙 타겟(silicide composite target)을 이용하여 실리사이드층(130)을 직접 형성할 수도 있지만 이는 균일한 조성의 실리사이드 증착이 곤란하고 파티클이 발생하게 된다.
도 2는 종래 기술에 따라 제조된 살리사이드 구조를 갖는 트랜지스터의 레이아웃이다.
도 2를 참조하면, 제 1 도전형 반도체기판인 실리콘기판(부호표시안함)의 활성영역 상에 제 2 도전형 불순물 확산영역(표시안함)이 형성되어 있고, 제 2 도전형 불순물 확산영역을 덮도록 콘택저항 감소용 실리사이드층(161)이 산화막 또는 질화막 등으로 이루어진 게이트 측벽스페이서(13)에 의하여 측면이 둘러싸인 게이트를 중심으로 양쪽에 형성되어 있다.
게이트의 상부 표면에는 쉬트저항 감소용 실리사이드층(160)이 형성되어 있다. 이때, 쉬트저항 감소용 실리사이드층(160)은 급격한 실리사이데이션에 기인하여 금속응괴현상(agglomeration)이 발생하여 후속 열공정에 대하여 단선된 부위(A)가 발생하므로 열적 안정성이 취약하다.
콘택저항 감소용 실리사이드층(161)에 다수개의 콘택들(17)이 형성되어 있다.
상술한 바와 같이 종래 기술에 따른 폴리사이드 구조 및 그 제조방법은, 0.25㎛ 이하의 디자인 룰을 갖는 소자에서 미세 싸이즈를 갖는 그레인으로 이루어진 폴리실리콘을 매트릭스(matrix)로 하여 CoSix를 형성하는 경우, 상대적으로 많은 그레인 바운더리 및 미세 그레인 싸이즈로 인해 급격한 실리사이데이션에 의하여 형성된 실리사이드층과 반응에 참여하지 않은 폴리실리콘층과의 계면(interface)에서의 모폴로지(morphology)가 불균일(non-uniform)하고, 이러한 불균일성은 후속 열공정에서 심화되어 결국 실리사이드층(CoSix)의 금속응괴현상(agglomeration)을 초래하여 쉬트저항을 증가시키므로, 게이트 도핑효율(gate doping efficiency)가 우수한 미세 싸이즈의 그레인으로 이루어진 폴리실리콘을 적용하기 곤란한 문제점이 있다.
따라서, 본 발명의 목적은 미세 그레인으로 이루어진 제 1 폴리실리콘층상에 실리사이드 형성용 금속의 확산을 방지하는 배리어층을 전기가 도통할 수 있는 두께로 얇게 형성되어 그 위에 위치한 실리사이드층이 균일한 계면을 갖는 구조를 갖도록 하여 열적 안전성(thermal stability)을 개선하도록 한 반도체장치의 실리사이드 구조를 제공하는데 있다.
또 다른 본 발명의 목적은 미세 그레인으로 이루어진 제 1 폴리실리콘층상에 실리사이드 형성용 금속의 확산을 방지하는 배리어층을 전기가 도통할 수 있는 두께로 얇게 형성하고 그 위에 실리사이드 형성용 제 2 폴리실리콘층을 형성한 후 일반적인 방법으로 실리사이드를 형성하여 급격한 실리사이데이션(silicidation)을 방지하여 균일한 경계면을 갖는 실리사이드층을 형성하므로서 금속집괴현상(agglomeration) 등을 방지하여 열적 안전성(thermal stability)을 개선하도록 한 반도체장치의 균일한 계면을 갖는 실리사이드 형성방법을 제공하는데 있다.
상기 목적들을 달성하기 위한 본 발명의 일 실시예에 따른 실리사이드 구조는 반도체기판의 소정부위에 형성된 폴리실리콘층과, 전기를 도통시키며 금속원자의 확산을 방지하는 폴리실리콘층상에 형성된 확산배리어층과, 확산배리어층상에 형성된 상기 금속원자를 포함하는 반도체화합물층을 포함하여 이루어진다.
상기 목적들을 달성하기 위한 본 발명의 다른 실시예에 따른 살리사이드 구조는 반도체기판의 소정 부위에 형성된 게이트절연막/폴리실리콘층/금속원자 확산배리어층/제 1 실리사이드층으로 이루어진 게이트패턴과, 게이트패턴의 측면에 형성된 측벽 스페이서와, 게이트패턴의 양측 하단의 반도체기판 부위에 각각 형성된 한 쌍의 불순물 확산영역과, 불순물 확산영역 표면에 형성된 제 2 실리사이드층을 포함하여 이루어진다.
상기 목적들을 달성하기 위한 본 발명의 또 다른 실시예에 따른 실리사이드 형성방법은 반도체기판상에 제 1 폴리실리콘층을 형성하는 단계와, 제 1 폴리실리콘층상에 전기를 도통시키는 금속원자 확산배리어층을 형성하는 단계와, 확산배리어층상에 제 2 폴리실리콘층을 형성하는 단계와, 제 2 폴리실리콘층상에 금속원자로 이루어진 금속층을 소정 두께로 형성하는 단계와, 금속층과 제 2 폴리실리콘층을 반응시켜 실리콘화합물층을 형성하는 단계를 포함하여 이루어진다.
상기 목적들을 달성하기 위한 본 발명의 또 다른 실시예에 따른 살리사이드 형성방법은 반도체기판상에 게이트절연막을 형성하는 단계와, 게이트절연막상에 제 1 폴리실리콘층을 형성하는 단계와, 제 1 폴리실리콘층상에 전기를 도통시키는 금속원자 확산배리어층을 형성하는 단계와, 확산배리어층상에 제 2 폴리실리콘층을 형성하는 단계와, 제 2 폴리실리콘층, 금속원자 확산배리어층, 제 1 폴리실리콘층 및 게이트절연막을 패터닝하여 잔류한 제 2 폴리실리콘층, 금속원자 확산배리어층, 제 1 폴리실리콘층 및 게이트절연막으로 이루어진 게이트패턴을 형성하는 단계와, 게이트패턴 측면 하단의 반도체기판에 한 쌍의 불순물 확산영역을 서로 대응되도록 각각 형성하고 게이트패턴 측면에 절연체로 측벽 스페이서를 형성하는 단계와, 노출된 게이트패턴의 상부 표면과 불순물 확산영역의 표면에 금속원자로 이루어진 금속층을 형성하는 단계와, 금속층과 제 2 폴리실리콘층 및 불순물 확산영역의 반도체기판을 반응시켜 금속-실리콘 화합물층 및 금속-반도체 화합물층을 각각 형성하는 단계를 포함하여 이루어진다.
도 1a 과 도 1b는 종래 기술에 따른 반도체장치의 폴리사이드 형성방법을 도시한 공정단면도
도 2는 종래 기술에 따라 제조된 살리사이드 구조를 갖는 트랜지스터의 레이아웃
도 3은 본 발명에 따라 제조된 살리사이드 구조를 갖는 트랜지스터 소자의 단면도
도 4는 본 발명에 따라 제조된 살리사이드 구조를 갖는 트랜지스터의 레이아웃
도 5a 내지 도 5c는 본 발명에 따른 반도체장치의 확산배리어층인 인트라폴리층이 개재된 실리사이드층을 포함하는 살리사이드 형성방법을 도시한 공정단면도
게이트로 사용되는 폴리실리콘의 충분한 도핑을 위하여 미세한 그레인 싸이즈를 갖는 폴리실리콘(fine grain polysilicon)이 요구된다. 급격한 실리사이데이션은 후속 열공정에 의하여 금속응괴현상(agglomeration)을 초래하여 쉬트저항을 급격하게 증가시키게 된다.
본 발명에서는 CoSix등의 실리사이드층이 형성되는 두께의 폴리실리콘층상에 전기적으로 도통되면서 금속원자의 확산(diffusion)을 방해하는 장벽층으로 작용하는 배리어층(barrier layer)을 약 10Å정도의 두께로 형성시켜 급격한 실시사이데이션에 따른 실리사이드층의 비균일성(non-uniformity)을 방지하여 후속 열공정에서 금속응괴현상(agglomeration)을 개선한다.
즉, 본 발명에서는 게이트절연막상에 게이트를 형성하기 위한 제 1 폴리실리콘층을 소정의 두께로 증착한 다음, 제 1 폴리실리콘층상에 절연막을 얇게 형성한다. 이때, 제 1 폴리실리콘층의 증착 두께는 최종 게이트전극의 높이에 대하여 CoSix 등의 실리사이드층이 형성되었을 때 안정적으로 존재하는 두께를 고려하여 결정하며, 절연막은 전기적으로는 도통하지만 금속원자들의 확산장벽층으로 작용할 수 있는 특성과 두께를 고려하여 결정한다.
그리고, 절연막상에 금속과 반응하여 실리사이드를 형성할 수 있는 두께의 제 2 폴리실리콘층을 형성한 다음 그 위에 금속층을 증착한 후 실리사이데이션을 수행하여 계면 모폴로지가 개선된 폴리사이드 구조를 완성한다.
따라서, 게이트를 이루는 폴리실리콘상에 형성되는 코발트(Co), 티타늄(Ti), 텅스텐(W) 등으로 이루어진 실리사이드의 계면상에 임의의 확산장벽층을 개재시켜 실리사이데이션을 수행하므로서 후속 열공정에 대항하여 우수한 열적 안정성(thermal stability)를 갖는 실리사이드층이 형성된다. 이때, 확산장벽층은 전술한 바와 같이 전기적으로는 도통하지만 원자의 확산에 대하여 장벽층으로 작용하는 물질로 이루어지며, 본 발명의 실시예에서는, 이를 위해 약 10Å 정도의 매우 얇은 층을 사용한다. 이와 같은 확산장벽층을 산화막으로 형성할 경우, 산화막(oxide layer)이 코발트 원자와 산화막의 비친화성에 의해 원자확산장벽 역할을 충분히 수행하므로 폴리실리콘층과 실리사이드층 사이에서의 균일한 계면(uniform interface) 형성이 가능하다.
도 3은 본 발명에 따라 제조된 살리사이드 구조를 갖는 트랜지스터 소자의 단면도이다.
도 3을 참조하면, 제 1 도전형 기판의 활성영역상에 산화막으로 이루어진 게이트절연막(31)이 위치하고, 게이트절연막(31)상에 불순물로 도핑된 제 1 폴리실리콘층(32)과 산화막으로 이루어진 확산배리어층(33) 및 코발트와 실리콘으로 이루어진 실리사이드층(CoSix, 380)이 차례로 형성되어 있다. 이때, 제 1 폴리실리콘층(32)과 확산배리어층(33) 및 실리사이드층(380)의 총 높이는 약 2000-2500Å 정도의 두께로 형성되고, 이 중 제 1 폴리실리콘층(32)의 높이는 1500-2000Å 정도이고, 확산배리어층(33)의 높이는 약 10Å 정도이며, 실리사이드층(380)의 높이는 약 500Å 정도이다.
확산배리어층(33)상의 실리사이드층(380)은 상대적으로 매우 얇은 두께를 갖는 확산배리어층(33) 상에 미세한 싸이즈의 그레인들로 이루어진 제 2 폴리실리콘층을 증착한 다음, 제 2 폴리실리콘층, 확산배리어층, 제 1 폴리실리콘층, 게이트절연막 등을 패터닝하여 게이트패턴을 형성한 다음, 일반적인 모스(MOS) 트랜지스터 제조공정으로 LDD 구조를 형성하는 제 2 도전형 불순물 확산영역(36,37)과 측벽 스페이서(35) 등을 형성하고, 불순물 확산영역(37)과 게이트패턴의 상부에 위치한 제 2 폴리실리콘층의 표면에 코발트 등의 실리사이드형성용 금속층을 형성하고, 급속열처리(rapid thermal annealing)를 실시하여 금속과 실리콘의 화학반응에 의한 실리사이드 화합물을 형성하는 방법으로 형성된다.
이때, 실리사이데이션 반응이 실리콘과 금속이 접촉하는 부위에서 일어나므로, 제2 폴리실리콘층 뿐만 아니라 노출된 기판(30) 표면인 불순물 확산영역(37)의 표면에도 형성되어 콘택저항 감소용 실리사이드층(381)도 함께 형성된다.
따라서, 이러한 실리사이드층들(380,381)이 서로 다른 위치에서 동시에 형성되므로 이를 살리사이드(salicide)라 한다.
이와 같이, 실리사이드층(380)과 제 1 폴리실리콘층(32) 사이에 확산배리어층(33)이 위치하므로, 특히, 실리사이드형성용 금속으로 코발트를 사용하고 확산배리어층을 산화막으로 형성한 경우, 코발트 원자들과 산화막간의 비친화성 및 산화막의 코발트 원자에 대한 확산방지 작용으로 확산배리어층(33)과 접하는 실리사이드층(380)의 계면의 모폴로지가 균일하게 개선된다.
따라서, 본 발명에 다른 실리사이드 구조는 금속응괴현상(agglomeration) 등의 방지되어 후속 열공정에 대하여 우수한 열적 안정성을 확보한다.
도 4는 본 발명에 따라 제조된 살리사이드 구조를 갖는 트랜지스터의 개략적인 레이아웃이다.
도 4를 참조하면, 제 1 도전형 반도체기판인 실리콘기판(부호표시안함)의 활성영역 상에 제 2 도전형 불순물 확산영역(표시안함)이 형성되어 있고, 제 2 도전형 불순물 확산영역을 덮도록 콘택저항 감소용 실리사이드층(381)이 산화막 또는 질화막 등으로 이루어진 게이트 측벽스페이서(35)에 의하여 측면이 둘러싸인 게이트를 중심으로 양쪽에 형성되어 있다.
게이트의 상부 표면에는 쉬트저항 감소용 실리사이드층(380)이 형성되어 있다. 이때, 쉬트저항 감소용 실리사이드층(380)은 그 하부에 확산배리어층(도시안함)을 개재시키고 있으므로 금속응괴현상(agglomeration)이 방지되어 후속 열공정에 대하여 열적 안정성을 확보한다.
콘택저항 감소용 실리사이드층(381)에 다수개의 콘택들(39)이 형성되어 있다.
도 5a 내지 도 5c는 본 발명에 따른 반도체장치의 확산배리어층인 인트라폴리층이 개재된 실리사이드층을 포함하는 살리사이드 형성방법을 도시한 공정단면도이다.
도 5a를 참조하면, 반도체기판인 제 1 도전형 실리콘기판(20)의 소정 부분에 LOCOS(Local Oxidation of Silicon) 방법 등의 소자격리방법에 의해 필드산화막(도시안함)을 형성하여 소자의 활성영역과 소자격리영역을 형성한다.
그리고 반도체기판(20)의 표면을 열산화하여 게이트절연막 형성용으로 산화막(31)을 성장시켜 형성한다.
그 다음, 게이트전극을 형성하기 위하여 게이트절연막 형성용 산화막(31) 위에 불순물 이온으로 도핑되지 않은 제 1 폴리실리콘층(undoped polycrystalline silicon, 32)을 화학기상증착법(chemical vapor deposition)으로 증착한다.
이와 같이 형성된 제 1 폴리실리콘층(32)은 이후 공정에서 패터닝되어 실리사이드와 함께 게이트전극을 이루게 된다. 이때, 증착되는 제 1 폴리실리콘층(32)은 충분한 게이트 도핑을 위하여 미세한 그레인으로 이루어진 폴리실리코능로 형성하고, 전체 게이트전극의 높이와 이후 형성될 실리사이드층의 두께를 고려하여 형성하며, 본 발명의 실시예에서는 1500-2000Å의 두께로 형성한다.
그리고, 노출된 제 1 폴리실리콘층(32)의 표면에 실리사이드 형성용 금속층과 비친화성을 가지며 이러한 금속 원자들의 확산을 막는 확산배리어층(33)을 얇게 형성한다. 이때, 본 발명의 실시예에서, 확산배리어층(33)은 산화막으로 약 10Å의 두께를 갖도록 형성하며, 제 1 폴리실리콘층(32)을 불활성 기체 분위기의 챔버내에 넣고 소량의 산소를 흘려 성장시켜 형성한다. 또한, 확산배리어층(33)은 산화막 뿐만 아니라 전기적으로 도통되며 원자의 확산을 방지할 수 있는 물질로 형성할 수 있다.
도 5b를 참조하면, 확산배리어층(33)상에 실리사이데이션을 위한 도핑되지 않은 제 2 폴리실리콘층을 화학기상증착으로 증착하여 형성한다. 이때, 제 2 폴리실리콘층은 그레인 싸이즈가 작도록 형성하며, 증착되는 제 2 폴리실리콘층의 두께는 이후 실리사이드 형성용 금속층과 완전히 반응하여 실리사이드층이 되는 경우를 고려하여 결정하며, 본 발명의 실시예에서는 400-500Å 정도의 두께로 형성한다. 즉, 최종 게이트전극의 높이에 대하여 실리사이드층이 안정적으로 존재할 수 있는 두께를 고려하여 제 2 폴리실리콘층을 증착한다.
그리고, 제 2 폴리실리콘층과 제 1 폴리실리콘층에 도전성을 주기 위한 불순물 이온주입을 실시하여 제 2 폴리실리콘층과 제 1 폴리실리콘층을 도핑시킨다. 이때, 제 2 내지 제 1 폴리실리콘층은 싸이즈가 매우 작은 그레인들로 구성되었으므로 도핑이 용이하다.
그 다음, 제 2 폴리실리콘층 상에 포토레지스트를 도포한 다음 게이트전극 정의용 노광마스크를 이용한 노광 및 현상을 실시하여 포토레지스트패턴(도시안함)을 형성한 후, 이로부터 보호되지 않는 부위의 제 2 폴리실리콘층/확산배리어층/제 1 폴리실리콘층/게이트절연막을 건식식각을 포함하는 비등방성식각으로 제거하여기판(30) 표면을 노출시키며 잔류한 제 2 폴리실리콘층(34)/확산배리어층(33)/제 1 폴리실리콘층(31)/게이트절연막(31)으로 이루어진 게이트패턴을 형성한다.
그리고, LDD(lightly doped drain) 구조를 갖는 소스/드레인을 형성하기 위하여 게이트패턴을 이온주입 마스크로 이용하는 제 2 도전형 불순물 이온주입을 저농도로 실시하여 저농도 이온매몰층을 기판(20)의 활성영역에 형성한다. 이때, 이온주입되는 불순물은 기판의 도전형과 반대되는 도전형의 이온을 사용한다. 즉, 기판의 도전형이 p형인 경우 As 등의 n형 불순물 이온을 사용하고, 그 반대인 경우 B, BF2등의 p형 불순물 이온을 사용한다.
그리고, 게이트패턴의 노출된 측면에 산화막 또는 질화막 등으로 이루어진 절연체로 측벽 스페이서(sidewall spacer,35)를 형성한다. 이때, 측벽 스페이서(35)는 게이트패턴을 포함하는 기판(30)상에 절연막을 증착한 다음 기판(30) 표면을 식각정지층으로 이용하는 에치백공정으로 형성한다.
그 다음, 게이트패턴과 측벽 스페이서(35)를 이온주입 마스크로 이용하는 불순물 이온주입을 제 2 도전형 불순물을 사용하여 고농도로 실시하여 고농도 이온매몰층을 기판(30)의 활성영역에 형성한다.
이때, 고농도 이온매몰층은 이미 형성된 저농도 이온매몰층과 중첩되게 형성되고, 이온주입되는 불순물은 기판의 도전형과 반대되는 도전형의 이온을 사용한다. 즉, 기판의 도전형이 p형인 경우 As 등의 n형 불순물 이온을 사용하고, 그 반대인 경우 B, BF2등의 p형 불순물 이온을 사용하는 것은 저농도 불순물 이온매몰층을 형성하는 경우와 같다.
그리고, 저농도 이온매몰층과 고농도 이온매몰층의 불순물 이온들을 충분히 확산시켜 LDD 영역인 저농도 불순물 확산영역(36)과 고농도 불순물 확산영역(37)으로 이루어진 LDD구조의 소스/드레인(36,37)을 형성한다.
도 5c를 참조하면, 실리콘으로 이루어진 제 2 폴리실리콘층(34) 표면과 고농도 불순물 확산영역(37) 표면에 실리사이드 형성용 금속으로 코발트(Co)나 티타늄(Ti) 또는 텅스텐 등을 스퍼터링으로 증착하여 금속층(도시안함)을 형성한다. 이때, Ti, W, Mo, Co, Ta 또는 Pt의 고융점 금속으로 형성하는 금속층의 형성 두께는 제 2 폴리실리콘층의 두께와 합쳐서 전체 높이가 이후 형성될 폴리사이드 구조의 최종 게이트전극이 요구하는 높이에 적합하도록 한다.
그리고, 잔류한 제 2 폴리실리콘층과 금속층에 급속열처리(rapid thermal annealing)을 실시하여 금속과 실리콘을 반응시켜, 금속층이 형성된 제 2 폴리실리콘층과 고농도 불순물 확산영역(37) 상부에 쉬트저항 과 콘택저항감소용 실리사이드층(380,381)을 각각 형성하여 폴리사이드 구조를 갖는 최종 게이트전극을 형성한다. 이때, 실리사이드층이 게이트전극과 불순물 확산영역에 동시에 형성되는 공정을 살리사이데이션(salicidation)이라 하고 그 형성 물질을 살리사이드(salicide)라 한다.
이와 같은 실리사이데이션 반응에서 확산배리어층(33)은 미세 그레인으로 이루어진 제 1 폴리실리콘층(32)으로의 금속원자의 확산을 방지하여 제 2 폴리실리콘층이 실리사이드화되어 형성되는 실리사이드층의 모폴로지를 개선하고 동시에 금속응괴현상을 억제하여 실리사이드층의 쉬트저항을 감소시킨다.
따라서, 본 발명은 실리사이드층과 폴리실리콘층 사이의 계면구조(interface structure)를 균일하게(smooth)하게 형성하여 모폴로지(morphology)를 개선하고, 급격한 실리사이데이션을 배제하고 금속응괴현상을 방지하여 쉬트저항을 감소시키며 후속 열공정에서 열적 안정성이 우수한 실리사이드를 제공하는 장점이 있다.

Claims (19)

  1. 반도체기판의 소정부위에 형성된 폴리실리콘층과,
    전기를 도통시키며 금속원자의 확산을 방지하는 상기 폴리실리콘층상에 형성된 확산배리어층과,
    상기 확산배리어층상에 형성된 상기 금속원자를 포함하는 반도체화합물층으로 이루어진 실리사이드 구조.
  2. 청구항 1에 있어서, 상기 금속원자는 Ti, W, Mo, Co, Ta 또는 Pt의 고융점 금속인 것이 특징인 실리사이드 구조.
  3. 청구항 1에 있어서, 상기 확산배리어층은 산화막인 것이 특징인 실리사이드 구조.
  4. 청구항 1에 있어서, 상기 확산배리어층은 10Å 정도의 두께로 형성된 것이 특징인 실리사이드 구조.
  5. 반도체기판의 소정 부위에 형성된 게이트절연막/폴리실리콘층/금속원자 확산배리어층/제 1 실리사이드층으로 이루어진 게이트패턴과,
    상기 게이트패턴의 측면에 형성된 측벽 스페이서와,
    상기 게이트패턴의 양측 하단의 상기 반도체기판 부위에 각각 형성된 한 쌍의 불순물 확산영역과,
    상기 불순물 확산영역 표면에 형성된 제 2 실리사이드층으로 이루어진 살리사이드 구조.
  6. 청구항 5에 있어서, 상기 금속원자 확산배리어층은 전기를 도통시키며 10Å 정도의 두께로 이루어진 것이 특징인 살리사이드 구조.
  7. 청구항 5에 있어서, 상기 제 1 실리사이드층과 제 2 실리사이드층은 Ti, W, Mo, Co, Ta 또는 Pt의 고융점 금속과 실리콘의 화합물로 이루어진 것이 특징인 살리사이드 구조.
  8. 반도체기판상에 제 1 폴리실리콘층을 형성하는 단계와,
    상기 제 1 폴리실리콘층상에 전기를 도통시키는 금속원자 확산배리어층을 형성하는 단계와,
    상기 확산배리어층상에 제 2 폴리실리콘층을 형성하는 단계와,
    상기 제 2 폴리실리콘층상에 상기 금속원자로 이루어진 금속층을 소정 두께로 형성하는 단계와,
    상기 금속층과 상기 제 2 폴리실리콘층을 반응시켜 실리콘화합물층을 형성하는 단계로 이루어진 실리사이드 형성방법.
  9. 청구항 8에 있어서, 상기 제 1 폴리실리콘층과 제 2 폴리실리콘층은 미세 그레인들로 이루어진 폴리실리콘으로 형성하는 것이 특징인 실리사이드 형성방법.
  10. 청구항 9에 있어서, 상기 제 2 폴리실리콘층 형성단계 이후,
    상기 제 1 폴리실리콘층과 제 2 폴리실리콘층을 불순물이온으로 도핑시키는 단계를 더 포함하여 이루어진 것이 특징인 실리사이드 형성방법.
  11. 청구항 8에 있어서, 상기 제 1 폴리실리콘층은 상기 실리콘과 상기 금속원자의 화합물층이 안정적으로 형성될 수 있는 두께를 고려하여 형성하는 것이 특징인 실리사이드 형성방법.
  12. 청구항 8에 있어서, 상기 금속원자 확산배리어층은 산화막으로 약 10Å 정도의 두께를 갖도록 형성하는 것이 특징인 실리사이드 형성방법.
  13. 청구항 8에 있어서, 상기 금속층은 Ti, W, Mo, Co, Ta 또는 Pt의 고융점 금속으로 형성하는 것이 특징인 실리사이드 형성방법.
  14. 반도체기판상에 게이트절연막을 형성하는 단계와,
    상기 게이트절연막상에 제 1 폴리실리콘층을 형성하는 단계와,
    상기 제 1 폴리실리콘층상에 전기를 도통시키는 금속원자 확산배리어층을 형성하는단계와,
    상기 확산배리어층상에 제 2 폴리실리콘층을 형성하는 단계와,
    상기 제 2 폴리실리콘층, 상기 금속원자 확산배리어층, 상기 제 1 폴리실리콘층 및 상기 게이트절연막을 패터닝하여 잔류한 상기 제 2 폴리실리콘층, 상기 금속원자 확산배리어층, 상기 제 1 폴리실리콘층 및 상기 게이트절연막으로 이루어진 게이트패턴을 형성하는 단계와,
    상기 게이트패턴 측면 하단의 상기 반도체기판에 한 쌍의 불순물 확산영역을 서로 대응되도록 각각 형성하고 상기 게이트패턴 측면에 절연체로 측벽 스페이서를 형성하는 단계와,
    노출된 상기 게이트패턴의 상부 표면과 상기 불순물 확산영역의 표면에 상기 금속원자로 이루어진 금속층을 형성하는 단계와,
    상기 금속층과 상기 제 2 폴리실리콘층 및 상기 불순물 확산영역의 상기 반도체기판을 반응시켜 금속-실리콘 화합물층 및 금속-반도체 화합물층을 각각 형성하는 단계로 이루어진 살리사이드 형성방법.
  15. 청구항 14에 있어서, 상기 제 1 폴리실리콘층과 제 2 폴리실리콘층은 미세 그레인들로 이루어진 폴리실리콘으로 형성하는 것이 특징인 살리사이드 형성방법.
  16. 청구항 15에 있어서, 상기 제 2 폴리실리콘층 형성단계 이후,
    상기 제 1 폴리실리콘층과 제 2 폴리실리콘층을 불순물이온으로 도핑시키는 단계를더 포함하여 이루어진 것이 특징인 살리사이드 형성방법.
  17. 청구항 14에 있어서, 상기 제 1 폴리실리콘층은 상기 실리콘과 상기 금속-실리콘 화합물층이 안정적으로 형성될 수 있는 두께를 고려하여 형성하는 것이 특징인 살리사이드 형성방법.
  18. 청구항 14에 있어서, 상기 금속원자 확산배리어층은 산화막으로 약 10Å 정도의 두께를 갖도록 형성하는 것이 특징인 살리사이드 형성방법.
  19. 청구항 14에 있어서, 상기 금속층은 Ti, W, Mo, Co, Ta 또는 Pt의 고융점 금속으로 형성하는 것이 특징인 살리사이드 형성방법.
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