JPH1197554A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 サリサイド化を阻害することなく不純物層の
浅接合化を図ることができるようにする。 【解決手段】 ｎＭＯＳ領域１０では、ｐウエル領域３
の表面に間隔を開けてソース領域１１とドレイン領域１
２とが形成されており、その間のｐウエル領域３上に多
結晶シリコンゲート電極１６が形成されている。ソース
領域１１とドレイン領域１２にはｎ型不純物としてＡｓ
がそれぞれ導入されている。一方、多結晶シリコンゲー
ト電極１６にはＡｓとは異なるｎ型不純物としてＰが導
入されている。ｐウエル領域３の上に多結晶シリコン膜
を形成しＰを導入した後、その上にシリコン酸化膜を形
成して電極形状に加工する。次いで、シリコン酸化膜を
マスクとしてｐウエル領域３にＡｓを導入する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、いわゆるサリサイ
ド（Self-Aligned Silicide ）構造を有する半導体装置
およびその製造方法に係り、特に、ＭＯＳ（Metal-Oxid
e-Semiconductor）型トランジスタなどを備えた半導体
装置およびその製造方法に関する。

【０００２】

【従来の技術】近年の半導体素子の微細化に伴い、トラ
ンジスタのゲート長は短くなり、駆動時の抵抗は年々低
下している。ところが、ＭＯＳトランジスタのコンタク
ト径の縮小によるコンタクト抵抗の増加および不純物層
（ソース領域およびドレイン領域）の浅接合化など寄生
抵抗はむしろ増加しており、それによる電流駆動能力の
低下は年々重要な問題となっている。そこで、このよう
な寄生抵抗を低減する方法の一つとして、多結晶シリコ
ンゲート電極およびソース領域，ドレイン領域の上に金
属を堆積したのち加熱してそれらの上に低抵抗のシリサ
イド層を形成する自己整合型シリサイド（サリサイド）
技術が提案されている。

【０００３】また、素子の微細化に伴いＭＯＳトランジ
スタのコンタクト領域とゲート電極との間の距離を大き
くとることもできなくなっている。そのため、層間絶縁
膜とは異なる材質の絶縁膜をゲート電極の上部または側
面部に堆積させて、ソース領域およびドレイン領域がゲ
ート電極に接触または接近することを防ぐ自己整合型コ
ンタクト（ＳＡＣ）技術も提案されている。

【０００４】更に、０．１８μｍ以下の加工精度を持つ
集積回路においては、トランジスタのゲート長が短くな
ることによる短チャネル効果を抑制するために、ソース
領域およびドレイン領域を１００ｎｍ以下の浅い接合と
する必要が生じてきている。そこで、このような浅い接
合を形成するために、ソース領域およびドレイン領域を
形成するｎ型不純物として砒素（Ａｓ）が用いられるよ
うになってきた。

【０００５】ここで、図７および図８を参照して、従来
のサリサイド構造を有するＣＭＯＳＬＳＩ（Large Scal
e Integrated circuit）の一プロセス例を説明する。

【０００６】このプロセスでは、まず、図７（ａ）に示
したように、シリコン基板１に例えばＬＯＣＯＳ（Loca
l Oxidation of Silicin）法により厚い素子分離膜（Ｓ
ｉＯ₂ ）２を形成し、ｎＭＯＳ領域１１０とｐＭＯＳ領
域１２０とを形成する。次いで、例えばｎＭＯＳ領域１
１０にｐウエル領域３を形成したのち、ｎＭＯＳ領域１
１０およびｐＭＯＳ領域１２０にゲート絶縁膜（ＳｉＯ
₂ ）１５，２５を介して多結晶シリコン膜よりなる電極
層１３１ａ，１３１ｂを形成する。続いて、ｎＭＯＳ領
域１１０およびｐＭＯＳ領域１２０のシリコン基板１に
適宜な不純物を選択的に注入し、ＬＤＤ（Lightly Dope
d Drain ）領域１３，１４，２３，２４をそれぞれ形成
する。

【０００７】そののち、図７（ｂ）に示したように、電
極層１３１ａ，１３１ｂの側面部にゲート側壁１１８，
１２８をそれぞれ形成する。次いで、図７（ｃ）に示し
たように、フォトレジスト膜３６およびゲート側壁１１
８をマスクとしてｎＭＯＳ領域１１０の基板１および電
極層１３１ａにｎ型不純物としての砒素を選択的に注入
し、ソース領域１１，ドレイン領域１２および多結晶シ
リコンゲート電極１１６をそれぞれ形成する。

【０００８】続いて、図８（ａ）に示したように、フォ
トレジスト膜３７およびゲート側壁１２８をマスクとし
てｐＭＯＳ領域１２０のシリコン基板１および電極層１
３１ｂにｐ型不純物としてのボロン（Ｂ）を選択的に注
入し、ソース領域２１，ドレイン領域２２および多結晶
シリコンゲート電極１２６をそれぞれ形成する。そのの
ち、図８（ｂ）に示したように、全面に高融点金属層を
堆積させると共に熱処理を行って、図８（ｃ）に示した
ように、ｎＭＯＳ領域１１０およびｐＭＯＳ領域１２０
のソース領域１１，２１、ドレイン領域１２，２２およ
び多結晶シリコンゲート電極１１６，１２６の上に選択
的にシリサイド層１９ａ，１１９ｂ，１９ｃ，２９ａ，
１２９ｂ，２９ｃをそれぞれ形成する。これにより、サ
リサイド構造を有するＣＭＯＳＬＳＩが形成される。

【０００９】

【発明が解決しようとする課題】しかしながら、砒素は
ソース領域１１およびドレイン領域１２の浅接合化を図
るためには有効であるが、一方、サリサイド化を阻害す
る働きがあるという問題があった。これは、サリサイド
化が均一に進行しにくい多結晶シリコンゲート電極１１
６において特に顕著であり、そのため、本来であれば砒
素はソース領域１１およびドレイン領域１２のみに導入
し、多結晶シリコンゲート電極１１６には導入しない方
が望ましい。従来のプロセスにおいてソース領域１１お
よびドレイン領域１２のみに砒素を導入するには、サリ
サイド形成時にソース領域１１，ドレイン領域１２およ
び多結晶シリコンゲート電極１１６をそれぞれ露出させ
る必要があることから、例えば、砒素を注入する際に多
結晶シリコンゲート電極１１６の上にレジストマスクを
設ける方法が考えられる。しかし、多結晶シリコンゲー
ト電極１１６とソース領域１１およびドレイン領域１２
との間の距離は短いので、リソグラフィーにおける合わ
せずれや線幅不均一性により実現は難しく、ソース領域
１１およびドレイン領域１２のみに砒素を導入すること
は困難であった。

【００１０】本発明はかかる問題点に鑑みてなされたも
ので、その目的は、サリサイド化を阻害することなく不
純物層の浅接合化を図ることができる半導体装置および
その製造方法を提供することにある。

【００１１】

【課題を解決するための手段】本発明の半導体装置は、
シリコン半導体材料よりなる基板の上に第１の不純物が
導入された多結晶シリコンよりなる多結晶シリコン電極
が設けられると共に、基板の表面に第２の不純物が導入
された不純物層が設けられており、これら多結晶シリコ
ン電極および不純物層の上にそれぞれシリサイド層が形
成されたものであって、前記第１の不純物は、前記第２
の不純物と同一導電型の不純物でありかつ第２の不純物
とは異なる種類の不純物のものである。

【００１２】本発明の半導体装置の製造方法は、シリコ
ン半導体材料よりなる基板の上に多結晶シリコン膜を形
成すると共に、この多結晶シリコン膜に対して第１の不
純物を導入する工程と、第１の不純物を導入した多結晶
シリコン膜を電極形状に加工して多結晶シリコン電極を
形成すると共に、この多結晶シリコン電極の上に第１の
絶縁膜よりなるマスク層を形成する工程と、この多結晶
シリコン電極およびマスク層の側面部に第２の絶縁膜よ
りなる側壁を形成する工程と、この側壁およびマスク層
をマスクとして、第１の不純物と同一導電型でありかつ
第１の不純物とは異なる種類の第２の不純物を基板に対
して導入することにより不純物層を形成する工程と、不
純物層を形成したのち、マスク層を除去して多結晶シリ
コン電極を露出させる工程と、多結晶シリコン電極を露
出させたのち、基板の全面に高融点金属を堆積させると
共に熱処理を行って多結晶シリコン電極および不純物層
の上に選択的にシリサイド層をそれぞれ形成する工程と
を含むものである。

【００１３】本発明の他の半導体装置の製造方法は、シ
リコン半導体材料よりなる基板の上に多結晶シリコン膜
を形成すると共に、第１の領域の多結晶シリコン膜に対
して選択的に第１の不純物を導入する工程と、第１の領
域において第１の不純物を導入した多結晶シリコン膜を
電極形状に加工して多結晶シリコン電極を形成すると共
に、この多結晶シリコン電極の上に第１の絶縁膜よりな
るマスク層を形成し、かつ第２の領域において多結晶シ
リコン膜を電極形状に加工して電極層を形成する工程
と、第１の領域における多結晶シリコン電極およびマス
ク層の側面部および第２の領域における電極層の側面部
に第２の絶縁膜からなる側壁をそれぞれ形成する工程
と、第１の領域において側壁およびマスク層をマスクと
して、第１の不純物と同一導電型でありかつ第１の不純
物とは異なる種類の第２の不純物を基板に対して導入
し、不純物層を形成する工程と、第１の領域において不
純物層を形成したのち、マスク層を除去して多結晶シリ
コン電極を露出させる工程と、第２の領域において側壁
をマスクとして、第１の不純物とは異なる導電型の不純
物である第３の不純物を基板および電極層に導入し、不
純物層および多結晶シリコン電極を形成する工程と、第
１の領域において多結晶シリコン電極を露出させ、かつ
第２の領域において不純物層および多結晶シリコン電極
を形成したのち、基板の全面に高融点金属を堆積させる
と共に熱処理を行って第１の領域および第２の領域にお
いて多結晶シリコン電極および不純物層の上に選択的に
シリサイド層をそれぞれ形成する工程とを含むものであ
る。

【００１４】本発明の半導体装置では、多結晶シリコン
電極に導入された第１の不純物は不純物層に導入された
第２の不純物と同一導電型ではあるが、異なる種類の不
純物であり、例えば第２の不純物を砒素とする場合に
は、多結晶シリコン電極には砒素以外の不純物が添加さ
れることになり、サリサイド化が阻害されない。

【００１５】本発明の半導体装置の製造方法では、ま
ず、基板の上に多結晶シリコン膜を形成すると共に、多
結晶シリコン膜に対して第１の不純物を導入する。次い
で、第１の不純物を導入した多結晶シリコン膜を電極形
状に加工して多結晶シリコン電極を形成すると共に、多
結晶シリコン電極の上に第１の絶縁膜よりなるマスク層
を形成する。続いて、多結晶シリコン電極およびマスク
層の側面部に第２の絶縁膜よりなる側壁を形成して、側
壁およびマスク層をマスクとして、第２の不純物を基板
に対して導入し、不純物層を形成する。そののち、マス
ク層を除去して多結晶シリコン電極を露出させ、基板の
全面に高融点金属を堆積させると共に熱処理を行って多
結晶シリコン電極および不純物層の上に選択的にシリサ
イド層をそれぞれ形成する。

【００１６】本発明の他の半導体装置の製造方法では、
まず、基板の上に多結晶シリコン膜を形成すると共に、
第１の領域の多結晶シリコン膜に対して選択的に第１の
不純物を導入する。次いで、第１の領域において第１の
不純物を導入した多結晶シリコン膜を加工して多結晶シ
リコン電極を形成すると共に、この多結晶シリコン電極
の上に第１の絶縁膜よりなるマスク層を形成し、かつ第
２の領域において多結晶シリコン膜を電極形状に加工し
て電極層を形成する。続いて、第１の領域における多結
晶シリコン電極およびマスク層の側面部および第２の領
域における電極層の側面部に第２の絶縁膜からなる側壁
をそれぞれ形成する。そののち、第１の領域において側
壁およびマスク層をマスクとして、第２の不純物を基板
に対して導入して不純物層を形成し、マスク層を除去す
る。一方、第２の領域において側壁をマスクとして、第
３の不純物を基板および電極層に導入し、不純物層およ
び多結晶シリコン電極を形成する。そののち、基板の全
面に高融点金属を堆積させると共に熱処理を行って第１
の領域および第２の領域において多結晶シリコン電極お
よび不純物層の上に選択的にシリサイド層をそれぞれ形
成する。

【００１７】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して詳細に説明する。

【００１８】図１は本発明の一実施の形態に係る半導体
装置の構成を表すものである。この半導体はＣＭＯＳト
ランジスタであり、例えばｎ型のシリコン基板１の上に
第１の領域としてのｎＭＯＳ領域１０と第２の領域とし
てのｐＭＯＳ領域２０とを備えている。このｎＭＯＳ領
域１０の周りおよびｐＭＯＳ領域２０の周りには、シリ
コン酸化膜（ＳｉＯ₂ ）よりなる厚い素子分離膜２がそ
れぞれ形成されている。ｎＭＯＳ領域１０におけるシリ
コン基板１の表面には、適宜なｐ型不純物（例えばボロ
ン）が導入されたｐウエル領域３が形成されている。

【００１９】ｎＭＯＳ領域１０は、ｐウエル領域３の表
面に間隔を開けて形成された不純物層としてのソース領
域１１とドレイン領域１２とをそれぞれ有している。こ
れらソース領域１１とドレイン領域１２は、深さがそれ
ぞれ０．１２μｍであり、第２の不純物としてｎ型不純
物の砒素がそれぞれ導入されたｎ⁺ 層となっている。ソ
ース領域１１とドレイン領域１２との間のｐウエル領域
３の表面には、低濃度不純物層としてのＬＤＤ領域１
３，１４が、ソース領域１１およびドレイン領域１２に
隣接してそれぞれ形成されている。これらＬＤＤ領域１
３，１４は、第２の不純物と同一導電型不純物（ｎ型不
純物）の砒素がソース領域１１およびドレイン領域１２
よりも低濃度にそれぞれ導入されたｎ^- 層となってい
る。

【００２０】ソース領域１１とドレイン領域１２との間
のシリコン基板１の上には、例えば厚さが４ｎｍのシリ
コン酸化膜よりなるゲート絶縁膜１５を介して、例えば
厚さが２００ｎｍの多結晶シリコンよりなる多結晶シリ
コンゲート電極（多結晶シリコン電極）１６が形成され
ている。この多結晶シリコンゲート電極１６には、第１
の不純物として、第２の不純物とは異なった同一導電型
の不純物（すなわちｎ型不純物のうち砒素以外のもの
（例えば燐（Ｐ））が導入されている。多結晶シリコン
ゲート電極１６の側面部には、例えば厚さが１０ｎｍの
シリコン酸化膜よりなる絶縁酸化膜１７を介して、幅広
のシリコン窒化膜（Ｓｉ₃ Ｎ₄ ）よりなるゲート側壁
（サイドウォール）１８が形成されている。

【００２１】また、ソース領域１１，ドレイン領域１２
および多結晶シリコンゲート電極１６の上には、例えば
厚さが３５ｎｍであり低抵抗のシリサイド層（例えばコ
バルトシリサイド層（ＣｏＳｉ₂ ）やチタンシリサイド
層（ＴｉＳｉ₂ ））１９ａ，１９ｂ，１９ｃがそれぞれ
形成されている。

【００２２】ｐＭＯＳ領域２０は、シリコン基板１の表
面に間隔を開けて形成された不純物層としてのソース領
域２１とドレイン領域２２とをそれぞれ有している。こ
れらソース領域２１とドレイン領域２２は、深さがそれ
ぞれ０．１５μｍであり、第３の不純物として第１の不
純物とは異なった導電型の不純物（ｐ型不純物）、例え
ばボロンがそれぞれ導入されたｐ⁺ 層となっている。ソ
ース領域２１とドレイン領域２２との間のシリコン基板
１の表面には、低濃度不純物層としてのＬＤＤ領域２
３，２４が、ソース領域２１およびドレイン領域２２に
隣接してそれぞれ形成されている。これらＬＤＤ領域２
３，２４は、第３の不純物と同一導電型不純物（ｐ型不
純物）の例えばボロンがソース領域２１およびドレイン
領域２２よりも低濃度にそれぞれ導入されたｐ^- 層とな
っている。

【００２３】ソース領域２１とドレイン領域２２との間
のシリコン基板１の上には、例えば厚さが４ｎｍのシリ
コン酸化膜よりなるゲート絶縁膜２５を介して、例えば
厚さが２００ｎｍの多結晶シリコンよりなる多結晶シリ
コンゲート電極（多結晶シリコン電極）２６が形成され
ている。この多結晶シリコンゲート電極２６には、第３
の不純物としてｐ型不純物の例えばボロンが導入されて
いる。多結晶シリコンゲート電極２６の側面部には、ｎ
ＭＯＳ領域１０と同様に、例えば厚さが１０ｎｍのシリ
コン酸化膜よりなる絶縁酸化膜２７を介して、幅広のシ
リコン窒化膜よりなるゲート側壁２８が形成されてい
る。

【００２４】また、ソース領域２１，ドレイン領域２２
および多結晶シリコンゲート電極２６の上には、ｎＭＯ
Ｓ領域１０と同様に、例えば厚さが３５ｎｍであり低抵
抗のシリサイド層２９ａ，２９ｂ，２９ｃがそれぞれ形
成されている。

【００２５】このような構成を有する半導体装置は、次
のようにして製造することができる。

【００２６】図２ないし図６はその製造方法を各工程順
に表すものである。まず、図２（ａ）に示したように、
例えばｎ型のシリコン基板１の上に例えばＬＯＣＯＳ法
により厚い素子分離膜２を形成し、第１の領域としての
ｎＭＯＳ領域１０と第２の領域としてのｐＭＯＳ領域２
０とを形成する。次いで、素子分離膜２により囲まれた
ｎＭＯＳ領域１０に適宜なｐ型不純物を選択的に注入し
てｐウエル領域３を形成する。

【００２７】続いて、図２（ｂ）に示したように、素子
分離膜２によりそれぞれ囲まれたｎＭＯＳ領域１０およ
びｐＭＯＳ領域２０について例えば熱酸化法によりゲー
ト酸化を行い、ゲート絶縁膜１５，２５をそれぞれ形成
する。そののち、これらゲート絶縁膜１５，２５の上
に、例えばＣＶＤ（Chemical Vapor Deposition ）法に
より多結晶シリコン膜３１を形成する。

【００２８】多結晶シリコン膜３１を形成したのち、図
２（ｃ）に示したように、その上にフォトレジスト膜３
２を塗布形成し、フォトリソグラフィーによりｎＭＯＳ
領域１０を開口する。そののち、このフォトレジスト膜
３２をマスクとし、第１の不純物としてｎ型不純物の例
えば燐を１０ＫｅＶ，５×１０¹⁵ｃｍ^-2でイオン注入す
ることにより、ｎＭＯＳ領域１０にｐ型多結晶シリコン
層３１ａを選択的に形成する。

【００２９】ｐ型多結晶シリコン層３１ａを形成したの
ち、フォトレジスト膜３２を除去してから、図３（ａ）
に示したように、シリコン基板１の全面に、例えばＣＶ
Ｄ法により第１の絶縁膜としての例えば膜厚が１５０ｎ
ｍのシリコン酸化膜３３を形成する。ここで、シリコン
酸化膜３３には、エッチング速度を変化させるために適
宜な不純物（例えば燐）を添加する。

【００３０】そののち、図３（ｂ）に示したように、フ
ォトリソグラフィー技術を用いて、ゲートパターンをフ
ォトレジスト膜（図示せず）により形成し、このフォト
レジスト膜をマスクとして異方性エッチングを行う。こ
れにより、ｎＭＯＳ領域１０においては、シリコン酸化
膜３３およびｐ型多結晶シリコン層３１ａが順次選択的
に除去され、マスク層３３ａおよび多結晶シリコンゲー
ト電極１６がそれぞれ形成される。また、ｐＭＯＳ領域
２０においては、シリコン酸化膜３３および多結晶シリ
コン膜３１が順次選択的に除去され、マスク層３３ｂお
よびゲート層３１ｂがそれぞれ形成される。

【００３１】そののち、図３（ｃ）に示したように、素
子分離膜２およびマスク層３３ａ，３３ｂをマスクとし
て、適宜の不純物をシリコン基板１に対して選択的にイ
オン注入する。すなわち、ｎＭＯＳ領域１０において
は、第１の不純物と同一導電型の不純物（ｎ型不純物）
の例えば砒素を選択的にイオン注入し、ｐＭＯＳ領域２
０においては、ｐ型不純物（第１の不純物と異なる導電
型不純物）の例えばボロンを選択的にイオン注入する。
なお、この際、不純物は、後続の工程において形成する
ソース領域１１，２１およびドレイン領域１２，２２よ
りも低濃度にそれぞれ注入する。これにより、ｎＭＯＳ
領域１０およびｐＭＯＳ領域２０のシリコン基板１の表
面において、低濃度不純物層であるＬＤＤ領域１３，１
４，２３，２４がそれぞれ形成される。

【００３２】ＬＤＤ領域１３，１４，２３，２４をそれ
ぞれ形成したのち、図４（ａ）に示したように、シリコ
ン基板１の全面に、シリコン酸化膜３４および第２の絶
縁膜としてのシリコン窒化膜３５をそれぞれ形成する。
そののち、図４（ｂ）に示したように、異方性エッチン
グにより、シリコン酸化膜３４およびシリコン窒化膜３
５を、ｎＭＯＳ領域１０の多結晶シリコンゲート電極１
６とマスク層３３ａの側面部およびｐＭＯＳ領域のゲー
ト層３１ｂとマスク層３３ｂの側面部のみを残してそれ
ぞれエッチングし、絶縁酸化膜１７，２７とゲート側壁
１８，２８とをそれぞれ形成する。

【００３３】ゲート側壁１８，２８を形成したのち、図
５（ａ）に示したように、シリコン基板１の全面にフォ
トレジスト膜３６を塗布形成し、フォトリソグラフィー
によりｎＭＯＳ領域１０を開口する。そののち、このフ
ォトレジスト膜３６およびゲート側壁１８およびマスク
層３３ａをマスクとし、第２の不純物として第１の不純
物とは異なるｎ型不純物の例えば砒素を２０ＫｅＶ，３
×１０¹⁵ｃｍ^-2で選択的にイオン注入する。これによ
り、ｎＭＯＳ領域１０のシリコン基板１の表面に不純物
層であるソース領域１１およびドレイン領域１２が自己
整合的にそれぞれ形成される。

【００３４】ｎＭＯＳ領域１０のソース領域１１とドレ
イン領域１２とを形成したのち、フォトレジスト膜３６
を除去してから、図５（ｂ）に示したように、マスク層
３３ａ，３３ｂを例えば希フッ酸処理により選択的に除
去し、ｎＭＯＳ領域１０の多結晶シリコンゲート電極１
６の表面およびｐＭＯＳ領域２０のゲート層３１ｂの表
面を露出させる。なお、この際、マスク層３３ａ，３３
ｂは燐を添加したシリコン酸化膜３３により構成されて
いるので、ゲート側壁１８，２８および素子分離膜２に
比べてエッチング速度が速くなっており、選択的に除去
される。

【００３５】マスク層３３ａ，３３ｂを除去したのち、
図６（ａ）に示したように、シリコン基板１の全面にフ
ォトレジスト膜３７を塗布形成し、フォトリソグラフィ
ーによりｐＭＯＳ領域２０を開口する。そののち、この
フォトレジスト膜３７およびゲート側壁２８をマスクと
し、第３の不純物として第１の不純物とは異なった導電
型の不純物（ｐ型不純物）の例えばボロンを、フッ化ボ
ロン（ＢＦ₂ ）を用いて２０ＫｅＶ，３×１０¹⁵ｃｍ^-2
で選択的にイオン注入する。これにより、ｐＭＯＳ領域
２０のシリコン基板１の表面に不純物層であるソース領
域２１およびドレイン領域２２が自己整合的にそれぞれ
形成されると共に、ゲート層３１ｂ中に不純物が添加さ
れて多結晶シリコンゲート電極２６が形成される。その
のち、フォトレジスト膜３７を除去し、熱処理を短時
間、例えば１０００℃のランプアニールを１０秒間施
す。

【００３６】熱処理ののち、図６（ｂ）に示したよう
に、表面の自然酸化膜を完全に除去してから、シリコン
基板１の全面に、例えばスパッタリング法により膜厚１
０ｎｍのコバルト（Ｃｏ）膜と膜厚１０ｎｍの窒化チタ
ン（ＴｉＮ）膜とを順次堆積し、シリサイド化膜３８を
形成する。そののち、熱処理、例えば５５０℃のランプ
アニールを３０秒間施し、ｎＭＯＳ領域１０およびｐＭ
ＯＳ領域２０のソース領域１１，２１、ドレイン領域１
２，２２および多結晶シリコンゲート電極１６，２６に
おいてシリコンとコバルトとをそれぞれ反応させ、それ
らの上に例えばコバルトシリサイドよりなるシリサイド
層１９ａ，１９ｂ，１９ｃ，２９ａ，２９ｂ，２９ｃを
それぞれ選択的に形成する。

【００３７】シリサイド層１９ａ，１９ｂ，１９ｃ，２
９ａ，２９ｂ，２９ｃを形成したのち、硫酸過水などの
エッチング液に浸すことにより、素子分離膜２やゲート
側壁１８，２８の上の未反応のシリサイド化層３８を選
択的に除去する。これにより、図１に示した半導体装置
となる。

【００３８】このような半導体装置は、次のように作用
する。

【００３９】この半導体装置では、ｎＭＯＳ領域１０の
多結晶シリコンゲート電極１６に電圧が印加されると、
ｎＭＯＳ領域１０におけるソース領域１１とドレイン領
域１２との間に流れる電流が変調される。また、ｐＭＯ
Ｓ領域２０の多結晶シリコンゲート電極２６に電圧が印
加されると、ｐＭＯＳ領域２０におけるソース領域２１
とドレイン領域２２との間に流れる電流が変調される。
ここでは、ｎＭＯＳ領域１０のソース領域１１およびド
レイン領域１２にはｎ型不純物として砒素が導入され、
多結晶シリコンゲート電極１６にはｎ型不純物として燐
が導入されているので、多結晶シリコンゲート電極１６
におけるサリサイド化を阻害することなく、ソース領域
１１およびドレイン領域１２の浅接合化が図られてい
る。よって、寄生抵抗が低減されており、低電圧で駆動
する。

【００４０】このように本実施の形態に係る半導体装置
によれば、ｎＭＯＳ領域１０のソース領域１１およびド
レイン領域１２にｎ型不純物として砒素を導入すると共
に、多結晶シリコンゲート電極１６にはｎ型不純物とし
て砒素以外の元素を導入しているので、多結晶シリコン
ゲート電極１６におけるサリサイド化を阻害することな
く、ソース領域１１およびドレイン領域１２の浅接合化
を図ることができる。よって、寄生抵抗を低減すること
ができ、低電圧で動作させることができる。

【００４１】また、多結晶シリコンゲート電極１６にｎ
型不純物として燐を導入する場合には、特に、活性化率
が高いので、ｎＭＯＳ領域１０のゲート空乏化による電
流駆動能力の低下を防止することができる。

【００４２】更に、本実施の形態に係る半導体装置の製
造方法によれば、特に、図２（ｃ），図３（ａ）
（ｂ），図４（ｃ）の工程で説明したように、多結晶シ
リコン膜３１に第１の不純物としてｎ型不純物の燐を注
入したのち、それを加工して多結晶シリコンゲート電極
１６を形成すると共にマスク層３３ａをその上に形成
し、第２の不純物としてｎ型不純物の砒素を注入してソ
ース領域１１とドレイン領域１２とを形成するようにし
たので、多結晶シリコンゲート電極１６とソース領域１
１およびドレイン領域１２とに異なったｎ型不純物を容
易に導入することができる。すなわち、多結晶シリコン
ゲート電極１６には燐を、ソース領域１１およびドレイ
ン領域１２には砒素を導入することができる。よって、
本実施の形態に係る半導体装置を容易に実現することが
できる。

【００４３】加えて、本実施の形態に係る半導体装置の
製造方法によれば、特に、図５（ｂ）の工程で説明した
ように、ｐＭＯＳ領域２０においては、ソース領域２１
およびドレイン領域２２にｐ型不純物を導入するのと同
時に、多結晶シリコンゲート電極２６にもｐ型不純物を
導入するようにしたので、ソース領域２１およびドレイ
ン領域２２にｐ型不純物を導入する前の工程における熱
処理によって多結晶シリコンゲート電極２６からゲート
絶縁膜２５を通してシリコン基板１へｐ型不純物が拡散
してしまうことを防止することができる。よって、特性
の安定性を高めることができる。

【００４４】以上、実施の形態を挙げて本発明を説明し
たが、本発明はこれらの実施の形態に限定されるもので
はなく、種々変形可能である。例えば、上記実施の形態
においては、ＣＭＯＳトランジスタについて具体的に説
明したが、本発明は、ＭＯＳトランジスタを含む半導体
装置について広く適用することができ、特に、いわゆる
ｎＭＯＳトランジスタについて高い効果を有する。

【００４５】更に、上記実施の形態においては、ｐＭＯ
Ｓ領域２０においても電極層３１ｂの上にマスク層３３
ｂを形成するようにしたが、ｐＭＯＳ領域２０において
はマスク層３３ｂを形成しなくてもよい。

【００４６】加えて、上記実施の形態においては、マス
ク層３３ａ，３３ｂについて燐を添加したシリコン酸化
膜３３により構成するようにしたが、燐以外の元素を添
加することによりエッチングレートを変化させるように
してもよい。また、素子分離膜２がフォトレジスト膜な
どにより覆われておりエッチングされない場合や、素子
の分離がシリコン酸化膜よりなる素子分離膜２以外の方
法によりなされている場合などは、無添加のシリコン酸
化膜により構成するようにしてもよい。

【００４７】更に、また、上記実施の形態においては、
シリサイド膜となる高融点金属としてコバルト（Ｃｏ）
を用いるようにしたが、それ以外の金属、例えばチタン
（Ｔｉ），ニッケル（Ｎｉ），タングステン（Ｗ），モ
リブデン（Ｍｏ），白金（Ｐｔ），ジルコニウム（Ｚ
ｒ），ハフニウム（Ｈｆ）などのシリサイド用金属を用
いるようにしてもよい。

【００４８】加えて、また、上記実施の形態では、高融
点金属の成膜法としてスパッタリング法を用いるように
したが、ＣＶＤ法など他の方法を用いるようにしてもよ
い。

【００４９】更に、また、上記実施の形態では、ｐＭＯ
Ｓ領域２０におけるｐ型不純物としてボロンを用いるよ
うにしたが、他のｐ型不純物を用いるようにしてもよ
い。

【００５０】

【発明の効果】以上説明したように本発明の半導体装置
によれば、多結晶シリコン電極に導入する第１の不純物
を、不純物層に導入する第２の不純物と同一導電型であ
りかつ第２の不純物とは異なる種類の不純物とするよう
にしたので、多結晶シリコン電極におけるサリサイド化
を阻害することなく、不純物層の浅接合化を図ることが
できるという効果を奏する。

【００５１】また、本発明の半導体装置の製造方法によ
れば、多結晶シリコン膜に第１の不純物を導入したの
ち、それを加工して多結晶シリコン電極を形成すると共
にマスク層をその上に形成し、第２の不純物を注入して
不純物層を形成するようにしたので、多結晶シリコン電
極と不純物層とに異なった不純物を容易に導入すること
ができる。よって、本発明の半導体装置を容易に実現す
ることができるという効果を奏する。

【図面の簡単な説明】

【図１】本発明の一実施の形態に係る半導体装置の構成
を表す断面図である。

【図２】図１に示した半導体装置の各製造工程を表す断
面図である。

【図３】図２に続く各製造工程を表す断面図である。

【図４】図３に続く各製造工程を表す断面図である。

【図５】図４に続く各製造工程を表す断面図である。

【図６】図５に続く各製造工程を表す断面図である。

【図７】従来の半導体装置の各製造工程を表す断面図で
ある。

【図８】図７に続く各製造工程を表す断面図である。

【符号の説明】

１…シリコン基板、２…素子分離膜、３…ｐウエル領
域、１０…ｎＭＯＳ領域、１１，２１…ドレイン領域
（不純物層）、１２，２２…ドレイン領域（不純物
層）、１３，１４，２３，２４…ＬＬＤ領域（低濃度不
純物層）、１５，２５…ゲート絶縁膜、１６，２６…多
結晶シリコンゲート電極（多結晶シリコン電極）、１
７，２７…絶縁酸化膜、１８，２８…ゲート側壁、１９
ａ，１９ｂ，１９ｃ，２９ａ，２９ｂ，２９ｃ…シリサ
イド層、２０…ｐＭＯＳ領域、３１…多結晶シリコン
膜、３１ａ…ｐ型多結晶シリコン層、３１ｂ…ゲート
層、３２，３６，３７…フォトレジスト膜、３３…シリ
コン酸化膜（第１の絶縁膜）、３３ａ，３３ｂ…マスク
層、３４…シリコン酸化膜、３５…シリコン窒化膜（第
２の絶縁膜）、３８…シリサイド化膜

Claims (10)

【特許請求の範囲】
1. 【請求項１】 シリコン半導体材料よりなる基板の上に
   第１の不純物が導入された多結晶シリコンよりなる多結
   晶シリコン電極が設けられると共に、基板の表面に第２
   の不純物が導入された不純物層が設けられており、これ
   ら多結晶シリコン電極および不純物層の上にそれぞれシ
   リサイド層が形成された半導体装置であって、 前記第１の不純物は、前記第２の不純物と同一導電型で
   ありかつ前記第２の不純物とは異なる種類の不純物であ
   ることを特徴とする半導体装置。
2. 【請求項２】 前記第２の不純物は砒素であることを特
   徴とする請求項１記載の半導体装置。
3. 【請求項３】 シリコン半導体材料よりなる基板の上に
   多結晶シリコン膜を形成すると共に、この多結晶シリコ
   ン膜に対して第１の不純物を導入する工程と、 第１の不純物を導入した多結晶シリコン膜を電極形状に
   加工して多結晶シリコン電極を形成すると共に、この多
   結晶シリコン電極の上に第１の絶縁膜よりなるマスク層
   を形成する工程と、 この多結晶シリコン電極およびマスク層の側面部に第２
   の絶縁膜よりなる側壁を形成する工程と、 この側壁およびマスク層をマスクとして、第１の不純物
   と同一導電型でありかつ第１の不純物とは異なる種類の
   第２の不純物を基板に対して導入することにより不純物
   層を形成する工程と、 不純物層を形成したのち、マスク層を除去して多結晶シ
   リコン電極を露出させる工程と、 多結晶シリコン電極を露出させたのち、基板の全面に高
   融点金属を堆積させると共に熱処理を行って多結晶シリ
   コン電極および不純物層の上に選択的にシリサイド層を
   それぞれ形成する工程とを含むことを特徴とする半導体
   装置の製造方法。
4. 【請求項４】 第２の不純物として砒素を導入すること
   を特徴とする請求項３記載の半導体装置の製造方法。
5. 【請求項５】 第１の不純物として燐を導入することを
   特徴とする請求項４記載の半導体装置の製造方法。
6. 【請求項６】 マスク層をエッチングにより除去すると
   共に、第１の絶縁膜を第２の絶縁膜に比べてエッチング
   速度の速い絶縁材料により形成することを特徴とする請
   求項３記載の半導体装置の製造方法。
7. 【請求項７】 多結晶シリコン膜を素子分離膜により囲
   まれた領域に形成すると共に、第１の絶縁膜を素子分離
   膜に比べてエッチング速度の速い絶縁材料により形成す
   ることを特徴とする請求項６記載の半導体装置の製造方
   法。
8. 【請求項８】 第１の絶縁膜として燐が添加されたシリ
   コン酸化膜もしくは無添加のシリコン酸化膜を形成する
   と共に、第２の絶縁膜としてシリコン窒化膜を形成する
   ことを特徴とする請求項３記載の半導体装置の製造方
   法。
9. 【請求項９】 多結晶シリコン電極とマスク層とを形成
   したのち、側壁を形成する前に、マスク層をマスクとし
   て第１の不純物と同一導電型の不純物を基板に対して不
   純物層よりも低濃度に導入し、低濃度不純物層を形成す
   る工程を含むことを特徴とする請求項３記載の半導体装
   置の製造方法。
10. 【請求項１０】 シリコン半導体材料よりなる基板の上
    に多結晶シリコン膜を形成すると共に、第１の領域の多
    結晶シリコン膜に対して選択的に第１の不純物を導入す
    る工程と、 第１の領域において第１の不純物を導入した多結晶シリ
    コン膜を電極形状に加工して多結晶シリコン電極を形成
    すると共に、この多結晶シリコン電極の上に第１の絶縁
    膜よりなるマスク層を形成し、かつ第２の領域において
    多結晶シリコン膜を電極形状に加工して電極層を形成す
    る工程と、 第１の領域における多結晶シリコン電極およびマスク層
    の側面部および第２の領域における電極層の側面部に第
    ２の絶縁膜からなる側壁をそれぞれ形成する工程と、 第１の領域において側壁およびマスク層をマスクとし
    て、第１の不純物と同一導電型でありかつ第１の不純物
    とは異なる種類の第２の不純物を基板に対して導入し、
    不純物層を形成する工程と、 第１の領域において不純物層を形成したのち、マスク層
    を除去して多結晶シリコン電極を露出させる工程と、 第２の領域において側壁をマスクとして、第１の不純物
    とは異なる導電型の不純物である第３の不純物を基板お
    よび電極層に導入し、不純物層および多結晶シリコン電
    極を形成する工程と、 第１の領域において多結晶シリコン電極を露出させ、か
    つ第２の領域において不純物層および多結晶シリコン電
    極を形成したのち、基板の全面に高融点金属を堆積させ
    ると共に熱処理を行って第１の領域および第２の領域に
    おいて多結晶シリコン電極および不純物層の上に選択的
    にシリサイド層をそれぞれ形成する工程とを含むことを
    特徴とする半導体装置の製造方法。