JP3639745B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法 Download PDFInfo
- Publication number
- JP3639745B2 JP3639745B2 JP16621999A JP16621999A JP3639745B2 JP 3639745 B2 JP3639745 B2 JP 3639745B2 JP 16621999 A JP16621999 A JP 16621999A JP 16621999 A JP16621999 A JP 16621999A JP 3639745 B2 JP3639745 B2 JP 3639745B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- silicon film
- refractory metal
- gate electrode
- depositing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Electrodes Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、特にＭＯＳ ＦＥＴの製造方法に関する。
【０００２】
【従来の技術】
従来のシリサイドトランジスタに関する製造方法は、図３（ａ）〜（ｄ）に示すような製造方法がある。図３（ａ）に示すように、所定の領域にフィールド酸化膜２０２を形成した半導体基板２０１上に多結晶シリコン膜２０３を堆積する行程と、図３（ｂ）に示すように、上記多結晶シリコン膜２０３上に酸化膜２０４を形成した後、トランジスタのチャンネル領域となる領域の上記酸化膜２０４及び多結晶シリコン膜２０３をＲＩＥにより、シリコン基板が露出するまでエッチングする行程と、図３（ｃ）に示すように、ゲート酸化膜２０５、ゲート電極２０６を形成し、半導体基板と逆導電型の高濃度の不純物イオンをイオン注入法によりドーピングする行程と、図３（ｄ）に示すように、Ｔｉ金属をスパッタし、急速加熱処理（ＲＴＡ）により自己整合的に上記ソース、ドレイン領域２０８及びゲート電極２０６表面をシリサイド化し、チタンシリサイド層２０７を形成した後、未反応のＴｉを選択的に除去する行程を備えている。（例えば、M.Shimizu et al., Symposium on VLSI Technology Digest of Technical Papers,p11(1988)）
【０００３】
【発明が解決しようとする課題】
従来のＭＯＳ ＦＥＴの製造方法では、前記トランジスタのチャンネル領域となる領域の酸化膜、及び多結晶シリコン膜を、ＲＩＥによりシリコン基板が露出するまでエッチンングする工程に於いて、ＲＩＥにより、シリコン基板がダメージを受けると共に、図３（ｄ）Ａ部、Ｂ部が、急峻な鋭角形状となるため、電解集中が起こりトランジスタ特性を劣化させるという問題点がある。また、シリサイド化反応を行う前に（Ｔｉ金属を堆積する前に）不純物拡散層を形成しているため、不純物の影響、及び多結晶シリコンのグレインの影響によりシリサイド化反応の制御が困難となり、ＴｉＳｉ2 Ｃ５４結晶が安定的に形成できず抵抗が高くなるという問題点が有る。
【０００４】
【課題を解決するための手段】
上記課題を解決するために、この発明は、半導体装置のトランジスタ形成工程において、フィールド酸化膜と活性領域とを形成した半導体基板上に、ゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に、上部と側壁部が絶縁膜で覆われたゲート電極を形成するとともに、ゲート電極が存在しない活性領域表面を露出させる工程と、
上記活性領域と直接接するようにシリコン膜を堆積する工程と、
上記シリコン膜を堆積した直後に上記シリコン膜をエッチバックし、ゲート電極上部の絶縁膜を露出させるとともに、少なくともゲート電極の周りに、ゲート電極側壁絶縁膜を介して上記シリコン膜を残し、かつ、上記残したシリコン膜により、活性領域表面を覆う工程と、
上記シリコン膜をフィールド酸化膜上で所望のパターンにパターンニングし、ソース領域とドレイン領域となる領域に分離する工程と、
前記シリコン膜上部に、高融点金属膜を堆積する工程と、急速加熱処理により前記高融点金属膜を前記シリコン膜と反応させ高融点金属シリサイド膜を形成する工程と、
未反応の前記高融点金属膜をエッチング除去する工程と、
イオン注入法により半導体基板と逆導電型の不純物を前記高融点金属シリサイド膜中に注入する工程と、
層間絶縁膜を堆積する工程と、
前記不純物が導入された高融点金属シリサイド膜から前記半導体基板中に不純物を拡散させ、パターンニングされたシリコン膜を含む積み上げ拡散層領域であるソース、ドレイン領域を形成する工程とを、順次行うことを特徴とする。
【０００５】
【発明の実施の形態】
以下、本発明の半導体装置及びその製造方法を実施例により詳細に説明する。図１（ａ）〜（ｃ）及び図２（ｄ）〜（ｅ）は、本発明のトランジスタの工程順断面図である。
【０００６】
まず、図１（ａ）に示すように、周知の方法で半導体基板１０１（本実施例では、Ｐ型半導体基板）上にフィールド酸化膜１０２、ゲート酸化膜１０３、多結晶シリコン膜およびその上のタングステンシリサイド膜の２層構造より成るゲート電極１０４、ゲート電極の上部及び側壁部を覆う酸化膜１０５を形成する。
【０００７】
次に、図１（ｂ）に示すように、多結晶シリコン膜１０６を堆積した後ゲート電極上部が露出するまで異方性エッチングによりエッチバックする。
【０００８】
次に、所望のパターンに上記多結晶シリコンをパターンニング（フィールド酸化膜上にて、隣接するトランジスタの活性領域とを分離するため）した後、図１（ｃ）に示す様に、高融点金属膜（本実施例では、チタン膜１０７）を堆積する。
【０００９】
次に、第１のＲＴＡ処理を、例えば窒素雰囲気中で、６２５℃、２０秒程度行ない準安定なチタンシリサイド層１０８を形成し、未反応のチタン金属を硫酸と過酸化水素水の混合液でエッチング除去し、図２（ｄ）を得る。
【００１０】
次に、基板と逆導電型の不純物イオン（本実施例では、砒素イオン）をドーズ量の９５％以上が、上記チタンシリサイド膜１０８中に注入されるようなエネルギーで、例えば、本実施例では、３５Ｋｅｖ程度の注入エネルギーで、５Ｅ１５／ｃｍ2程度のドーズ量を上記チタンシリサイド膜１０８中に注入した後、第２のＲＴＡ処理を行ない上記チタンシリサイド膜１０８を安定な、ＴｉＳｉ2 Ｃ５４結晶構造に変化させる。
【００１１】
次に、図２（ｅ）に示すように、層間絶縁膜１０９を堆積した後９００℃、１５分程度の熱処理により、半導体基板１０１まで達するソース、ドレイン領域１１０を形成する。
【００１２】
（実施例２）
本発明のシリサイド層の形成方法は、第１の実施例に限るものではない。
【００１３】
第１の実施例の様に、多結晶シリコン膜１０６を所望のパターンにパターンニングした後、多結晶シリコン膜１０６中に高融点金属イオン、例えばＴｉイオンをイオン注入法により注入し、多結晶シリコン膜１０６表面を非晶質化する。次に上記高融点金属と同じ金属から成る高融点金属膜、例えば本実施例ではＴｉ膜を堆積する。次に第１のＲＴＡ処理を、例えば窒素雰囲気中で、６２５℃、２０秒程度行ない上記多結晶シリコン膜１０６中のＴｉ及び上記Ｔｉ膜と多結晶シリコン膜中のシリコンを反応させ、準安定なチタンシリサイド層１０８を形成し、未反応のチタン金属を硫酸と過酸化水素水の混合液でエッチング除去し、図２（ｄ）を得る。後は、第１の実施例と同様の工程を経て所望のトランジスタ素子を形成する。
【００１４】
なお、実施例１及び実施例２において上記多結晶シリコン膜１０６の替りに非晶質シリコン膜を用いてもよい。非晶質シリコン膜を使用した場合、多結晶シリコン膜のようなグレインが存在しないため、シリサイド化反応が均一に起こるという利点が有る。
【００１５】
また、本発明のシリサイド層の形成の為の高融点金属材料は、チタン金属に限るものではない。Ｃｏ、Ｎｉ、Ｚｒ、Ｖ、Ｈｆ金属を使用してもよい。
【００１６】
【発明の効果】
以上より明らかなように本発明は、トランジスタ形成工程に於て、ゲート酸化膜及びゲート電極を形成した後、多結晶シリコン膜を堆積し、エッチバックにより自己整合的に分離された積み上げ拡散層領域（ソース、ドレイン領域）を形成するため、図３の従来例のようなチャンネル部のダメージが無い。また、チャンネル部より上部に形成されたシリサイド層より不純物を拡散するため、非常に浅いジャンクションを形成することが可能となり、トランジスタの短チャンネル効果を抑制することが可能となる。また、シリサイド領域は半導体基板まで達していないため、リーク電流が少ない。さらに、非常に抵抵抗なシリサイド層が形成されており、且つ、活性領域上にコンタクト領域を設ける必要がなく、拡散層面積（活性領域）を非常に小さく設計できるため拡散層寄生抵抗を低減でき、トランジスタのスピードを向上させる事ができる。
【図面の簡単な説明】
【図１】本発明の実施例の工程順断面図（ａ）〜（ｃ）である。
【図２】本発明の実施例の工程順断面図（ｄ）〜（ｅ）である。
【図３】従来例のトランジスタの工程順断面図（ａ）〜（ｄ）である。
【符号の説明】
１０１、２０１ 半導体基板
１０２、２０２ フィールド酸化膜
２０３ 多結晶シリコン膜
２０４ 酸化膜
１０３、２０５ ゲート酸化膜
１０４、２０６ ゲート電極
１０５ 酸化膜
１０６ 多結晶シリコン膜
１０７ Ｔｉ膜
１０８、２０７ Ｔｉシリサイド膜
１０９ 層間絶縁膜
１１０、２０８ ソース、ドレイン領域
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、特にＭＯＳ ＦＥＴの製造方法に関する。
【０００２】
【従来の技術】
従来のシリサイドトランジスタに関する製造方法は、図３（ａ）〜（ｄ）に示すような製造方法がある。図３（ａ）に示すように、所定の領域にフィールド酸化膜２０２を形成した半導体基板２０１上に多結晶シリコン膜２０３を堆積する行程と、図３（ｂ）に示すように、上記多結晶シリコン膜２０３上に酸化膜２０４を形成した後、トランジスタのチャンネル領域となる領域の上記酸化膜２０４及び多結晶シリコン膜２０３をＲＩＥにより、シリコン基板が露出するまでエッチングする行程と、図３（ｃ）に示すように、ゲート酸化膜２０５、ゲート電極２０６を形成し、半導体基板と逆導電型の高濃度の不純物イオンをイオン注入法によりドーピングする行程と、図３（ｄ）に示すように、Ｔｉ金属をスパッタし、急速加熱処理（ＲＴＡ）により自己整合的に上記ソース、ドレイン領域２０８及びゲート電極２０６表面をシリサイド化し、チタンシリサイド層２０７を形成した後、未反応のＴｉを選択的に除去する行程を備えている。（例えば、M.Shimizu et al., Symposium on VLSI Technology Digest of Technical Papers,p11(1988)）
【０００３】
【発明が解決しようとする課題】
従来のＭＯＳ ＦＥＴの製造方法では、前記トランジスタのチャンネル領域となる領域の酸化膜、及び多結晶シリコン膜を、ＲＩＥによりシリコン基板が露出するまでエッチンングする工程に於いて、ＲＩＥにより、シリコン基板がダメージを受けると共に、図３（ｄ）Ａ部、Ｂ部が、急峻な鋭角形状となるため、電解集中が起こりトランジスタ特性を劣化させるという問題点がある。また、シリサイド化反応を行う前に（Ｔｉ金属を堆積する前に）不純物拡散層を形成しているため、不純物の影響、及び多結晶シリコンのグレインの影響によりシリサイド化反応の制御が困難となり、ＴｉＳｉ2 Ｃ５４結晶が安定的に形成できず抵抗が高くなるという問題点が有る。
【０００４】
【課題を解決するための手段】
上記課題を解決するために、この発明は、半導体装置のトランジスタ形成工程において、フィールド酸化膜と活性領域とを形成した半導体基板上に、ゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に、上部と側壁部が絶縁膜で覆われたゲート電極を形成するとともに、ゲート電極が存在しない活性領域表面を露出させる工程と、
上記活性領域と直接接するようにシリコン膜を堆積する工程と、
上記シリコン膜を堆積した直後に上記シリコン膜をエッチバックし、ゲート電極上部の絶縁膜を露出させるとともに、少なくともゲート電極の周りに、ゲート電極側壁絶縁膜を介して上記シリコン膜を残し、かつ、上記残したシリコン膜により、活性領域表面を覆う工程と、
上記シリコン膜をフィールド酸化膜上で所望のパターンにパターンニングし、ソース領域とドレイン領域となる領域に分離する工程と、
前記シリコン膜上部に、高融点金属膜を堆積する工程と、急速加熱処理により前記高融点金属膜を前記シリコン膜と反応させ高融点金属シリサイド膜を形成する工程と、
未反応の前記高融点金属膜をエッチング除去する工程と、
イオン注入法により半導体基板と逆導電型の不純物を前記高融点金属シリサイド膜中に注入する工程と、
層間絶縁膜を堆積する工程と、
前記不純物が導入された高融点金属シリサイド膜から前記半導体基板中に不純物を拡散させ、パターンニングされたシリコン膜を含む積み上げ拡散層領域であるソース、ドレイン領域を形成する工程とを、順次行うことを特徴とする。
【０００５】
【発明の実施の形態】
以下、本発明の半導体装置及びその製造方法を実施例により詳細に説明する。図１（ａ）〜（ｃ）及び図２（ｄ）〜（ｅ）は、本発明のトランジスタの工程順断面図である。
【０００６】
まず、図１（ａ）に示すように、周知の方法で半導体基板１０１（本実施例では、Ｐ型半導体基板）上にフィールド酸化膜１０２、ゲート酸化膜１０３、多結晶シリコン膜およびその上のタングステンシリサイド膜の２層構造より成るゲート電極１０４、ゲート電極の上部及び側壁部を覆う酸化膜１０５を形成する。
【０００７】
次に、図１（ｂ）に示すように、多結晶シリコン膜１０６を堆積した後ゲート電極上部が露出するまで異方性エッチングによりエッチバックする。
【０００８】
次に、所望のパターンに上記多結晶シリコンをパターンニング（フィールド酸化膜上にて、隣接するトランジスタの活性領域とを分離するため）した後、図１（ｃ）に示す様に、高融点金属膜（本実施例では、チタン膜１０７）を堆積する。
【０００９】
次に、第１のＲＴＡ処理を、例えば窒素雰囲気中で、６２５℃、２０秒程度行ない準安定なチタンシリサイド層１０８を形成し、未反応のチタン金属を硫酸と過酸化水素水の混合液でエッチング除去し、図２（ｄ）を得る。
【００１０】
次に、基板と逆導電型の不純物イオン（本実施例では、砒素イオン）をドーズ量の９５％以上が、上記チタンシリサイド膜１０８中に注入されるようなエネルギーで、例えば、本実施例では、３５Ｋｅｖ程度の注入エネルギーで、５Ｅ１５／ｃｍ2程度のドーズ量を上記チタンシリサイド膜１０８中に注入した後、第２のＲＴＡ処理を行ない上記チタンシリサイド膜１０８を安定な、ＴｉＳｉ2 Ｃ５４結晶構造に変化させる。
【００１１】
次に、図２（ｅ）に示すように、層間絶縁膜１０９を堆積した後９００℃、１５分程度の熱処理により、半導体基板１０１まで達するソース、ドレイン領域１１０を形成する。
【００１２】
（実施例２）
本発明のシリサイド層の形成方法は、第１の実施例に限るものではない。
【００１３】
第１の実施例の様に、多結晶シリコン膜１０６を所望のパターンにパターンニングした後、多結晶シリコン膜１０６中に高融点金属イオン、例えばＴｉイオンをイオン注入法により注入し、多結晶シリコン膜１０６表面を非晶質化する。次に上記高融点金属と同じ金属から成る高融点金属膜、例えば本実施例ではＴｉ膜を堆積する。次に第１のＲＴＡ処理を、例えば窒素雰囲気中で、６２５℃、２０秒程度行ない上記多結晶シリコン膜１０６中のＴｉ及び上記Ｔｉ膜と多結晶シリコン膜中のシリコンを反応させ、準安定なチタンシリサイド層１０８を形成し、未反応のチタン金属を硫酸と過酸化水素水の混合液でエッチング除去し、図２（ｄ）を得る。後は、第１の実施例と同様の工程を経て所望のトランジスタ素子を形成する。
【００１４】
なお、実施例１及び実施例２において上記多結晶シリコン膜１０６の替りに非晶質シリコン膜を用いてもよい。非晶質シリコン膜を使用した場合、多結晶シリコン膜のようなグレインが存在しないため、シリサイド化反応が均一に起こるという利点が有る。
【００１５】
また、本発明のシリサイド層の形成の為の高融点金属材料は、チタン金属に限るものではない。Ｃｏ、Ｎｉ、Ｚｒ、Ｖ、Ｈｆ金属を使用してもよい。
【００１６】
【発明の効果】
以上より明らかなように本発明は、トランジスタ形成工程に於て、ゲート酸化膜及びゲート電極を形成した後、多結晶シリコン膜を堆積し、エッチバックにより自己整合的に分離された積み上げ拡散層領域（ソース、ドレイン領域）を形成するため、図３の従来例のようなチャンネル部のダメージが無い。また、チャンネル部より上部に形成されたシリサイド層より不純物を拡散するため、非常に浅いジャンクションを形成することが可能となり、トランジスタの短チャンネル効果を抑制することが可能となる。また、シリサイド領域は半導体基板まで達していないため、リーク電流が少ない。さらに、非常に抵抵抗なシリサイド層が形成されており、且つ、活性領域上にコンタクト領域を設ける必要がなく、拡散層面積（活性領域）を非常に小さく設計できるため拡散層寄生抵抗を低減でき、トランジスタのスピードを向上させる事ができる。
【図面の簡単な説明】
【図１】本発明の実施例の工程順断面図（ａ）〜（ｃ）である。
【図２】本発明の実施例の工程順断面図（ｄ）〜（ｅ）である。
【図３】従来例のトランジスタの工程順断面図（ａ）〜（ｄ）である。
【符号の説明】
１０１、２０１ 半導体基板
１０２、２０２ フィールド酸化膜
２０３ 多結晶シリコン膜
２０４ 酸化膜
１０３、２０５ ゲート酸化膜
１０４、２０６ ゲート電極
１０５ 酸化膜
１０６ 多結晶シリコン膜
１０７ Ｔｉ膜
１０８、２０７ Ｔｉシリサイド膜
１０９ 層間絶縁膜
１１０、２０８ ソース、ドレイン領域
Claims (1)
- 半導体装置のトランジスタ形成工程において、
フィールド酸化膜と活性領域とを形成した半導体基板上に、ゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に、上部と側壁部が絶縁膜で覆われたゲート電極を形成するとともに、ゲート電極が存在しない活性領域表面を露出させる工程と、
上記活性領域と直接接するようにシリコン膜を堆積する工程と、
上記シリコン膜を堆積した直後に上記シリコン膜をエッチバックし、ゲート電極上部の絶縁膜を露出させるとともに、少なくともゲート電極の周りに、ゲート電極側壁絶縁膜を介して上記シリコン膜を残し、かつ、上記残したシリコン膜により、活性領域表面を覆う工程と、
上記シリコン膜をフィールド酸化膜上で所望のパターンにパターンニングし、ソース領域とドレイン領域となる領域に分離する工程と、
前記シリコン膜上部に、高融点金属膜を堆積する工程と、急速加熱処理により前記高融点金属膜を前記シリコン膜と反応させ高融点金属シリサイド膜を形成する工程と、
未反応の前記高融点金属膜をエッチング除去する工程と、
イオン注入法により半導体基板と逆導電型の不純物を前記高融点金属シリサイド膜中に注入する工程と、
層間絶縁膜を堆積する工程と、
前記不純物が導入された高融点金属シリサイド膜から前記半導体基板中に不純物を拡散させ、パターンニングされたシリコン膜を含む積み上げ拡散層領域であるソース、ドレイン領域を形成する工程とを、順次行うことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16621999A JP3639745B2 (ja) | 1999-06-14 | 1999-06-14 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16621999A JP3639745B2 (ja) | 1999-06-14 | 1999-06-14 | 半導体装置の製造方法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04344075A Division JP3129867B2 (ja) | 1992-12-24 | 1992-12-24 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000068511A JP2000068511A (ja) | 2000-03-03 |
| JP3639745B2 true JP3639745B2 (ja) | 2005-04-20 |
Family
ID=15827331
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16621999A Expired - Fee Related JP3639745B2 (ja) | 1999-06-14 | 1999-06-14 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3639745B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013058587A (ja) * | 2011-09-08 | 2013-03-28 | Seiko Epson Corp | 半導体素子の製造方法 |
-
1999
- 1999-06-14 JP JP16621999A patent/JP3639745B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000068511A (ja) | 2000-03-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7211515B2 (en) | Methods of forming silicide layers on source/drain regions of MOS transistors | |
| US6806126B1 (en) | Method of manufacturing a semiconductor component | |
| JP2630292B2 (ja) | 半導体装置の製造方法 | |
| JP2956583B2 (ja) | 半導体装置とその製造方法 | |
| JPH10214967A (ja) | 半導体装置の製造方法 | |
| JPH07230969A (ja) | 半導体集積回路の製造方法 | |
| JP3129867B2 (ja) | 半導体装置の製造方法 | |
| JP3496723B2 (ja) | 半導体装置の製造方法 | |
| JPH11186545A (ja) | シリサイド及びｌｄｄ構造を有する半導体デバイスの製造方法 | |
| JP2930042B2 (ja) | 半導体装置の製造方法 | |
| JP3003796B2 (ja) | Ｍｏｓ型半導体装置の製造方法 | |
| JP3866874B2 (ja) | シリサイド化素子を形成する方法 | |
| JP3639745B2 (ja) | 半導体装置の製造方法 | |
| JP3287621B2 (ja) | 半導体装置の製造方法 | |
| JP2004228351A (ja) | 半導体装置及びその製造方法 | |
| JP3346810B2 (ja) | 半導体装置及びその製造方法 | |
| JPH0982949A (ja) | 半導体装置及びその製造方法 | |
| JPH05152321A (ja) | 半導体装置の製造方法 | |
| JP2000269491A (ja) | 半導体装置の製造方法および半導体装置 | |
| JP3108927B2 (ja) | 半導体装置の製造方法 | |
| JPH07249761A (ja) | 半導体装置の製造方法及び半導体装置 | |
| JPH08213342A (ja) | 半導体装置およびその製造方法 | |
| JPH09326369A (ja) | 半導体装置の製造方法 | |
| JPH05243566A (ja) | 半導体装置の製造方法 | |
| JPH09186105A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041206 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050117 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080121 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090121 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100121 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110121 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120121 Year of fee payment: 7 |
|
| LAPS | Cancellation because of no payment of annual fees |